CN113010144B - 一种1bit加减法器 - Google Patents

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Abstract

本发明涉及一种1bit加减法器，通过特定的逻辑组合设计，使得两个1bit数据流的操作数进行加减运算后，输出1bit数据流的结果，比现有技术中所采用的交叉选择器和全加器实现的加减法器具有更好的信噪比，且所占用的资源更少。

Description

一种1bit加减法器
技术领域
本发明涉及电子元器件领域，特别是涉及一种1bit加减法器。
背景技术
delta-sigma模数转换器输出的为1bit数据流，通常将其进行抽取滤波，转换为多位数据信号，然后采用一般的数字信号处理方法进行处理。但是其存在以下缺点：
第一，抽取滤波会引入延迟，抽取率越大，延迟越大；
第二，转换为多位数据信号，会使后续的信号处理运算(如加、减、乘等操作)结构复杂，占用较大的资源；
第三，数据的传输要通过多位数据线进行，同样会耗费大量资源。
因此直接对1bit数据流进行数据处理可以从根本上解决多位数据处理与传输过程中存在的种种问题，具有非常重要的价值。
而在对1bit数据流进行数据处理的过程中，加/减法器是基本的运算单元之一，设计1bit的加/减法器具有重要的实际应用价值。
现有技术对1bit数据流进行数据处理的方式有很多，其中一种是采用交叉选择器来实现1bit数据流的加法，虽然该种器件具有占用资源小的优点，但其信噪比过低，难以实际应用。另一种是采用H.Fujisaka所提的单比特流加法器来实现1bit数据流的加法。但是，该种单比特流加法器实质为一位全加器，需要两个触发器及一些组合逻辑，才能实现比特流的一阶噪声整形，故其存在占用资源较大、信噪比较低的缺点。
因此，提供一种具有占用资源小、信噪比高等优点的加减法器对1bit数据流进行数据处理，是本领域亟待解决的一个技术难题。
发明内容
为解决现有技术中存在的上述问题，本发明提供了一种1bit加减法器。
为实现上述目的，本发明提供了如下方案：
一种1bit加减法器，包括：输入信号处理模块、状态转换控制模块和输出生成模块；
所述输入信号处理模块分别与所述输出生成模块和所述状态转换控制模块连接；
所述输入信号处理模块用于根据输入的1bit操作数生成第一输出数据和第二输出数据，并用于进行加法和减法间的切换；所述状态转换控制模块用于根据所述第二输出数据生成第三输出数据；所述输出生成模块用于根据所述第一输出数据、所述第二输出数据和第三输出数据生成进行加法或减法后的结果。
优选的，所述输入信号处理模块包括：第一1bit数据输入接口、第二1bit数据输入接口、第三1bit数据输入接口；
所述第一1bit数据输入接口用于输入第一操作数；所述第二1bit数据输入接口用于输入第二操作数；所述第三1bit数据输入接口用于输入第三操作数；当所述第三操作数为1时，所述第一操作数和所述第二操作数作减法运算；当所述第三操作数为0时，所述第一操作数和所述第二操作数作加法运算。
优选的，所述输入信号处理模块的第一输出接口与所述输出生成模块的第一输入接口连接；所述输入信号处理模块的第一输出接口用于将所述第一操作数和所述第三操作数的与运算结果输入到所述输出生成模块中；所述输入信号处理模块的第二输出接口分别与所述状态转换控制模块的输入接口和所述输出生成模块的第二输入接口连接；所述输入信号处理模块的第二输出接口用于将所述第二操作数和所述第三操作数的异或运算结果输入到所述状态转换控制模块中；所述输出生成模块的第三输入接口与所述状态转换控制模块的输出接口连接。
优选的，所述输入信号处理模块包括：第一异或门，第二异或门和第一与门；
所述第一异或门的第一输入端与所述第二1bit数据输入接口连接；所述第一异或门的第二输入端与所述第三1bit数据输入接口连接；所述第一异或门的输出端分别与所述第二异或门的第二输入端以及第一与门的第二输入端连接；所述第一与门的第一输入端与所述第一1bit数据输入接口连接；所述第一与门的输出端与所述第一输出接口连接；所述第二异或门的输出端与所述第二输出接口连接。
优选的，所述状态转换控制模块包括：第三异或门和存储单元；
所述第三异或门的第二输入端与所述状态转换控制模块的输入接口连接；所述第三异或门的输出端与所述存储单元的第一输入端连接；所述存储单元的第二输入端与所述状态转换控制模块的式中信号更新接口连接；所述存储单元的输出端与所述第三异或门的第一输入端连接。
优选的，所述存储单元为寄存器或D触发器。
优选的，所述输出生成模块包括：第二与门和或门；
所述第二与门的第一输入端与所述输出生成模块的第二输入接口连接；所述第二与门的第二输入端与所述输出生成模块的第三输入接口连接；所述第二与门的输出端与所述或门的第二输入端连接；所述或门的第一输入端与所述输出生成模块的第一输入接口连接；所述或门的输出端与所述输出生成模块的输出接口连接。
一种基于FPGA的1bit加减法器，包括第一随机存取存储单元、第二随机存取存储单元和存储单元；
所述第一随机存取存储单元的第一输入端和所述第二随机存取存储单元的第一输入端均用于输入第一操作数；
所述第一随机存取存储单元的第二输入端和所述第二随机存取存储单元的第二输入端均用于输入第二操作数；
所述第一随机存取存储单元的第三输入端和所述第二随机存取存储单元的第三输入端均用于第三操作数；当所述第三操作数为1时，所述第一操作数和所述第二操作数作减法运算；当所述第三操作数为0时，所述第一操作数和所述第二操作数作加法运算；
所述第二随机存取存储单元的输出端与所述存储单元的输入端连接；所述存储单元的输出端分别与所述第一随机存取存储单元的第四输入端和所述第二随机存取存储单元的第四输入端连接。
优选的，所述第一随机存取存储单元和所述第二随机存取存储单元均为显示查找表。
优选的，所述显示查找表为4输入或6输入。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明提供的1bit加减法器通过特定的逻辑组合设计，使得两个1bit数据流的操作数进行加减运算后，输出1bit数据流的结果，比现有技术中所采用的交叉选择器和全加器实现的加减法器具有更好的信噪比，且所占用的资源更少。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明提供的1bit加减法器的结构示意图；
图2为本发明实施例中输入信号处理模块的逻辑原理图；
图3为本发明实施例中状态转换控制模块的逻辑原理图；
图4为本发明实施例中输出生成模块的逻辑原理图；
图5为本发明实施例中输入信号处理模块的结构示意图；
图6为本发明实施例中状态转换控制模块的结构示意图；
图7为本发明实施例中输出生成模块的结构示意图；
图8为本发明提供的1bit加减法器的电路结构图；
图9为本发明提供的基于FPGA的1bit加减法器的结构示意图。
符号说明：
1-输入信号处理模块，2-状态转换控制模块，3-输出生成模块，4-第一随机存取存储单元，5-第二随机存取存储单元，6-基于FPGA的1bit加减法器的存储单元。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种具有占用资源小、信噪比高等优点的1bit加减法器。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
在对1bit加减法器进行设计的过程中，需要先确定本发明所设计的1bit加减法器的数学表达式。按照数学表达式，将各个子模块进行连接。
本发明设计的1bit加减法器的数学表达式如下：
Figure BDA0002963613050000051
式中，X、Y为1bit加减法器的两个1bit输入值(第一操作数和第二操作数)。Cn为输出进位信号，作为1bit加减法器的输出。Sn为加减法器的输出和信号或差信号，为1bit数据。Sn-1、Sn-2分别为Sn经过1个时钟、2个时钟的延时得到的数据。令Ci＝2Sn-1-Sn-2为加减法器的输入进位信号，其之间的关系下表1所示。
表1
S<sub>n-1</sub> S<sub>n-2</sub> C<sub>i</sub>
0 0 0
0 1 -1
1 0 2
1 1 1
上式(1)即为本发明所设计的1bit加减法器的数学模型。
基于上述所设计的1bit加减法器的数学模型，本发明提供了一种1bit加减法器，如图1所示，该1bit加减法器包括：输入信号处理模块1、状态转换控制模块2和输出生成模块3。
所述输入信号处理模块1分别与所述输出生成模块3和所述状态转换控制模块2连接。
所述输入信号处理模块1用于根据输入的1bit操作数生成第一输出数据和第二输出数据，并用于进行加法和减法间的切换。所述状态转换控制模块2用于根据所述第二输出数据生成第三输出数据。所述输出生成模块3用于根据所述第一输出数据、所述第二输出数据和第三输出数据生成进行加法或减法后的结果。
其中，如图2所示，输入信号处理模块1有三个1bit输入(第一1bit数据输入接口、第二1bit数据输入接口、第三1bit数据输入接口)，两个为加减法器的操作数X、Y，一个为模式选择位Sel，以选择进行加法操作还是减法操作。当Sel＝1，为减法器；当Sel＝0，为加法器。输入信号处理模块1还具有1bit的输出(O1和O2)，以分别做为状态转换控制模块2与输出生成模块3的输入。输出O1与输入X、Y和Sel之间的关系如下表2所示：
表2
Figure BDA0002963613050000071
输出O2与输入X、Y和Sel之间的关系如下表3所示：
表3
Figure BDA0002963613050000072
状态转换控制模块2如下图3所示，其具有两个输入，一个为1bit数据，另一个为1bit数据的更新时钟。其中更新时钟决定了另外一个输入端的1bit数据的有效时刻，可以是下降沿有效或上升沿有效。状态转换控制模块2有一个输出，为1bit输出Q1(n)。
为了利用FPGA/ASIC内部的最少的逻辑单元及寄存器资源实现本发明所设计的1bit加减法器，定义一个状态变量，其现状态表示为Q1(n)，次状态为Q1(n+1)，本发明设计了Q1(n+1)与输入X、Y和Q1(n)之间的关系如下表4所示：
表4
Figure BDA0002963613050000073
Figure BDA0002963613050000081
由于在输入信号处理模块1中，对X、Y及Sel进行了处理后的输出O2作为状态转换控制模块2的输入IN，因此状态转换模块实现的Q1(n+1)与输入IN、Q1(n)之间的关系如下表5所示：
表5
Figure BDA0002963613050000082
上表5描述了状态转换模块的输出Q1(n)与输入IN之间的关系。
输出生成模块3生成本发明提供的1ibt加减法器的1bit输出信号，该模块有三个输入，一个输出，如图4所示。
图4中要实现输出Cn与输入I1、I2和I3之间的关系。对于本发明要实现的1bit加减法器，其输出Cn与输入X、Y、Sel与Q1(n)之间的关系，如下面的真值表6所示。
表6
Figure BDA0002963613050000083
然而X、Y经过输入信号处理模块1处理后，作为输出生成模块3的输入，因此可得输出Cn与输入I1、I2和I3之间的关系，如下表7所示：
表7
Figure BDA0002963613050000091
基于上述模块的逻辑控制进行具体的硬件设计。
其实现形式受实现方式的限制，对各个模块进行具体实现，分为两种形式：一种是专用集成电路(英文全称为Application Specific Integrated Circuit，英文简称为ASIC)实现形式，另一种是现场可编程门阵列(英文全称为Field-ProgrammableGateArray，英文简称为FPGA)实现形式。
其中，当采用ASIC实现方式时，采用逻辑门形式实现组合逻辑，采用触发器实现触发功能，具体针对各模块的设计如下：
(1)输入信号处理模块1
对表2及表3进行卡诺图化简后，可得输出O1与输入X、Y和Sel之间的表达式为：
Figure BDA0002963613050000092
可得输出O2与输入X、Y和Sel之间的表达式为：
Figure BDA0002963613050000093
其中，
Figure BDA0002963613050000094
为异或运算。
基于上述表达式(2)和(3)可以得到输入信号处理模块1的结构如图5所示。该输入信号处理模块1包括：第一异或门，第二异或门和第一与门。
所述第一异或门的第一输入端与所述第二1bit数据输入接口连接。所述第一异或门的第二输入端与所述第三1bit数据输入接口连接。所述第一异或门的输出端分别与所述第二异或门的第二输入端以及第一与门的第二输入端连接。所述第一与门的第一输入端与所述第一1bit数据输入接口连接。所述第一与门的输出端与所述第一输出接口连接。所述第二异或门的输出端与所述第二输出接口连接。
(2)状态转换控制模块2
对表5进行卡诺图化简，可得Q1(n+1)的表达式为：
Figure BDA0002963613050000101
式中，
Figure BDA0002963613050000102
表示对信号IN进行取反操作，
Figure BDA0002963613050000103
表示对信号Q1(n)进行取反操作。
状态转换控制模块2包含一个1bit输入，一个时钟输入CLK，用于进行数据更新，一个1bit输出Q1(n)，实现框图如图6所示。该状态转换控制模块2具体包括：第三异或门和存储单元。
所述第三异或门的第二输入端与所述状态转换控制模块2的输入接口连接。所述第三异或门的输出端与所述存储单元的第一输入端连接。所述存储单元的第二输入端与所述状态转换控制模块2的式中信号更新接口连接。所述存储单元的输出端与所述第三异或门的第一输入端连接。
作为本发明的优选实施例，在本发明中存储单元为寄存器或D触发器。
(3)输出生成模块3
经过卡诺图化简后，可得输出Cn与输入I1、I2和I3之间的表达式为：
Cn＝I1+I2I3 (6)
实现上述公式(5)和(6)框图如图7所示，该输出生成模块3包括：第二与门和或门。
所述第二与门的第一输入端与所述输出生成模块3的第二输入接口连接。所述第二与门的第二输入端与所述输出生成模块3的第三输入接口连接。所述第二与门的输出端与所述或门的第二输入端连接。所述或门的第一输入端与所述输出生成模块3的第一输入接口连接。所述或门的输出端与所述输出生成模块3的输出接口连接。
基于上述ASIC实现方式所设计得到的1bit加减法器的总的电路结构图如图8所示。
当采用FPGA实现方式时，针对各模块的设计如下：
FPGA内部含有查找表和触发器单元，其中，查找表(Look-Up-Table，LUT)本质上是一个RAM，目前主流的FPGA都是用4输入或6输入的显示查找表，即相当于一个有4位或6位地址线的RAM，输出为1位，因此用查找表实现组合逻辑功能，用寄存器实现上述的D触发器的功能。
为了利用最少的资源实现，通过分析上述各模块的逻辑功能(图2-图4所示)，在该实施方式中将上述输入信号处理模块1分为两部分，其中，生成输出Q1的为一部分，其与输出生成模块3公用一个LUT1。生成输出Q2的为另一部分，其与状态转换控制模块2中的组合逻辑部分公用一个LUT2。
则可采用两个LUT及一个触发器即可实现1bit的加减法器，如下图9所示。该基于FPGA的1bit加减法器，包括第一随机存取存储单元4、第二随机存取存储单元5和存储单元6。
所述第一随机存取存储单元4的第一输入端和所述第二随机存取存储单元5的第一输入端均用于输入第一操作数。
所述第一随机存取存储单元4的第二输入端和所述第二随机存取存储单元5的第二输入端均用于输入第二操作数。
所述第一随机存取存储单元4的第三输入端和所述第二随机存取存储单元5的第三输入端均用于第三操作数。当所述第三操作数为1时，所述第一操作数和所述第二操作数作减法运算。当所述第三操作数为0时，所述第一操作数和所述第二操作数作加法运算。
所述第二随机存取存储单元5的输出端与所述存储单元6的输入端连接。所述存储单元6的输出端分别与所述第一随机存取存储单元4的第四输入端和所述第二随机存取存储单元5的第四输入端连接。
其中，作为本发明的优选实施例，所述第一随机存取存储单元4和所述第二随机存取存储单元5均为4输入或6输入的显示查找表(LUT1和LUT2)。
其中LUT1共4个输入，从低到高分别为X、Y、Sel和Q1(n)；一个输出Q1(n+1)，LUT1内的内容如下表8所示：
表8
Figure BDA0002963613050000121
Figure BDA0002963613050000131
LUT2共4个输入，从低到高分别为X、Y、Sel、Q1(n)；一个输出O1，LUT2内的内容如下表9所示：
表9
I<sub>3</sub>I<sub>2</sub>I<sub>1</sub>I<sub>0</sub>＝{Q<sub>1</sub>(n),Sel,Y,X} O<sub>1</sub>
0000 0
0001 0
0010 0
0011 1
0100 0
0101 1
0110 0
0111 0
1000 0
1001 1
1010 1
1011 1
1100 1
1101 1
1110 0
1111 1
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (10)

1.一种1bit加减法器，其特征在于，包括：输入信号处理模块、状态转换控制模块和输出生成模块；
所述输入信号处理模块分别与所述输出生成模块和所述状态转换控制模块连接；
所述输入信号处理模块用于根据输入的1bit操作数生成第一输出数据和第二输出数据，并用于进行加法和减法间的切换；所述状态转换控制模块用于根据所述第二输出数据生成第三输出数据；所述输出生成模块用于根据所述第一输出数据、所述第二输出数据和第三输出数据生成进行加法或减法后的结果；
输入信号处理模块还具有1bit的输出O1和O2，以分别做为状态转换控制模块与输出生成模块的输入，输出O1与输入X、Y和Sel之间的表达式为：
Figure FDA0003368395100000011
输出O2与输入X、Y和Sel之间的表达式为：
Figure FDA0003368395100000012
其中，
Figure FDA0003368395100000013
为异或运算；
状态转换控制模块有一个输出，为1bit输出Q1(n)，次状态为Q1(n+1)
Figure FDA0003368395100000014
式中，
Figure FDA0003368395100000015
表示对信号IN进行取反操作，
Figure FDA0003368395100000016
表示对信号Q1(n)进行取反操作；
输出生成模块有三个输入I1、I2和I3，一个输出Cn，输出Cn与输入I1、I2和I3之间的表达式为：
Cn＝I1+I2I3
所述1bit加减法器的数学表达式如下：
Figure FDA0003368395100000021
式中，X、Y为1bit加减法器的两个1bit输入值，Cn为输出进位信号，作为1bit加减法器的输出；Sn为加减法器的输出和信号或差信号，为1bit数据；Sn-1、Sn-2分别为Sn经过1个时钟、2个时钟的延时得到的数据。
2.根据权利要求1所述的1bit加减法器，其特征在于，所述输入信号处理模块包括：第一1bit数据输入接口、第二1bit数据输入接口、第三1bit数据输入接口；
所述第一1bit数据输入接口用于输入第一操作数；所述第二1bit数据输入接口用于输入第二操作数；所述第三1bit数据输入接口用于输入第三操作数；当所述第三操作数为1时，所述第一操作数和所述第二操作数作减法运算；当所述第三操作数为0时，所述第一操作数和所述第二操作数作加法运算。
3.根据权利要求2所述的1bit加减法器，其特征在于，所述输入信号处理模块的第一输出接口与所述输出生成模块的第一输入接口连接；所述输入信号处理模块的第一输出接口用于将所述第一操作数和所述第三操作数的与运算结果输入到所述输出生成模块中；所述输入信号处理模块的第二输出接口分别与所述状态转换控制模块的输入接口和所述输出生成模块的第二输入接口连接；所述输入信号处理模块的第二输出接口用于将所述第二操作数和所述第三操作数的异或运算结果输入到所述状态转换控制模块中；所述输出生成模块的第三输入接口与所述状态转换控制模块的输出接口连接。
4.根据权利要求3所述的1bit加减法器，其特征在于，所述输入信号处理模块包括：第一异或门，第二异或门和第一与门；
所述第一异或门的第一输入端与所述第二1bit数据输入接口连接；所述第一异或门的第二输入端与所述第三1bit数据输入接口连接；所述第一异或门的输出端分别与所述第二异或门的第二输入端以及第一与门的第二输入端连接；所述第一与门的第一输入端与所述第一1bit数据输入接口连接；所述第一与门的输出端与所述第一输出接口连接；所述第二异或门的输出端与所述第二输出接口连接。
5.根据权利要求3所述的1bit加减法器，其特征在于，所述状态转换控制模块包括：第三异或门和存储单元；
所述第三异或门的第二输入端与所述状态转换控制模块的输入接口连接；所述第三异或门的输出端与所述存储单元的第一输入端连接；所述存储单元的第二输入端与所述状态转换控制模块的式中信号更新接口连接；所述存储单元的输出端与所述第三异或门的第一输入端连接。
6.根据权利要求5所述的1bit加减法器，其特征在于，所述存储单元为寄存器或D触发器。
7.根据权利要求3所述的1bit加减法器，其特征在于，所述输出生成模块包括：第二与门和或门；
所述第二与门的第一输入端与所述输出生成模块的第二输入接口连接；所述第二与门的第二输入端与所述输出生成模块的第三输入接口连接；所述第二与门的输出端与所述或门的第二输入端连接；所述或门的第一输入端与所述输出生成模块的第一输入接口连接；所述或门的输出端与所述输出生成模块的输出接口连接。
8.一种基于FPGA的1bit加减法器，其特征在于，包括第一随机存取存储单元、第二随机存取存储单元和存储单元；
所述第一随机存取存储单元的第一输入端和所述第二随机存取存储单元的第一输入端均用于输入第一操作数；
所述第一随机存取存储单元的第二输入端和所述第二随机存取存储单元的第二输入端均用于输入第二操作数；
所述第一随机存取存储单元的第三输入端和所述第二随机存取存储单元的第三输入端均用于第三操作数；当所述第三操作数为1时，所述第一操作数和所述第二操作数作减法运算；当所述第三操作数为0时，所述第一操作数和所述第二操作数作加法运算；
所述第二随机存取存储单元的输出端与所述存储单元的输入端连接；所述存储单元的输出端分别与所述第一随机存取存储单元的第四输入端和所述第二随机存取存储单元的第四输入端连接；
输入信号处理模块还具有1bit的输出O1和O2，以分别做为状态转换控制模块与输出生成模块的输入，输出O1与输入X、Y和Sel之间的表达式为：
Figure FDA0003368395100000051
输出O2与输入X、Y和Sel之间的表达式为：
Figure FDA0003368395100000052
其中，
Figure FDA0003368395100000053
为异或运算；
状态转换控制模块有一个输出，为1bit输出Q1(n)，次状态为Q1(n+1)
Figure FDA0003368395100000054
式中，
Figure FDA0003368395100000055
表示对信号IN进行取反操作，
Figure FDA0003368395100000056
表示对信号Q1(n)进行取反操作；
输出生成模块有三个输入I1、I2和I3，一个输出Cn，输出Cn与输入I1、I2和I3之间的表达式为：
Cn＝I1+I2I3
所述1bit加减法器的数学表达式如下：
Figure FDA0003368395100000061
式中，X、Y为1bit加减法器的两个1bit输入值，Cn为输出进位信号，作为1bit加减法器的输出；Sn为加减法器的输出和信号或差信号，为1bit数据；Sn-1、Sn-2分别为Sn经过1个时钟、2个时钟的延时得到的数据。
9.根据权利要求8所述的基于FPGA的1bit加减法器，其特征在于，所述第一随机存取存储单元和所述第二随机存取存储单元均为查找表。
10.根据权利要求9所述的基于FPGA的1bit加减法器，其特征在于，所述查找表为4输入或6输入。
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