CN112930600A - 包含垂直晶体管的装置及相关方法 - Google Patents

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Abstract

一种装置包括第一导电线及在所述第一导电线上方的垂直晶体管。所述垂直晶体管包括：栅极电极；栅极电介质材料，其上覆于所述栅极电极的侧；及沟道区域，其在所述栅极电介质材料的侧上，所述栅极电介质材料定位于所述沟道区域与所述栅极电极之间。所述装置进一步包括上覆于所述至少一个垂直晶体管的导电触点的第二导电线。还揭示相关装置及形成所述装置的方法。

Description

包含垂直晶体管的装置及相关方法
优先权主张
本申请案主张在2018年10月9日针对“包含垂直晶体管的装置及相关方法(Semiconductor Devices Including Vertical Transistors,and Related Methods)”申请的序列号为62/743,078的美国临时专利申请案的申请日期的权益。
技术领域
本文中所揭示的实施例涉及包含垂直晶体管的半导体装置及相关方法。更特定来说，本发明的实施例涉及包含垂直晶体管的装置及相关方法，所述垂直晶体管包含由栅极电介质材料包围的栅极电极，且具有安置于所述栅极电介质材料的侧上的沟道区域，所述栅极电极定位于所述沟道区域之间。
背景技术
半导体装置的制造包含形成可用于存取(例如)半导体装置的存储器单元的存储组件的晶体管。所述晶体管包含沟道区域，所述沟道区域包括经配制及配置以响应于施加阈值电压而传导电流且在不存在所述阈值电压的情况下阻碍电流流动的半导体材料。
在包含垂直存储器单元的半导体装置中，与垂直存储器单元相关联的晶体管可为垂直的。形成此类晶体管包含堆叠最终将形成垂直存储器单元的晶体管的材料，所述材料包含源极触点及漏极触点、沟道区域与栅极电极材料。图案化所述堆叠的材料以形成包含材料堆叠的支柱。
垂直晶体管的沟道区域包含半导体材料。形成包含沟道区域的半导体材料的支柱可包含例如通过使半导体材料暴露于一或多种蚀刻化学物而图案化半导体材料。然而，垂直晶体管中常规使用的一些半导体材料展现可影响相邻垂直晶体管的电荷保持、电流流动及其它电性质的高关断电流(Ioff)。例如，当存取相邻垂直晶体管时，垂直晶体管的高关断电流可影响(例如，干扰)所述相邻垂直晶体管的条件。
已证明替换沟道区域中的常规半导体材料是困难的。例如，一些半导体材料对暴露于氢敏感且响应于暴露于含氢材料而降级。因此，使此类半导体材料暴露于包含含氢材料的一或多种蚀刻化学物可对半导体材料的电及材料性质产生非所要的负面影响。使半导体材料暴露于蚀刻化学物(例如含氢等离子体)可影响半导体材料的电性质，从而影响电流流动通过由半导体材料形成的沟道材料，且最终影响相关联晶体管的性能。另外，即使在晶体管经按比例调整且包含双栅极电极(即，安置于中央沟道区域周围的两个栅极电极)或相对较大栅极电极时，此类半导体材料还可展现低阈值电压(Vt)，且因此在晶体管处于关断状态中时需要大负电压。
另外，形成存储器单元的常规工艺通常包含执行氢退火工艺，其中经制造的存储器单元的一或多个特征暴露于氢同时在低温(例如，小于450℃)下退火。然而，在所述氢退火工艺期间，氢可扩散到存储器单元的存取装置的沟道区域中，从而使所得存储器装置的性能及/或可靠性降级。
发明内容
本文中所揭示的实施例涉及包含垂直晶体管的装置及相关方法。例如，根据一个实施例，一种装置包括：第一导电线；垂直晶体管，其在所述第一导电线上方；及第二导电线，其上覆于所述垂直晶体管的导电触点。所述垂直晶体管包括：栅极电极；栅极电介质材料，其上覆于所述栅极电极的侧；及沟道区域，其在所述栅极电介质材料的侧上，所述栅极电介质材料定位于所述沟道区域与所述栅极电极之间。
根据额外实施例，一种形成半导体装置的方法包括：形成第一导电线；在所述第一导电线上方形成垂直晶体管；及在所述垂直晶体管上方形成第二导电线。形成所述垂直晶体管包括：形成在一方向上延伸的栅极电极；形成邻近于所述栅极电极的第一侧及邻近于所述栅极电极的第二侧的栅极电介质材料；及在形成所述栅极电极之后，形成邻近于邻近于所述栅极电极的所述第一侧的所述栅极电介质材料及邻近于邻近于所述栅极电极的所述第二侧的所述栅极电介质材料的沟道区域。
另外实施例包含一种包括垂直晶体管的装置，所述垂直晶体管包括：栅极电极；第一沟道区域，其在所述栅极电极的第一侧上；第二沟道区域，其在所述栅极电极的第二侧上，所述第二侧与所述第一侧相对；及栅极介电质，其在所述第一沟道区域与所述栅极电极之间及在所述第二沟道区域与所述栅极电极之间。所述装置进一步包括在所述第一沟道区域及所述第二沟道区域的侧上的导电材料，所述导电材料通过电绝缘材料与所述第一沟道区域及所述第二沟道区域电隔离。
又其它实施例涉及一种操作装置的方法。所述方法包含：将偏置电压施加到包括垂直晶体管的装置的栅极电极；及将另一偏置电压施加到定位于所述装置的所述晶体管与至少另一晶体管之间的导电材料。所述垂直晶体管包括：栅极电极；栅极电介质材料，其在所述栅极电极的至少相对侧上；及沟道材料，其在所述栅极电介质材料的侧上，所述栅极电极定位于所述沟道材料的不同部分之间。
额外实施例包含一种电子装置，其包括：至少一个输入装置；至少一个输出装置；至少一个处理器装置，其可操作地耦合到所述至少一个输入装置及所述至少一个输出装置；及装置，其可操作地耦合到所述至少一个处理器装置。所述装置包括垂直晶体管阵列。所述垂直晶体管阵列的所述垂直晶体管中的至少一者包括：栅极电极，其通过栅极电介质材料与下导电触点分离，所述栅极电介质材料上覆于所述栅极电极的侧壁；第一沟道区域，其在所述栅极电介质材料的横向侧上；及第二沟道区域，其在所述栅极电介质材料的与所述第一沟道区域的所述横向侧相对的横向侧上，所述栅极电极定位于所述第一沟道区域与所述第二沟道区域之间。
附图说明
图1A是根据本发明的实施例的包含垂直晶体管的半导体装置的简化剖面透视图；
图1B是沿着图1A的截面线B-B获取的图1A的半导体装置的简化俯视横截面视图；
图1C是根据本发明的实施例的沟道区域的简化横截面视图；
图2A到图2K说明根据本发明的实施例的形成半导体装置的方法；及
图3是根据本发明的实施例的电子系统的示意性框图。
具体实施方式
本文所包含的说明并不意在是任何特定系统、半导体结构或半导体装置的实际视图，而仅为用于描述本文中的实施例的理想化表示。图中共有的元件及特征可保持相同数字标识，除了以下情况之外：为便于遵循描述，对于大部分，元件符号以其上引入或最充分描述元件的图式的编号开始。
以下描述提供特定细节(例如材料类型、材料厚度及处理条件)以便提供本文中所描述的实施例的透彻描述。然而，所属领域的一般技术人员将理解，可在不采用这些特定细节的情况下实践本文中所揭示的实施例。实际上，可结合半导体行业中所采用的常规制造技术实践实施例。另外，本文中所提供的描述并未形成垂直晶体管、包含垂直晶体管的半导体装置的完整描述，或用于制造此垂直晶体管或半导体装置的工艺流程的完整描述。下文描述的结构并未形成完整半导体装置结构。下文仅详细描述理解本文中所描述的实施例所需的所述工艺动作及结构。形成完整半导体装置或垂直晶体管的额外动作可通过常规技术来执行。
如本文中所使用，术语“纵向”、“垂直”、“横向”及“水平”涉及在其中或其上形成一或多个结构及/或特征的衬底(例如，基底材料、基底结构、基底构造等)的主平面且并不一定通过地球引力场予以定义。“横向”或“水平”方向是基本上平行于所述衬底的主平面的方向，而“纵向”或“垂直”方向是基本上垂直于所述衬底的主平面的方向。衬底的主平面通过衬底的相较于衬底的其它表面具有相对较大面积的表面予以界定。
如本文中所使用，关于给定参数、性质或条件的术语“基本上”意味着及包含达到所属领域的一般技术人员将理解所述给定参数、性质或条件符合差异度(例如在可接受公差内)的程度。通过实例，取决于基本上满足的特定参数、性质或条件，所述参数、性质或条件可满足至少90.0％、满足至少95.0％、满足至少99.0％、满足至少99.9％或甚至满足100.0％。
如本文中所使用，关于特定参数的数值的“大约”或“近似”包含所述数值及所属领域的一般技术人员将理解的在所述特定参数的可接受公差内的与所述数值的差异度。例如，关于数值的“大约”或“近似”可包含在所述数值的90.0％到110.0％的范围内的额外数值，例如在数值的95.0％到105.0％的范围内、在数值的97.5％到102.5％的范围内、在数值的99.0％到101.0％的范围内、在数值的99.5％到100.5％的范围内或在数值的99.9％到100.1％的范围内。
如本文中所使用，空间关系术语(例如“在…下面”、“在…下方”、“下”、“底部”、“上方”、“上”、“顶部”、“前”、“后”、“左”、“右”及类似者)可为易于描述而用于描述如图中所说明的元件或特征与另一(些)元件或特征的关系。除非另有指定，否则所述空间关系术语希望涵盖除如图中所描绘的定向之外的不同材料定向。例如，如果将图中的材料反转，那么描述为在其它元件或特征“下方”或“下面”或“之下”或“底部上”的元件将接着定向于其它元件或特征的“上方”或“顶部上”。因此，取决于使用术语的上下文，术语“下方”可涵盖上方及下方两种定向，此对于所属领域的一般技术人员是显而易见的。材料可以其它方式定向(例如，旋转90度、反转、翻转等)且相应地解释本文中所使用的空间关系描述词。
如本文中所使用，术语“导电材料”意味着及包含：包含钨、钛、镍、铂、铑、钌、铱、铝、铜、钼、银、金、金属合金的材料；含金属材料(例如，金属氮化物、金属硅化物、金属碳化物、金属氧化物)；包含氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钛铝(TiAlN)、氧化铱(IrOx)、氧化钌(RuOx)、其合金中的至少一者的材料；导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗、导电掺杂硅锗等)；多晶硅；展现导电性的其它材料；或其组合。
根据本文中所描述的实施例，半导体装置包括垂直晶体管阵列。所述垂直晶体管包含定位于栅极电极的侧上的垂直定向的沟道区域。换句话说，垂直晶体管的栅极电极可定位于所述垂直晶体管的垂直定向的沟道区域之间。栅极电介质材料定位于所述沟道区域中的每一者与栅极电极之间。在一些实施例中，栅极电极定位于垂直晶体管的横向中央位置处。因为栅极电极定位在沟道区域的中央，所以相较于针对垂直晶体管的相同间距具有定位在垂直晶体管的中央的沟道区域的晶体管，栅极电极具有相对较大厚度。因为栅极电极相较于具有相同间距的常规垂直晶体管具有较大厚度，所以栅极电极可展现减小的电阻率。因此，垂直晶体管可展现减小的RC(例如，字线的电阻与字线的电容(例如，字线间电容)的乘积)值，所述减小的RC值可与垂直晶体管的切换速度成反比。在一些实施例中，垂直晶体管展现比具有与本文中所揭示的垂直晶体管相同的间距的常规垂直晶体管的RC值小约1.8倍的RC值。因此，垂直晶体管可展现比常规垂直晶体管的切换速度快约1.8倍的切换速度。在一些实施例中，导电材料可定位于相邻垂直晶体管之间且可经配置以经电偏置。偏置所述导电材料可减少或防止所谓的“字线干扰”，其中在将电压施加到一个垂直晶体管的字线时，所述垂直晶体管的栅极电极(例如，字线)影响相邻垂直晶体管的栅极电极。另外。施加到导电材料的电压可影响相邻垂直存储器单元的阈值电压。
图1A是根据本发明的实施例的半导体装置100的简化剖面透视图。图1B是沿着图1A的截面线B-B获取的图1A的半导体装置100的简化平面横截面视图。半导体装置100包含在衬底102上方的垂直晶体管110。衬底102可为其上形成额外材料的基底材料或构造。衬底102可为半导体衬底、支撑结构上的基底半导体层、金属电极或其上形成有一或多个层、结构或区域的半导体衬底。衬底102可为常规硅衬底或包括半导电材料层的其它块体衬底。如本文中所使用，术语“块体衬底”不仅意味着及包含硅晶片，而且意味着及包含绝缘体上硅(“SOI”)衬底(例如蓝宝石上硅(“SOS”)衬底及玻璃上硅(“SOG”)衬底)、基底半导体基座上的硅的外延层及其它半导体或光电子材料(例如硅锗、锗、砷化镓、氮化镓及磷化铟)。衬底102可经掺杂或未掺杂。
参考图1A及图1B，垂直晶体管110可布置成行(例如，在x方向上延伸)及列(例如，在y方向上延伸)。在一些实施例中，所述行可基本上垂直于所述列。然而，本发明并不限于此且垂直晶体管110可布置成不同于图1A及图1B中所说明的图案的图案。尽管图1B仅说明6个垂直晶体管，但本发明并不限于此。例如，半导体装置100可包含任何数目个垂直晶体管110，例如约1,000个以上垂直晶体管110、约10,000个以上垂直晶体管110或约100,000个以上垂直晶体管110。
如图1A中所展示，垂直晶体管110可包含在衬底102的至少一部分上方的第一导电线104。在一些实施例中，第一导电线104可布置成沿着衬底102在第一方向(例如，x方向)上延伸的行。在一些此类实施例中，第一导电线104中的每一者可与一行垂直晶体管110的垂直晶体管110电通信。在一些实施例中，第一导电线104在本文中可被称为数字线。在其它实施例中，第一导电线104可被称为源极线。
第一导电线104可包含：钨、钛、镍、铂、铑、钌、铱、铝、铜、钼、银、金、金属合金；含金属材料(例如，金属氮化物、金属硅化物、金属碳化物、金属氧化物)；包含氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钛铝(TiAlN)、氧化铱(IrOx)、氧化钌(RuOx)、其合金中的至少一者的材料；导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗、导电掺杂硅锗等)；多晶硅；展现导电性的其它材料；或其组合。在一些实施例中，第一导电线104包括钨。在其它实施例中，第一导电线104包括钌。
相邻行的第一导电线104可例如通过电绝缘材料128彼此电隔离，例如，电绝缘材料128可包括：磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃、二氧化硅、氮化物材料(例如，氮化硅(Si3N4))、氮氧化物(例如，氮氧化硅)、电介质碳氮化物材料(例如，碳氮化硅(SiCN))、电介质碳氮氧化物材料(例如，碳氮氧化硅(SiOCN))、高k电介质材料(例如，氧化铝(Al2O3)、氧化钽(Ta2O5)、氧化锆(ZrO2)、氧化铪(HfO2)、氧化镧(La2O3)、氧化钛(TiO2))、另一材料或其组合。在一些实施例中，电绝缘材料128包括二氧化硅。
垂直晶体管110可包含下导电触点105，例如，下导电触点105可包括垂直晶体管110的源极触点或漏极触点中的一者。垂直晶体管110的下导电触点105可与相应第一导电线104电通信。下导电触点105可包含导电材料。在一些实施例中，下导电触点105包括与第一导电线104相同的材料。
在一些实施例中，电绝缘材料124可使垂直晶体管110的下导电触点105与相邻垂直晶体管110的下导电触点105电隔离。例如，电绝缘材料124可包括：磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃、二氧化硅、氮化物材料(例如，氮化硅(Si3N4))、氮氧化物(例如，氮氧化硅)、另一电介质材料、电介质碳氮化物材料(例如，碳氮化硅(SiCN))、电介质碳氮氧化物材料(例如，碳氮氧化硅(SiOCN))、高介电常数电介质材料(例如，氧化铝(Al2O3)、氧化钽(Ta2O5)、氧化锆(ZrO2)、氧化铪(HfO2)、氧化镧(La2O3)、氧化钛(TiO2))、另一材料或其组合。在其它实施例中，半导体装置100可不包含电绝缘材料124且相邻垂直晶体管110可通过(例如)如本文中将描述的电绝缘材料106充分电隔离。
每一垂直晶体管110可包含在其至少一些侧上由栅极电介质材料112包围的栅极电极108。栅极电极108在本文中也可被称为垂直晶体管110的字线。参考图1B，栅极电极108可作为在(例如)y方向上延伸的线延伸。
栅极电极108可包含导电材料，例如，例如钨、钛、镍、铂、铑、钌、铱、铝、铜、钼、银、金、金属合金；含金属材料(例如，金属氮化物、金属硅化物、金属碳化物、金属氧化物)；包含氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钛铝(TiAlN)、氧化铱(IrOx)、氧化钌(RuOx)、其合金中的至少一者的材料；导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗、导电掺杂硅锗等)；多晶硅；展现导电性的其它材料；或其组合。
栅极电极108的厚度T1可在约
Figure BDA0003041176490000071
与约
Figure BDA0003041176490000072
之间，例如在约
Figure BDA0003041176490000073
与约
Figure BDA0003041176490000074
之间、在约
Figure BDA0003041176490000075
与约
Figure BDA0003041176490000076
之间、在约
Figure BDA0003041176490000077
与约
Figure BDA0003041176490000078
之间或在约
Figure BDA0003041176490000079
与约
Figure BDA00030411764900000710
之间。
半导体装置100可包含与栅极电极108电通信的导电触点109(图1B)。在一些实施例中，垂直晶体管110(图1A)的每一列可包含与其对应列的栅极电极108电通信的至少一导电触点109。导电触点109可包括导电材料，例如，例如钨、钛、镍、铂、铑、钌、铱、铝、铜、钼、银、金、金属合金；含金属材料(例如，金属氮化物、金属硅化物、金属碳化物、金属氧化物)；包含氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钛铝(TiAlN)、氧化铱(IrOx)、氧化钌(RuOx)、其合金中的至少一者的材料；导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗、导电掺杂硅锗等)；多晶硅；展现导电性的其它材料；或其组合。在一些实施例中，导电触点109包括与栅极电极108相同的材料。在其它实施例中，导电触点109包括与栅极电极108的材料不同的材料。
在一些实施例中，导电触点109与电压源电通信，所述电压源经配置以将合适电压(例如，偏置电压)提供到与导电触点109相关联的栅极电极108。
栅极电介质材料112可安置在栅极电极108的至少一些侧周围。栅极电介质材料112可沿着并邻近于栅极电极108延伸。在一些实施例中，栅极电介质材料112邻近于栅极电极108成直线延伸。栅极电介质材料112可定位于栅极电极108的至少一侧上。在一些实施例中，栅极电介质材料112可邻近于栅极电极108定位在其相对侧处。在一些实施例中，栅极电介质材料112可下伏及上覆于栅极电极108。在一些实施例中且参考图1A及图1B，栅极电介质材料112可定位于栅极电极108(图1A)上方及下方且在栅极电极108的至少两个横向侧(例如，在x方向上的侧)上。如本文中将描述，在一些实施例中，可包括与栅极电介质材料112相同的材料的电绝缘材料106可安置在栅极电极108的至少两个其它横向侧(例如，在y方向上的侧)。在一些此类实施例中，栅极电极108可基本上在其所有侧上(例如，上方、下方、左、右、前、后等)由电介质材料包围。
栅极电介质材料112可包括一或多个电绝缘材料，例如，例如磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃、二氧化硅、二氧化钛、二氧化锆、二氧化铪、氧化钽、氧化镁、氧化铝、氧化铌、氧化钼、氧化锶、氧化钡、氧化钇、氮化物材料(例如，氮化硅(Si3N4))、氮氧化物(例如，氮氧化硅)、另一栅极电介质材料、电介质碳氮化物材料(例如，碳氮化硅(SiCN))、电介质碳氮氧化物材料(例如，碳氮氧化硅(SiOCN))、另一材料或其组合。在一些实施例中，栅极电介质材料112包括二氧化硅。
栅极电介质材料112可具有在约
Figure BDA0003041176490000081
与约
Figure BDA0003041176490000082
之间(例如在约
Figure BDA0003041176490000083
与约
Figure BDA0003041176490000084
之间、在约
Figure BDA0003041176490000085
与约
Figure BDA0003041176490000086
之间、在约
Figure BDA0003041176490000087
与约
Figure BDA0003041176490000088
之间或在约
Figure BDA0003041176490000089
与约
Figure BDA00030411764900000810
之间)的厚度T2。在一些实施例中，可通过调整栅极电介质材料112的厚度来定制栅极电极108的上表面与沟道区域118的上表面之间的距离。
垂直晶体管110可进一步包含上覆于栅极电极108与栅极电介质材料112的上导电触点114。在一些实施例中，上导电触点114可包含(例如)垂直晶体管110的源极触点或漏极触点中的一者(而下导电触点105包括所述源极触点或所述漏极触点中的另一者)。上导电触点114可包含导电材料。在一些实施例中，上导电触点114可包括与下导电触点105相同的材料。在其它实施例中，上导电触点114包括与下导电触点105不同的材料。
上导电触点114可与第二导电线126电通信。图1A仅说明第二导电线126的一部分，但将理解，在至少一些实施例中，第二导电线126在不同于第一导电线104延伸所沿的第一方向的第二方向(例如，y方向)上延伸。第二导电线126可包括导电材料，例如，例如钨、钛、镍、铂、铑、钌、铱、铝、铜、钼、银、金、金属合金；含金属材料(例如，金属氮化物、金属硅化物、金属碳化物、金属氧化物)；包含氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钛铝(TiAlN)、氧化铱(IrOx)、氧化钌(RuOx)、其合金中的至少一者的材料；导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗、导电掺杂硅锗等)；多晶硅；展现导电性的其它材料；或其组合。在一些实施例中，第二导电线126包括钨或钌。在一些实施例中，第二导电线126包括与第一导电线104相同的材料。在其它实施例中，第二导电线126包括不同于第一导电线104的材料。
沟道区域118可定位成邻近于栅极电介质材料112(例如，上覆于栅极电介质材料112的侧壁)。沟道区域118可包括半导体材料，其经配制及配置以响应于将合适电压(例如，阈值电压Vt)施加到垂直晶体管110(例如，在栅极电极108与源极区域(例如，第一导电线104)之间)而展现导电性。在一些实施例中，沟道区域118可直接接触下导电触点105且沿着栅极电介质材料112的侧壁延伸以接触上导电触点114。因此，沟道区域118可直接接触下导电触点105及上导电触点114中的每一者。在一些此类实施例中，沟道区域118可与相关联于沟道区域118的垂直晶体管110的源极区域及漏极区域中的每一者电通信。
在一些实施例中，每一垂直晶体管110可包含两个相异沟道区域118及单个栅极电极108。沟道区域118可包围栅极电极108且可定位成邻近于栅极电极108(例如，例如在栅极电极108的侧处)。换句话说，栅极电极108可定位在垂直晶体管110的两个沟道区域118之间的中央(例如，横向中央)。尽管图1A及图1B被说明及描述为包含两个沟道区域118，但本发明并不限于此。在其它实施例中，垂直晶体管110仅包含一个沟道区域118。
沟道区域118可包括经配制以响应于将合适电压(例如，阈值电压、设置偏置电压、读取偏置电压)施加到垂直晶体管110而传导电流的材料。沟道区域118可包括具有大于多晶硅的带隙(例如大于约1.65电子伏特(eV)的带隙)的半导电材料，且在本文中可被称为所谓的“大带隙材料”。例如，沟道区域118可包括氧化物半导体材料，例如以下一或多者：氧化锌锡(ZTO)、氧化铟锌(IZO)、氧化锌(ZnOx)、铟镓锌氧化物(IGZO)、铟镓硅氧化物(IGSO)、氧化铟(InOx、In2O3)、氧化锡(SnO2)、氧化钛(TiOx)、氮氧化锌(ZnxOyNz)、氧化镁锌(MgxZnyOz)、氧化铟锌(InxZnyOz)、铟镓锌氧化物(InxGayZnzOa)、锆铟锌氧化物(ZrxInyZnzOa)、铪铟锌氧化物(HfxInyZnzOa)、锡铟锌氧化物(SnxInyZnzOa)、铝锡铟锌氧化物(AlxSnyInzZnaOd)、硅铟锌氧化物(SixInyZnzOa)、氧化锌锡(ZnxSnyOz)、铝锌锡氧化物(AlxZnySnzOa)、镓锌锡氧化物(GaxZnySnzOa)、锆锌锡氧化物(ZrxZnySnzOa)、铟镓硅氧化物(InGaSiO)、铟钨氧化物(IWO)、其组合及其它类似材料。在一些实施例中，沟道区域118包括IGZO。在一些实施例中，沟道区域118可具有1:1:1:4的In:Ga:Zn:O比，可具有2:2:1的In2O3:Ga2O3:ZnO比，或可由式InGaO3(ZnO)5表示。在额外实施例中，沟道区域118包括IGZO及IGSO。沟道区域118可包括包含两种不同元素的原子以及氧原子的三元氧化物。在其它实施例中，沟道区域118包括包含三种不同元素的原子及氧原子的四元氧化物。如本文中将描述，在一些实施例中，沟道区域118可包含包括上文所描述的材料中的一或多者的一或多个离散部分的复合结构。
在一些实施例中，基于非氧化物元素(即，基于沟道区域118的其它元素(即，不包含氧原子))，镓可构成沟道区域118的约20原子百分比到约60原子百分比(例如约35原子百分比到约55原子百分比)。基于沟道区域118的非氧化物元素，锌可构成沟道区域118的约20原子百分比到约60原子百分比(例如约20原子百分比到约40原子百分比)。基于沟道区域118的非氧化物元素，铟可构成沟道区域118的约20原子百分比到约60原子百分比(例如约20原子百分比到约40原子百分比)。然而，本发明并不限于此且沟道区域118可具有不同于上文所描述的组合物的组合物。
沟道区域118可具有在约
Figure BDA0003041176490000101
与约
Figure BDA0003041176490000102
之间(例如在约
Figure BDA0003041176490000103
与约
Figure BDA0003041176490000104
之间、在约
Figure BDA0003041176490000105
与约
Figure BDA0003041176490000106
之间、在约
Figure BDA0003041176490000107
与约
Figure BDA0003041176490000108
之间或在约
Figure BDA0003041176490000109
与约
Figure BDA00030411764900001010
之间)的厚度T3。
在一些实施例中，沟道区域118包括具有基本上均匀组合物的单种材料。在其它实施例中，沟道区域118可包括包含一种以上类型的半导体材料(例如，氧化物半导体材料)的复合结构。图1C是沟道区域118中的一者的一部分的简化横截面视图，例如，其展示图1A的方框C的沟道区域118的部分。例如，沟道区域118可包含第一半导体材料130、在第一半导体材料130的侧上的第二半导体材料132及在第二半导体材料132的相对侧上的第三半导体材料134。第二半导体材料132可定位于第一半导体材料130与第三半导体材料134之间。图1C的沟道区域118在本文中也可被称为所谓的“多层”沟道区域，因为沟道区域118包含一种以上半导体材料(例如，第一半导体材料130、第二半导体材料132及第三半导体材料134)。
第一半导体材料130、第二半导体材料132及第三半导体材料134可各自独立地选自以下各者：氧化锌锡(ZTO)、氧化铟锌(IZO)、氧化锌(ZnOx)、铟镓锌氧化物(IGZO)、铟镓硅氧化物(IGSO)、氧化铟(InOx、In2O3)、氧化锡(SnO2)、氧化钛(TiOx)、氮氧化锌(ZnxOyNz)、氧化镁锌(MgxZnyOz)、氧化铟锌(InxZnyOz)、铟镓锌氧化物(InxGayZnzOa)、锆铟锌氧化物(ZrxInyZnzOa)、铪铟锌氧化物(HfxInyZnzOa)、锡铟锌氧化物(SnxInyZnzOa)、铝锡铟锌氧化物(AlxSnyInzZnaOd)、硅铟锌氧化物(SixInyZnzOa)、氧化锌锡(ZnxSnyOz)、铝锌锡氧化物(AlxZnySnzOa)、镓锌锡氧化物(GaxZnySnzOa)、锆锌锡氧化物(ZrxZnySnzOa)、铟镓硅氧化物(InGaSiO)、铟钨氧化物(IWO)或其组合。
在一些实施例中，第一半导体材料130及第三半导体材料134包括相同材料且第二半导体材料132包括不同于第一半导体材料130及第三半导体材料134的材料。在其它实施例中，第一半导体材料130、第二半导体材料132及第三半导体材料134中的每一者包括不同材料。在一些实施例中，第一半导体材料130及第三半导体材料134包括IGSO且第二半导体材料132包括IGZO，使得沟道区域118包括IGSO/IGZO/IGSO复合结构。尽管图1C说明沟道区域118包括三种相异半导体材料，但本发明并不限于此。在其它实施例中，沟道区域118包括两种不同半导体材料、四种半导体材料、五种半导体材料等。作为一个实例，在一些实施例中，半导体结构沟道区域118包括第一半导体材料130及邻近于第一半导体材料130的第二半导体材料132。第一半导体材料130及第二半导体材料132可包括IGZO，但可具有不同组合物。例如，第一半导体材料130可展现不同于第二半导体材料132的铟、镓及锆中的一或多者的原子百分比。换句话说，第二半导体材料132可包括与第一半导体材料130相同的元素，但可展现不同于第一半导体材料130的化学计量比(及组合物)。
使沟道区域118形成为复合结构可促进形成展现一或多个所要性质(例如，例如氢耐受性)的沟道区域118。在一些实施例中，氢不会基本上扩散到沟道区域118中且沟道区域118可形成氢势垒。作为一个实例，包括IGSO/IGZO/IGSO复合结构的沟道区域118可展现对氢的耐受性且减少或防止氢扩散到所述复合结构中，所述氢可以其它方式扩散到沟道区域中且对沟道区域的电性质产生负面影响。
再次参考图1A及图1B，个别垂直晶体管110可通过电绝缘材料106彼此分离。电绝缘材料106可电隔离垂直晶体管110的相邻行及垂直晶体管110的相邻列。
例如，电绝缘材料106可包含磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃、二氧化硅、二氧化钛、氮化物材料(例如，氮化硅(Si3N4))、氮氧化物(例如，氮氧化硅)、另一电介质材料、电介质碳氮化物材料(例如，碳氮化硅(SiCN))、电介质碳氮氧化物材料(例如，碳氮氧化硅(SiOCN))或其组合。在一些实施例中，电绝缘材料106包括二氧化硅。在一些实施例中，电绝缘材料106包括与栅极电介质材料112相同的材料。
屏蔽材料120可在一方向(例如，图1B中的y方向)上成直线延伸且可在第二方向(例如，图1B中的x方向)上安置于相邻垂直晶体管110之间。因此，每一垂直晶体管110可包含在其的第一侧上的屏蔽材料120及在其第二、相对侧上的另一屏蔽材料120。参考图1B，在一些实施例中，屏蔽材料120可在第一方向上(例如在列方向上)沿着半导体装置100成直线延伸。屏蔽材料120可通过至少电绝缘材料124及电绝缘材料106与第一导电线104电隔离。屏蔽材料120可至少通过电绝缘材料106与第二导电线126电隔离。另外，屏蔽材料120可至少通过电绝缘材料106与沟道区域118分离。
如本文中将描述，屏蔽材料120可经配制、配置及电偏置以减小或防止相邻垂直晶体管110的栅极电极108之间的字线间电容。因此，屏蔽材料120可经配置以减小相邻垂直晶体管110的栅极电极108之间的电容(例如，字线电容)。
屏蔽材料120可具有在约
Figure BDA0003041176490000111
与约
Figure BDA0003041176490000112
之间(例如在约
Figure BDA0003041176490000113
与约
Figure BDA0003041176490000114
之间、在约
Figure BDA0003041176490000121
与约
Figure BDA0003041176490000122
之间、在约
Figure BDA0003041176490000123
与约
Figure BDA0003041176490000124
之间或在约
Figure BDA0003041176490000125
与约
Figure BDA0003041176490000126
之间)的厚度T4。
屏蔽材料120的下表面与沟道区域118的下表面之间的距离D可在约10nm与约50nm之间，例如在约10nm与约30nm之间或在约30nm与约50nm之间。所述距离D可通过电绝缘材料106的厚度加以控制。
屏蔽材料120可包括导电材料。在一些实施例中，屏蔽材料120包括具有P+型导电性的材料且可被称为P+主体区域。在其它实施例中，屏蔽材料120包括：导电金属，例如，例如钨、钛、镍、铂、铑、钌、铱、铝、铜、钼、银、金、金属合金；含金属材料(例如，金属氮化物、金属硅化物、金属碳化物、金属氧化物)；包含氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钛铝(TiAlN)、氧化铱(IrOx)、氧化钌(RuOx)、其合金中的至少一者的材料；导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗、导电掺杂硅锗等)；多晶硅；展现导电性的其它材料；或其组合。合适导电掺杂半导体材料可用P型掺杂物(例如硼、铝、镓或其组合)掺杂。在一些实施例中，屏蔽材料120包括钨。在其它实施例中，屏蔽材料120包括钌。在一些实施例中，屏蔽材料120包括与第一导电线104及/或第二导电线126相同的材料。
屏蔽材料120可与导电触点122(图1B)电通信，导电触点122可经配置以提供合适偏压到屏蔽材料120。在一些实施例中，导电触点122是与经配置以偏置导电触点122及相关联屏蔽材料120的电压源电通信。与导电触点122电通信的所述电压源可不同于与导电触点122与栅极电极108电通信的电压源。
在一些实施例中，导电触点122包括与屏蔽材料120相同的材料。在其它实施例中，导电触点122包括不同于屏蔽材料120的材料的材料。导电触点122可包括与导电触点109相同的材料。
在一些实施例中，当选择(即，用电压偏置)至少一个垂直晶体管110的邻近于屏蔽材料120的栅极电极108时，屏蔽材料120可经配置以偏压到预定电压。不希望受任何特定理论局限，据信在将切换电压施加到栅极电极108时，因为沟道区域118定位于栅极电极108外部(即，侧上)(而非栅极电极108安置于沟道区域118周围)，所以一个垂直晶体管110的沟道区域118可受相邻垂直晶体管110的栅极电极108影响。在一些实施例中，将合适偏置电压施加到屏蔽材料120可防止或减小施加到垂直晶体管110的栅极电极108的电压对相邻垂直晶体管110的沟道区域118的影响。因此，屏蔽材料120可促进减小或防止相邻垂直晶体管110的字线108之间的所谓的“字线间电容”。在一些实施例中，半导体装置100的字线电容可比不包含屏蔽材料120的常规半导体装置的字线电容小约35％。
在使用及操作中，可以在约2.0V与约2.0V之间(例如在约-2.0V与约-1.5V之间、在约-1.5V与约-1.0V之间、在约-1.0V与约-0.5V之间、在约-0.5V与约0V之间、在约0V与约0.5V之间、在约0.5V与约1.0V之间、在约1.0V与约1.5V之间或在约1.5V与约2.0V之间)的电压偏置屏蔽材料120。在一些实施例中，以在约0V与约0.5V之间的电压偏置屏蔽材料120。在例如其中屏蔽材料120经配置以偏压的一些实施例中，屏蔽材料120可被称为半导体装置200的所谓的“后栅极”。
在使用及操作中，可将电压施加到一或多个字线108。在一些实施例中，可将可不同于施加到一或多个字线108的电压(例如，具有不同量值)的另一电压施加到定位成邻近于所述电压所施加到的字线108的屏蔽材料120。将另一电压施加到屏蔽材料120可减小相邻垂直晶体管110的字线108之间的字线间电容。
因此，垂直晶体管110阵列的每一垂直晶体管110可包含可定位于其相应垂直晶体管110的中央部分处的栅极电极108。栅极电极108可在其一或多侧上通过栅极电介质材料112包围。栅极电介质材料112可与栅极电极108所接触的相对侧上的沟道区域118接触。换句话说，栅极电介质材料112可安置于栅极电极108与沟道区域118之间。栅极电极108可包含与其相关联的两个沟道区域118。沟道区域118可包括氧化物半导体材料。在一些实施例中，每一栅极电极108可包含与其相关联的两个沟道区域118且可横向定位于两个沟道区域118之间。因为沟道区域118安置于中央定位的栅极电极108的外部，所以相较于常规垂直晶体管，每一垂直晶体管110的栅极电极108可经形成为较大厚度，而垂直晶体管110的间距与常规垂直晶体管相同。栅极电极108的较大厚度增加其面积，且因此减小其电阻。因此，可减小垂直晶体管110的RC(电阻与电容的乘积)，此可与垂直晶体管110的切换速度的增加有关。垂直晶体管110可递送与以相同间距布置的常规垂直晶体管相同的电流(例如，约5μA/Dev)。
如本文中将描述，在一些实施例中，沟道区域118可由未蚀刻(例如，未经蚀刻)的材料形成，或在沟道区域118形成之后，沟道区域118的至少一部分未经蚀刻。因此，相较于暴露于各种蚀刻化学物(例如含氢等离子体)的常规沟道材料，沟道区域118可展现改进的电性质。在一些实施例中，沟道区域118可包括复合结构且氢不会基本上扩散到沟道区域118中。垂直晶体管110可展现高于常规垂直晶体管的阈值电压且还可展现低于常规垂直晶体管的关断电流Ioff的量值。在一些实施例中，垂直晶体管110可处于关断状态中，其中约0V经施加到栅极电极108。换句话说，当垂直晶体管110处于关断状态中时，可不将负电压施加到栅极电极108。在一些实施例中，可在垂直晶体管110处于关断状态中时将偏置电压施加到屏蔽材料120。相比来说，当垂直晶体管处于关断状态中时，如果未将基本上负电压施加到栅极电极(例如，具有大于约1.0的量值的关断电压)，那么包含沟道材料(例如，包括多晶硅)且不包含导电屏蔽材料120的常规垂直晶体管可展现泄漏电流。在一些实施例中，将电压施加到一个垂直晶体管110的栅极电极108可不影响相邻垂直晶体管110的栅极电极108或沟道区域118。
因此，在至少一些实施例中，一种半导体装置包括第一导电线及在所述第一导电线上方的垂直晶体管。所述垂直晶体管包括：栅极电极；栅极电介质材料，其上覆于所述栅极电极的侧；及沟道区域，其在所述栅极电介质材料的侧上，所述栅极电介质材料定位于所述沟道区域与所述栅极电极之间。所述半导体装置进一步包括上覆于所述垂直晶体管的导电触点的第二导电线。
因此，在至少一些实施例中，一种半导体装置包括在第一导电线上方的垂直，所述垂直晶体管包括：栅极电极，其由栅极电介质材料包围；第一沟道区域，其在所述栅极电极的第一侧上，所述栅极电介质材料定位于所述第一沟道区域与所述栅极电极之间；及第二沟道区域，其在所述栅极电极的第二侧上，所述栅极电介质材料定位于所述第二沟道区域与所述栅极电极之间。所述半导体装置进一步包括在所述垂直晶体管上方的第二导电线，及在相邻垂直晶体管的沟道区域之间的导电材料，所述导电材料通过电绝缘材料与所述沟道区域电隔离。
因此，在至少其它实施例中，一种半导体装置包括垂直晶体管，所述垂直晶体管包括：栅极电极；第一沟道区域，其在所述栅极电极的第一侧上；第二沟道区域，其在所述栅极电极的第二侧上，所述第二侧与所述第一侧相对；及栅极介电质，其在所述第一沟道区域与所述栅极电极之间及在所述第二沟道区域与所述栅极电极之间。所述半导体装置进一步包括在所述第一沟道区域及所述第二沟道区域的侧上的导电材料，所述导电材料通过电绝缘材料与所述第一沟道区域及所述第二沟道区域电隔离。
因此，在至少一些实施例中，一种操作半导体装置的方法包括：将偏置电压施加到包括垂直晶体管的半导体装置的栅极电极。所述垂直晶体管包括：栅极电极；栅极电介质材料，其在所述栅极电极的至少相对侧上；及沟道材料，其在所述栅极电介质材料的侧上，所述栅极电极定位于所述沟道材料的不同部分之间。所述方法进一步包括将另一偏置电压施加到定位于所述半导体装置的所述晶体管与至少另一晶体管之间的导电材料。
在一些实施例中，半导体装置100可包含(例如在3D存储器结构中，例如在经堆叠DRAM阵列中的)垂直晶体管110的堆叠。在一些此类实施例中，半导体装置100可包含垂直晶体管110的一或多个层面，每一层面从垂直晶体管110的其它层面垂直偏移。垂直晶体管110的每一层面可通过在其之间延伸的绝缘材料彼此隔离。例如，参考图1A，电绝缘材料可形成于第二导电线126上方。垂直晶体管110的另一层面的第一导电线104可形成于电绝缘材料上方且垂直晶体管110可形成于所述层面的第一导电线104上方以形成包括垂直晶体管的多个层面(例如，两个层面、三个层面、四个层面、八个层面等)的结构。
图2A到图2K说明根据本发明的一些实施例的形成上文参考图1A到图1C所描述的半导体装置100的方法。图2A是半导体装置200的简化透视图且图2B是半导体装置200的俯视图。半导体装置200可包含在衬底202上方的第一导电材料204、在第一导电材料204上方的下导电触点材料205、在下导电触点材料205上方的电绝缘材料206，及最终将经图案化以形成栅极电极108(图1A、图1B)的栅极电极材料208的线209，如本文中将描述。可在其上形成电绝缘材料206与栅极电极材料之前图案化第一导电材料204及下导电触点材料205。第一导电材料204及下导电触点材料205可包括在第一方向(例如，x方向)上延伸的线。在一些实施例中，在图案化第一导电材料204及下导电触点材料205之后在下导电触点材料205上方形成电绝缘材料206。在一些此类实施例中，电绝缘材料206可填充在第一导电材料204及下导电触点材料205的经图案化部分(例如，线)之间的空间，如图2H的视图中所说明。
衬底202及第一导电材料204可分别与上文参考图1A所描述的衬底102及第一导电线104基本上相同。电绝缘材料206可与上文参考图1A及图1B所描述的栅极电介质材料112基本上相同。下导电触点材料205可包括上文参考下导电触点105所描述的相同材料。
可通过以下各者形成栅极电极材料208的线209：在电绝缘材料206上方形成栅极电极材料208；在栅极电极材料208的部分上方形成掩模；及使通过所述掩模暴露的栅极电极材料208的所述部分暴露于合适蚀刻剂以移除栅极电极材料208的经暴露部分且形成线209。栅极电极材料208的线209可在第一方向上(例如在y方向上)延伸。栅极电极材料208可包括上文参考栅极电极108(图1A、图1B)所描述的相同材料。在一些实施例中，栅极电极材料208的上部分可包含电介质材料208a。电介质材料208a在本文中还可被称为硬掩模。在一些实施例中，电介质材料208a包括氮化硅。如本文中将描述，电介质材料208a可基本上在垂直晶体管的图案化期间保护栅极电极材料208使之免受蚀刻剂影响。尽管图2B到图2K中未说明电介质材料208a，但将理解，在一些实施例中，电介质材料208a可上覆于栅极电极材料208且在后续蚀刻动作期间保护栅极电极材料208，如参考图2H所描述。
参考图2C，栅极电介质材料212可经形成邻近于栅极电极材料208的线209(例如，形成于栅极电极材料208的线209上方)。栅极电介质材料212可包括上文参考栅极电介质材料112(图1A、图1B)所描述的相同材料。在一些实施例中，栅极电介质材料212包括二氧化硅。在一些实施例中，栅极电介质材料212包括与电绝缘材料206相同的材料。因此，电绝缘材料206与栅极电介质材料212可包括可对应于栅极电介质材料112的单体绝缘材料。尽管图2C到图2K将电绝缘材料206与栅极电介质材料212说明为分离的组件，但将理解，电绝缘材料206与栅极电介质材料212可包括展现基本上均匀组合物(例如，二氧化硅)的单体结构。
栅极电介质材料212可通过(例如)原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)、低压化学气相沉积(LPCVD)、等离子体增强型化学气相沉积(PECVD)、另一沉积方法或其组合来形成。栅极电介质材料212可保形地形成于栅极电极材料208的线209上方。在一些实施例中，可移除相邻线209之间的栅极电介质材料212及电绝缘材料206以暴露下导电触点材料205在相邻线209之间的部分。在一些实施例中，通过使相邻线209之间的栅极电介质材料212及电绝缘材料206暴露于合适的蚀刻化学物(例如暴露于经配制及配置以移除栅极电介质材料212及电绝缘材料206而基本上不会移除下导电触点材料205的反应性离子蚀刻化学物)来移除相邻线209之间的栅极电介质材料212及电绝缘材料206。在一些实施例中，掩模可上覆于栅极电极材料208上方的栅极电介质材料212使得不会从栅极电极材料208的表面上方移除栅极电介质材料212。因此，栅极电介质材料212及电绝缘材料206可基本上包围栅极电极材料208。
参考图2D，半导体材料218可形成(例如，保形地形成)于半导体装置200上方。半导体材料218可形成于至少栅极电介质材料212的表面(例如，侧壁)上方。半导体材料218可包括上文参考沟道区域118(图1A)所描述的相同材料。半导体材料218可通过ALD、CVD、PVD、LPCVD、PECVD、另一沉积方法或其组合来形成。在一些实施例中，半导体材料218通过原子层沉积形成。在一些实施例中，半导体材料218是在低温(例如，在约15℃与约25℃之间)下形成。因为半导体材料218是形成于栅极电极材料208与栅极电介质材料212的线209上方，所以可在至少第一方向上图案化半导体材料218。因此，半导体材料218可未经蚀刻以在第一方向上图案化半导体材料218且可形成为在与栅极电极材料208相同的方向上延伸的线。换句话说，邻近于栅极电介质材料212的表面及在所述表面上的半导体材料218可布置为线而无需暴露于用于将半导体材料218图案化为线的蚀刻化学物(例如，无需使半导体材料218暴露于含氢等离子体)。换句话说，在一些实施例中，半导体材料218可沉积为经图案化线。
在一些实施例中，半导体材料218可形成为如上文参考图1C所描述的复合结构。在一些实施例中，至少一第一半导体材料可形成于半导体装置200的表面上方(例如通过原子层沉积)且至少一第二半导体材料可形成于所述第一半导体材料上方(例如通过原子层沉积)。在一些实施例中，额外半导体材料可形成于所述第二半导体材料上方以形成展现所要电及材料性质(例如，阈值电压、泄漏电流、氢耐受性等)的复合结构。
在一些实施例中，可移除形成于线209的栅极电介质材料212上方及第一导电材料204上方的半导体材料218的部分使得半导体材料218仅上覆于栅极电介质材料212的线209的侧壁上的部分(例如，侧壁)。在一些实施例中，使半导体装置200暴露于反应性离子蚀刻等离子体(例如，包括CHF3、SF6、C4F8、CH3F、另一气体或其组合)以从相邻线209之间的下导电触点材料205的表面移除半导体材料218。在其它实施例中，通过使相邻线209之间的下导电触点材料205的表面上的半导体材料218暴露于湿式蚀刻化学物而移除相邻线209之间的半导体材料218。在一些实施例中，半导体材料218的上表面可基本上不与栅极电极材料208的上表面共面。在一些此类实施例中，与栅极电极材料208的上表面相比，半导体材料218的上表面可定位成更远离衬底202。在一些实施例中，通过化学机械平坦化移除栅极电介质材料212的上表面上的半导体材料218。
参考图2E，上导电触点材料214可形成于线209的表面上方，例如形成于线209的上表面上的栅极电介质材料212上方。上导电触点材料214可包含上文参考上导电触点114(图1A)所描述的相同材料。
在一些实施例中，可通过以下各者在线209上形成上导电触点材料214：用牺牲材料(例如，光致抗蚀剂、硅、另一材料等)填充线之间的空间；在线牺牲材料上方形成掩模且通过所述掩模暴露线209(即，栅极电介质材料212)；通过掩模中的开口形成上导电触点材料214；及移除掩模及牺牲材料。在其它实施例中，上导电触点材料214可在半导体装置200的稍后制造阶段形成。
参考图2F，可移除下导电触点材料205的在相邻线209之间的一部分以暴露相邻线209之间的第一导电材料204且形成离散下导电触点(例如，下导电触点105(图1A))，每一下导电触点与相应线209相关联。尽管图2F说明移除相邻线209之间的下导电触点材料205，但本发明并不限于此且下导电触点材料205可基本上与第一导电材料204共延伸。
图2G是在形成上导电触点材料214之后且在移除相邻线209之间的下导电触点材料205之后的半导体装置200的俯视图。
参考图2H及图2I，可在第二方向上图案化半导体装置200。图2H是沿着图2F的截面线H-H获取的半导体装置的简化横截面视图。在一些实施例中，可在第一方向上在线209上方放置掩模或抗蚀剂材料且可在第二方向上图案化半导体装置200。可图案化上导电触点材料214、栅极电介质材料212及半导体材料218的部分以形成晶体管结构215。在一些实施例中，在可图案化上导电触点材料214及半导体材料218的部分以形成晶体管结构215时，可不移除栅极电极材料208。例如，电介质材料208a(图2A)可在第二方向上图案化半导体装置200期间保护下伏栅极电极材料208使之免受各种蚀刻剂影响。在一些实施例中，通过使半导体材料暴露于湿式蚀刻化学物而移除上导电触点材料214及半导体材料218的部分。因此，在一些实施例中，形成晶体管结构215且在第一方向及第二方向上图案化半导体材料218而无需使半导体材料218暴露于干式蚀刻剂(例如包括氢的干式蚀刻剂)。换句话说，可形成晶体管结构215且在第一方向及第二方向上图案化晶体管结构215而无需在第一方向及第二方向中的至少一者上蚀刻半导体材料218且无需使半导体材料218暴露于干式蚀刻化学物。
在形成晶体管结构215之后，用电绝缘材料填充相邻晶体管结构215之间的空间，所述电绝缘材料可包括上文参考电绝缘材料106所描述的相同材料。
参考图2J，电绝缘材料216可形成(例如，保形地形成)于晶体管结构215上方。电绝缘材料216可包括上文参考电绝缘材料106(图1A、图1B)所描述的相同材料。电绝缘材料216可通过(例如)ALD、CVD、PVD、LPCVD、PECVD、另一沉积方法或其组合来形成。
在形成电绝缘材料216之后，导电材料220可形成(例如，保形地形成)于电绝缘材料216上方。在一些实施例中，形成导电材料220基本上填充相邻晶体管结构215之间的体积。换句话说，可用导电材料220填充相邻晶体管结构215的电绝缘材料216之间的空间。
导电材料220可包括上文参考屏蔽材料120(图1A、图1B)所描述的相同材料。在一些实施例中，导电材料220包括与栅极电极材料208相同的材料。
参考图2K，可移除上导电触点材料214的表面上方的导电材料220及电绝缘材料216以形成半导体装置200的基本上平坦上表面且暴露上导电触点材料214的部分。
在平坦化半导体装置200之后，在一些实施例中，可在上导电触点材料214上方图案化另一导电材料以形成在y方向上延伸的导电线。在一些实施例中，所述导电线可在不同于第一导电材料204的线209延伸的方向的方向上延伸。在一些实施例中，导电线可被称为源极线。在其它实施例中，导电线可被称为数字线、位线或存取线。
尽管图2A到图2K已被描述为按特定顺序形成半导体装置200的不同组件，但本发明并不限于此。例如，尽管上导电触点材料214已被描述为在形成半导体材料218之后形成，但本发明并不限于形成半导体装置200的组件的所述特定顺序。在其它实施例中，上导电触点材料214可在形成电绝缘材料216及导电材料220之后形成。在一些此类实施例中，可从晶体管结构215的表面上方移除晶体管结构215(图2J)上方的导电材料220及电绝缘材料216以形成导电材料220及电绝缘材料216中的开口且暴露栅极电介质材料212的上部分。上导电触点材料214可形成于所述开口中。此后，可例如通过化学机械平坦化从半导体装置200的上表面移除上导电触点材料214、导电材料220及电绝缘材料216。
因此，垂直晶体管210可由定位于栅极电极材料208的侧上的半导体材料218形成且包含半导体材料218。在一些实施例中，每一垂直晶体管210的栅极电极材料208定位于所述垂直晶体管的横向中央位置处且半导体材料218是定位成邻近于栅极电极材料208(例如在栅极电极材料208的相对侧(例如，横向侧)上)。半导体材料218的垂直长度(即，在z方向上)可大于栅极电极材料208的垂直长度。在一些实施例中，可形成及图案化半导体材料218而无需使半导体材料218暴露于各种蚀刻化学物(例如干式蚀刻化学物)。例如，在形成半导体材料218之后，将形成沟道区域118(图1A)的半导体材料218(例如，在栅极电介质材料212的侧壁上的半导体材料218)可基本上未暴露于干式蚀刻化学物。因此，在一些此类实施例中，半导体材料218可被认为包括“原始”或“经沉积(as-deposited)”材料且可相对于常规垂直晶体管的沟道区域展现改进的电性质。
在一些实施例中，例如在通过原子层沉积形成半导体材料218时，半导体材料218可形成为复合结构。在一些此类实施例中，半导体材料218可经配制及配置以展现氢耐受性(例如，基本上减少或防止氢扩散于其中)。
在一些实施例中，在形成半导体装置200之后，半导体装置200可经受氢退火工艺，例如通过使半导体装置200暴露于至少约400℃(例如至少约450℃、至少约500℃或至少约600℃)的温度。在所述氢退火工艺期间，半导体材料218可包含复合结构，所述复合结构可经配制及配置以展现对氢的免疫力且受保护以防止氢物种渗透到半导体材料218中。
因此，在至少一些实施例中，一种形成半导体装置的方法包括形成第一导电线及在所述第一导电线上方形成垂直晶体管。形成所述垂直晶体管包括：形成栅极电极；形成邻近于所述栅极电极的第一侧及邻近于所述栅极电极的第二侧的栅极电介质材料；及在形成所述栅极电极之后，形成邻近于邻近于所述栅极电极的所述第一侧的所述栅极电介质材料及邻近于邻近于所述栅极电极的所述第二侧的所述栅极电介质材料的沟道区域。所述方法进一步包括在所述垂直晶体管上方形成第二导电线。
因此，可用原始沟道区域(例如，沟道区域118、在无需蚀刻其半导体材料的情况下形成的半导体材料218)形成本发明的半导体装置(例如，半导体装置100、200)。本发明的沟道区域118、半导体材料218可相对于常规垂直晶体管的常规半导体材料展现改进性质。例如，本发明的沟道区域118、半导体材料218可相较于常规半导体材料展现较高阈值电压、减小的关断电流及较大电子载子迁移率。另外，沟道区域118、半导体材料218可展现对氢的耐受性且可经配制及配置以防止氢扩散于其中。半导体装置100、200可至少部分归因于导电屏蔽材料120、220而相对于常规半导体装置展现减小的字线间电容。在一些实施例中，半导体装置100、200可相较于常规半导体装置展现改进的切换速度。
根据本发明的实施例的包含沟道区域(例如，沟道区域118、半导体材料218)的半导体装置(例如，半导体装置100、200)可用于本发明的电子系统的实施例中。例如，图3是根据本发明的实施例的说明性电子系统303的框图。例如，电子系统303可包括(例如)计算机或计算机硬件组件、服务器或其它联网硬件组件、蜂窝电话、数码相机、个人数字助理(PDA)、便携式媒体(例如，音乐)播放器、Wi-Fi或具蜂窝功能的平板计算机(例如，例如
Figure BDA0003041176490000201
或
Figure BDA0003041176490000202
平板计算机)、电子书、导航装置等。电子系统303包含至少一个存储器装置305。存储器装置305可包含(例如)本文中先前所描述的半导体装置(例如，半导体装置100、200)的实施例，其中沟道区域(例如，沟道区域118、半导体材料218)包括原始经沉积材料。所述半导体装置可包含定位在沟道区域(例如，沟道区域118、半导体材料218)中央的至少一个栅极电极(例如，栅极电极108、208)。另外，半导体装置可包含在相邻垂直晶体管(例如，垂直晶体管110、210)之间的屏蔽材料(例如，导电屏蔽材料120、220)，所述屏蔽材料可减小半导体装置的字线间电容。
电子系统303可进一步包含至少一个电子信号处理器装置307(通常被称为“微处理器”)。电子信号处理器装置307可任选地包含本文中先前所描述的半导体装置(例如，半导体装置100、200)的实施例。电子系统303可进一步包含用于由用户将信息输入到电子系统303中的一或多个输入装置309，例如，例如鼠标或其它指向装置、键盘、一触摸垫、按钮或控制面板。电子系统303可进一步包含用于向用户输出信息(例如，视觉或音频输出)的一或多个输出装置311，例如，例如监视器、显示器、打印机、音频输出插孔、扬声器等。在一些实施例中，输入装置309及输出装置311可包括既可用于将信息输入到电子系统303还可向用户输出视觉信息的单个触摸屏幕装置。输入装置309及输出装置311可与存储器装置305及电子信号处理器装置307中的一或多者电通信。
因此，根据本发明的实施例，一种电子装置包括：至少一个输入装置；至少一个输出装置；至少一个处理器装置，其可操作地耦合到所述至少一个输入装置及所述至少一个输出装置；及半导体装置，其可操作地耦合到所述至少一个处理器装置。所述半导体装置包括垂直晶体管阵列。所述垂直晶体管阵列的至少一个垂直晶体管包括：栅极电极，其通过栅极电介质材料与下导电触点分离；所述栅极电介质材料，其上覆于所述栅极电极的侧壁；第一沟道区域，其在所述栅极电介质材料的横向侧上；及第二沟道区域，其在所述栅极电介质材料的与所述第一沟道区域的所述横向侧相对的横向侧上，所述栅极电极定位于所述第一沟道区域与所述第二沟道区域之间。
下文陈述本发明的额外非限制实例性实施例。
实施例1：一种半导体装置，其包括：第一导电线；垂直晶体管，其在所述第一导电线上方，所述垂直晶体管包括：栅极电极；栅极电介质材料，其上覆于所述栅极电极的侧；及沟道区域，其在所述栅极电介质材料的侧上，所述栅极电介质材料定位于所述沟道区域与所述栅极电极之间；及第二导电线，其上覆于所述垂直晶体管的导电触点。
实施例2：根据实施例1所述的半导体装置，其中所述沟道区域包括两个相异沟道区域，所述相异沟道区域中的一者定位于所述栅极电极的第一横向侧上且所述相异沟道区域中的另一者定位于所述栅极电极的第二横向侧上。
实施例3：根据实施例1或实施例2所述的半导体装置，其中所述栅极电极基本上在其所有侧上由所述栅极电介质材料包围。
实施例4：根据实施例1到3中任一实施例所述的半导体装置，其中所述沟道区域包括氧化物半导体材料。
实施例5：根据实施例1到4中任一实施例所述的半导体装置，其中所述沟道区域包括ZTO、IZO、ZnOx、IGZO、IGSO、InOx、In2O3、SnO2、TiOx、ZnxOyNz、MgxZnyOz、InxZnyOz、InxGayZnzOa、ZrxInyZnzOa、HfxInyZnzOa、SnxInyZnzOa、AlxSnyInzZnaOd、SixInyZnzOa、ZnxSnyOz、AlxZnySnzOa、GaxZnySnzOa、ZrxZnySnzOa、InGaSiO或IWO中的至少一者。
实施例6：根据实施例1到5中任一实施例所述的半导体装置，其中所述沟道区域包括铟镓锌氧化物材料及在所述铟镓锌氧化物材料的相对侧上的铟镓硅氧化物材料。
实施例7：根据实施例1到6中任一实施例所述的半导体装置，其中所述沟道区域包括多层沟道区域。
实施例8：根据实施例1到7中任一实施例所述的半导体装置，其进一步包括在相邻垂直晶体管之间的另一导电材料，所述另一导电材料通过电绝缘材料与相邻垂直晶体管的所述沟道区域电隔离。
实施例9：根据任一实施例8所述的半导体装置，其中所述另一导电材料与电压源电通信。
实施例10：根据实施例1到9中任一实施例所述的半导体装置，其中所述沟道区域通过原子层沉积形成。
实施例11：根据实施例1到10中任一实施例所述的半导体装置，其中所述沟道区域展现大于约1.65电子伏特的带隙。
实施例12：一种形成半导体装置的方法，所述方法包括：形成第一导电线；在所述第一导电线上方形成垂直晶体管，形成所述垂直晶体管包括：形成在一方向上延伸的栅极电极；形成邻近于所述栅极电极的第一侧及邻近于所述栅极电极的第二侧的栅极电介质材料；及在形成所述栅极电极之后，形成邻近于邻近于所述栅极电极的所述第一侧的所述栅极电介质材料及邻近于邻近于所述栅极电极的所述第二侧的所述栅极电介质材料的沟道区域；及在所述垂直晶体管上方形成第二导电线。
实施例13：根据实施例12所述的方法，其进一步包括移除所述沟道区域的部分以形成邻近所述垂直晶体管的另一垂直晶体管。
实施例14：根据实施例12或实施例13所述的方法，其中形成沟道区域包括形成邻近于所述栅极电介质材料的包括多层沟道材料的沟道区域材料，所述多层沟道材料形成防止氢扩散到所述沟道区域中的势垒。
实施例15：根据实施例12到14中任一实施例所述的方法，其中形成沟道区域包括：形成邻近于所述栅极电介质材料的第一铟镓硅氧化物材料；形成邻近于所述第一铟镓硅氧化物材料的铟镓锌氧化物；及形成邻近于所述铟镓锌氧化物的第二铟镓硅氧化物材料。
实施例16：根据实施例12到15中任一实施例所述的方法，其进一步包括形成在所述沟道区域的侧上且通过电绝缘材料与所述沟道区域分离的导电材料。
实施例17：根据实施例12到16中任一实施例所述的方法，其中形成所述沟道区域包括：形成邻近于所述栅极电介质材料的至少一第一氧化物半导体材料；及形成邻近于所述第一氧化物半导体材料的至少一第二氧化物半导体材料。
实施例18：根据实施例12到17中任一实施例所述的方法，其中形成沟道区域包括通过原子层沉积形成所述沟道区域。
实施例19：根据实施例12到18中任一实施例所述的方法，其中形成沟道区域包括在无需使所述沟道区域暴露到干式蚀刻剂的情况下形成所述沟道区域。
实施例20：一种半导体装置，其包括：垂直晶体管，所述垂直晶体管包括：栅极电极；第一沟道区域，其在所述栅极电极的第一侧上；第二沟道区域，其在所述栅极电极的第二侧上，所述第二侧与所述第一侧相对；及栅极介电质，其在所述第一沟道区域与所述栅极电极之间及在所述第二沟道区域与所述栅极电极之间；及导电材料，其在所述第一沟道区域及所述第二沟道区域的侧上，所述导电材料通过电绝缘材料与所述第一沟道区域及所述第二沟道区域电隔离。
实施例21：根据实施例20所述的半导体装置，其中所述第一沟道区域及所述第二沟道区域包括氧化物半导体材料。
实施例22：根据实施例20或实施例21所述的半导体装置，其中所述栅极电极定位于所述第一沟道区域与所述第二沟道区域之间的中央。
实施例23：根据实施例20到22中任一实施例所述的半导体装置，其中所述垂直晶体管垂直定位于第一导电线与第二导电线之间。
实施例24：根据实施例23所述的半导体装置，其进一步包括定位于所述第一导电线及所述第二导电线上方的垂直晶体管。
实施例25：根据实施例23或实施例24所述的半导体装置，其中所述导电材料包括在与所述第一导电线及所述第二导电线中的一者相同的方向上延伸的线。
实施例26：根据实施例20到23中任一实施例所述的半导体装置，其中所述导电材料的上部分未与所述栅极电极的上部分共面。
实施例27：根据实施例20到26中任一实施例所述的半导体装置，其中所述第一沟道区域及所述第二沟道区域各自包括包含铟镓锌氧化物及在所述铟镓锌氧化物的侧上的铟镓硅氧化物的复合结构。
实施例28：一种操作半导体装置的方法，所述方法包括：将偏置电压施加到包括垂直晶体管的半导体装置的栅极电极，所述垂直晶体管包括：栅极电极；栅极电介质材料，其在所述栅极电极的至少相对侧上；及沟道材料，其在所述栅极电介质材料的侧上，所述栅极电极定位于所述沟道材料的不同部分之间；及将另一偏置电压施加到定位于所述半导体装置的所述晶体管与至少另一晶体管之间的导电材料。
实施例29：根据实施例28所述的方法，其中将另一偏置电压施加到导电材料包括将具有不同于施加到所述栅极电极的所述偏置电压的量值的另一偏置电压施加到所述导电材料。
实施例30：根据实施例28或实施例29所述的方法，其中将另一偏置电压施加到导电材料包括在将所述偏置电压施加到所述栅极电极时将约-2.0V与约2.0V之间的偏置电压施加到所述导电材料。
实施例31：根据实施例28到30中任一实施例所述的方法，其中将偏置电压施加到所述栅极电极包括在所述垂直晶体管处于关断状态中时将约0V的偏置电压施加到所述栅极电极。
实施例32：根据实施例31所述的方法，其中将另一偏置电压施加到导电材料包括在将约0V的所述偏置电压施加到所述栅极电极时将另一偏置电压施加到所述导电材料。
实施例33：一种电子装置，其包括：至少一个输入装置；至少一个输出装置；至少一个处理器装置，其可操作地耦合到所述至少一个输入装置及所述至少一个输出装置；及半导体装置，其可操作地耦合到所述至少一个处理器装置，所述半导体装置包括垂直晶体管阵列，所述垂直晶体管阵列的至少一个垂直晶体管包括：栅极电极，其通过栅极电介质材料与下导电触点分离，所述栅极电介质材料上覆于所述栅极电极的侧壁；第一沟道区域，其在所述栅极电介质材料的横向侧上；及第二沟道区域，其在所述栅极电介质材料的与所述第一沟道区域的所述横向侧相对的横向侧上，所述栅极电极定位于所述第一沟道区域与所述第二沟道区域之间。
虽然已结合图描述特定说明性实施例，但所属领域的一般技术人员将认识到及了解，本发明所涵盖的实施例并不限于本文中明确展示及描述的所述实施例。而是，可在不脱离本发明所涵盖的实施例的范围(例如下文所主张的范围，包含合法等效物)的情况下做出本文中所描述的实施例的许多添加、删除及修改。另外，来自一个所揭示实施例的特征可与另一所揭示实施例的特征组合同时仍涵盖于本发明的范围内。

Claims (23)

1.一种装置，其包括：
第一导电线；
垂直晶体管，其在所述第一导电线上方，所述垂直晶体管包括：
栅极电极；
栅极电介质材料，其上覆于所述栅极电极的侧；及
沟道区域，其在所述栅极电介质材料的侧上，所述栅极电介质材料定位于所述沟道区域与所述栅极电极之间；及
第二导电线，其上覆于所述垂直晶体管的导电触点。
2.根据权利要求1所述的装置，其中所述沟道区域包括两个相异沟道区域，所述相异沟道区域中的一者定位于所述栅极电极的第一横向侧上且所述相异沟道区域的另一者定位于所述栅极电极的第二横向侧上。
3.根据权利要求1所述的装置，其中所述栅极电极基本上在其所有侧上由所述栅极电介质材料包围。
4.根据权利要求1所述的装置，其中所述沟道区域包括氧化物半导体材料。
5.根据权利要求1所述的装置，其中所述沟道区域包括ZTO、IZO、ZnOx、IGZO、IGSO、InOx、In2O3、SnO2、TiOx、ZnxOyNz、MgxZnyOz、InxZnyOz、InxGayZnzOa、ZrxInyZnzOa、HfxInyZnzOa、SnxInyZnzOa、AlxSnyInzZnaOd、SixInyZnzOa、ZnxSnyOz、AlxZnySnzOa、GaxZnySnzOa、ZrxZnySnzOa、InGaSiO或IWO中的至少一者。
6.根据权利要求1所述的装置，其中所述沟道区域包括铟镓锌氧化物材料及在所述铟镓锌氧化物材料的相对侧上的铟镓硅氧化物材料。
7.根据权利要求1所述的装置，其中所述沟道区域包括多层沟道区域。
8.根据权利要求1所述的装置，其进一步包括在相邻垂直晶体管之间的另一导电材料，所述另一导电材料通过电绝缘材料与相邻垂直晶体管的所述沟道区域电隔离。
9.根据权利要求8所述的装置，其中所述另一导电材料与电压源电通信。
10.根据权利要求1所述的装置，其中所述沟道区域通过原子层沉积形成。
11.根据权利要求1所述的装置，其中所述沟道区域展现大于约1.65电子伏特的带隙。
12.根据权利要求1所述的装置，其中所述栅极电极居中定位于第一沟道区域与第二沟道区域之间。
13.根据权利要求1所述的装置，其进一步包括在所述沟道区域的侧上的导电材料，所述导电材料通过电绝缘材料与所述沟道区域电隔离。
14.根据权利要求13所述的装置，其中所述导电材料的上部分未与所述栅极电极的上部分共面。
15.一种形成装置的方法，所述方法包括：
形成第一导电线；
在所述第一导电线上方形成垂直晶体管，形成所述垂直晶体管包括：
形成在一方向上延伸的栅极电极；
形成邻近于所述栅极电极的第一侧及邻近于所述栅极电极的第二侧的栅极电介质材料；及
在形成所述栅极电极之后，形成邻近于邻近于所述栅极电极的所述第一侧的所述栅极电介质材料及邻近于邻近于所述栅极电极的所述第二侧的所述栅极电介质材料的沟道区域；及
在所述垂直晶体管上方形成第二导电线。
16.根据权利要求15所述的方法，其中形成沟道区域包括形成邻近于所述栅极电介质材料的包括多层沟道材料的沟道区域材料，所述多层沟道材料形成防止氢扩散到所述沟道区域中的势垒。
17.根据权利要求15所述的方法，其中形成沟道区域包括：形成邻近于所述栅极电介质材料的第一铟镓硅氧化物材料；形成邻近于所述第一铟镓硅氧化物材料的铟镓锌氧化物；及形成邻近于所述铟镓锌氧化物的第二铟镓硅氧化物材料。
18.根据权利要求15所述的方法，其进一步包括形成在所述沟道区域的侧上且通过电绝缘材料与所述沟道区域分离的导电材料。
19.根据权利要求15所述的方法，其中形成所述沟道区域包括：
形成邻近于所述栅极电介质材料的至少一第一氧化物半导体材料；及
形成邻近于所述第一氧化物半导体材料的至少一第二氧化物半导体材料。
20.根据权利要求15所述的方法，其中形成沟道区域包括在无需使所述沟道区域暴露到干式蚀刻剂的情况下形成所述沟道区域。
21.一种操作装置的方法，所述方法包括：
将偏置电压施加到包括垂直晶体管的装置的栅极电极，所述垂直晶体管包括：
栅极电极；
栅极电介质材料，其在所述栅极电极的至少相对侧上；及
沟道材料，其在所述栅极电介质材料的侧上，所述栅极电极定位于所述沟道材料的不同部分之间；及
将另一偏置电压施加到定位于所述装置的所述晶体管与至少另一晶体管之间的导电材料。
22.根据权利要求21所述的方法，其中将另一偏置电压施加到导电材料包括将具有不同于施加到所述栅极电极的所述偏置电压的量值的另一偏置电压施加到所述导电材料。
23.一种电子装置，其包括：
至少一个输入装置；
至少一个输出装置；
至少一个处理器装置，其可操作地耦合到所述至少一个输入装置及所述至少一个输出装置；及
根据权利要求1到14中任一权利要求所述的装置，其可操作地耦合到所述至少一个处理器装置。
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