CN112802855A - 三维存储器件及其制造方法、以及三维存储器 - Google Patents

三维存储器件及其制造方法、以及三维存储器 Download PDF

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Abstract

本发明提供一种三维存储器件及其制造方法、以及三维存储器。三维存储器件包括第一存储单元和依次堆叠于第一存储单元上的至少一个第二存储单元。每一存储单元包括第一组触点及堆叠设置且相互电连接的存储阵列器件和CMOS器件，第一组触点设于存储阵列器件背离CMOS器件的一侧并与CMOS器件电连接。第二存储单元还包括设于CMOS器件背离存储阵列器件的一侧并与CMOS器件电连接的第二组触点。第一存储单元的存储阵列器件与相邻的第二存储单元的CMOS器件接合，且第一存储单元的第一组触点与相邻的第二存储单元的第二组触点对应电连接。通过将至少两个存储单元堆叠设置，使得所述三维存储器件存储密度高，而且能提高空间利用率。

Description

三维存储器件及其制造方法、以及三维存储器
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种三维存储器件及其制造方法、以及包括所述三维存储器件的三维存储器。
背景技术
3D NAND存储器是一种新兴的三维存储器类型，通过在存储芯片中垂直堆叠多层数据存储层，解决2D或者平面NAND存储器存储容量有限的问题。其中，存储芯片包括CMOS器件及具有台阶结构的存储阵列器件，CMOS器件与存储阵列器件分别形成于一衬底上，且CMOS器件与存储阵列器件远离各自衬底的一侧相互电连接。
随着3D NAND存储器高密度设计需求的日益增长，存储芯片的存储阵列器件中的存储层日益增加。然而，现有技术中，随着存储层堆叠层数的增加，存储阵列器件的台阶结构的台阶层数和占用面积均相应增加，使得存储阵列器件的衬底面积增大，进而使得存储阵列器件的衬底和CMOS器件的衬底之间出现面积不匹配的状况，导致存储芯片存在利用空间闲置的状况，从而不利于下一代的3D NAND存储器的开发以及体积小型化。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一。为此，本发明提出一种三维存储器件及其制造方法、以及三维存储器，所述三维存储器件不仅存储密度高，而且能够提高空间利用率。
为了实现上述目的，本发明一方面提供一种三维存储器件，包括依次堆叠的至少两个存储单元，所述至少两个存储单元包括第一存储单元和堆叠于所述第一存储单元上的至少一个第二存储单元，每一存储单元包括：
存储阵列器件和CMOS器件，所述存储阵列器件与所述CMOS器件堆叠设置且相互电连接；以及
第一组触点，设于所述存储阵列器件背离所述CMOS器件的一侧，并与所述CMOS器件电连接；
其中，所述第二存储单元还包括第二组触点，所述第二组触点设于所述第二存储单元的CMOS器件背离所述第二存储单元的存储阵列器件的一侧，并与所述第二存储单元的CMOS器件电连接；
所述第一存储单元的存储阵列器件与相邻的第二存储单元的CMOS器件接合，并且所述第一存储单元的第一组触点与相邻的第二存储单元的第二组触点对应电连接；
所述第二存储单元为一个时，所述第二存储单元为堆叠于所述第一存储单元上的外层第二存储单元，所述外层第二存储单元的第一组触点用于连接外部器件；
所述第二存储单元为多个时，所述多个第二存储单元依次堆叠于所述第一存储单元上，相邻两个所述第二存储单元中，靠近所述第一存储单元的第二存储单元的第一组触点与远离所述第一存储单元的第二存储单元的第二组触点对应电连接，沿堆叠方向距离所述第一存储单元最远的第二存储单元定义为外层第二存储单元，所述外层第二存储单元的第一组触点用于连接外部器件。
本发明另一方面还提供一种三维存储器件的制造方法，包括如下步骤：
提供第一存储单元和第二存储单元，所述第一存储单元和所述第二存储单元均包括第一组触点、以及堆叠设置且相互电连接的存储阵列器件和CMOS器件，其中，所述第一组触点设于所述存储阵列器件背离所述CMOS器件的一侧并与所述CMOS器件电连接；
对所述第二存储单元的CMOS器件背离所述第二存储单元的存储阵列器件的一侧进行减薄；
在所述第二存储单元的CMOS器件背离所述第二存储单元的存储阵列器件的一侧形成第二组触点，其中，所述第二组触点与所述第二存储单元的CMOS器件电连接；以及
将所述第二存储单元堆叠于所述第一存储单元的存储阵列器件背离所述第一存储单元的CMOS器件的一侧，并将所述第一存储单元的存储阵列器件与所述第二存储单元的CMOS器件接合，使所述第一存储单元的第一组触点与所述第二存储单元的第二组触点对应电连接。
本发明再一方面还提一种三维存储器，包括上述的三维存储器件。
与现有技术相比，本发明具有的有益效果为：通过将至少两个存储单元依次进行堆叠，并通过对应的第一组触点及第二组触点实现所述至少两个存储单元之间的电连接，即可构成存储密度较高的三维存储器件，从而不必在每一存储单元的存储阵列器件中堆叠过多的存储层，使得每一存储单元的存储阵列器件的衬底面积不会过大，有利于以适当的面积配比去设置每一存储单元的存储阵列器件和CMOS器件各自的衬底，进而能够减少每一存储单元中闲置的利用空间，提高三维存储器件的空间利用率。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
图1是本发明其中一实施例提供的三维存储器件的截面示意图。
图2是本发明另一实施例提供的三维存储器件的截面示意图。
图3是本发明提供的三维存储器件的制造方法的流程图。
图4至图7是三维存储器件的存储单元的形成过程示意图，其中，图4是存储阵列器件和CMOS器件的截面示意图；
图5是图4所示存储阵列器件和CMOS器件键合后的截面示意图；
图6是图5所示存储阵列器件和CMOS器件在阵列衬底减薄后的截面示意图；
图7是图6所示存储阵列器件背离CMOS器件的一侧形成第一组触点并覆盖第一接合层的截面示意图。
图8是图7所示第二存储单元在存储阵列器件背离CMOS器件的一侧贴合承载片并翻转后的截面示意图。
图9是图8所示第二存储单元在CMOS衬底减薄后的截面示意图。
图10是图9所示第二存储单元在CMOS衬底形成导电通道、且CMOS衬底背离存储阵列器件的一侧依次覆盖第一绝缘层及第二绝缘层的截面示意图。
图11是图10所示第二存储单元在第二绝缘层形成第二组触点并覆盖第二接合层的截面示意图。
图12是图11所示第二存储单元在翻转后并且与第一存储单元键合的截面示意图。
图13是图12所示第一存储单元和第二存储单元在第二存储单元去除承载片并且其第一接合层减薄至第一组触点外露的截面示意图。
主要元件符号说明：
第一存储单元 100
第二存储单元 200
存储阵列器件 10
阵列衬底 11
存储层 13
CMOS器件 20
CMOS衬底 21
互连通道 30
第一互连子通道 31
第二互连子通道 32
互连结构 33
第一互连触点 331
第二互连触点 332
第一组触点 40
第一导电通道 41
第一接合层 42
第二组触点 50
第二接合层 52
隔离层 300
阵列焊盘 400
保护层 500
第二导电通道 60
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“上”、“下”、“内侧”、“外侧”等指示的方位或者位置关系为基于附图所示的方位或者位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。
请参阅图1及图2，本发明提供一种三维存储器件，包括依次堆叠的至少两个存储单元，所述至少两个存储单元包括第一存储单元100和堆叠于第一存储单元100上的至少一个第二存储单元200。具体的，如图1所示，本发明的其中一实施例中，第二存储单元200的数量为一个，第一存储单元100和一个第二存储单元200堆叠构成三维存储器件1000；如图2所示，本发明的另一实施例中，第二存储单元200的数量为多个(两个或者两个以上)，多个第二存储单元200依次堆叠于第一存储单元100上，第一存储单元100和多个第二存储单元200堆叠构成三维存储器件1000b。本发明提供的三维存储器件由至少两个存储单元堆叠而成，因此存储密度高。
如图1及图2所示，本发明的一些实施例中，每一存储单元均包括堆叠设置且相互电连接的存储阵列器件10和CMOS器件20，以及设于存储阵列器件10背离CMOS器件20的一侧、并且与CMOS器件20电连接的第一组触点40。具体地，本发明的一些实施例中，每一存储单元的存储阵列器件10和CMOS器件20优选采用键合连接，从而实现二者之间的电连接。当然，在其他实施例中，每一存储单元的存储阵列器件10和CMOS器件20还可以采用其他方式实现电连接，包括但不限于导线连接、导电触点连接、接插连接等。
其中，存储阵列器件10包括阵列衬底11及设于阵列衬底11靠近CMOS器件20一侧的存储阵列，所述存储阵列具有数据存储功能，所述存储阵列包括若干存储层13及贯穿并连通若干存储层13的若干存储串。每一存储单元的第一组触点40设于阵列衬底11背离CMOS器件20的一侧。其中，CMOS器件20包括CMOS衬底21及设于CMOS衬底21靠近存储阵列器件10一侧的CMOS电路，所述CMOS电路用于实现对存储阵列器件10的逻辑控制、存储数据的读取等。
进一步的，如图1及图2所示，本发明的一些实施例中，每一存储单元还包括互连通道30，所述互连通道30分别与所在存储单元的第一组触点40及CMOS器件20电连接，以使第一组触点40通过互连通道30电连接于CMOS器件20。具体地，本发明的一些实施例中，互连通道30设置于所在存储单元的存储阵列器件10与CMOS器件20之中，并且与阵列衬底11及CMOS衬底21垂直。当然，在其他实施例中，互连通道30也可以不垂直于阵列衬底11及CMOS衬底21，还可以垂直于阵列衬底11或者垂直于CMOS衬底21。
需要重点说明的是，本发明的一些实施例中，每一第二存储单元200还包括第二组触点50。具体地，第二组触点50设于第二存储单元200的CMOS器件20背离第二存储单元200的存储阵列器件10的一侧，并且与第二存储单元200的CMOS器件20电连接。
如图1及图2所示，本发明的一些实施例中，第一存储单元100的存储阵列器件10与相邻的第二存储单元200的CMOS器件20接合，并且第一存储单元100的第一组触点40与相邻的第二存储单元200的第二组触点50对应电连接，使得第一存储单元100与相邻的第二存储单元200通过对应的第一组触点40、第二组触点50实现电连接。
如图1所示，本发明的其中一实施例中，当三维存储器件1000中的第二存储单元200只有一个时，该第二存储单元200即为堆叠于第一存储单元100上的外层第二存储单元200，所述外层第二存储单元200的第一组触点40用于连接外部器件(例如控制器件或者驱动电路等)，从而实现对三维存储器件1000的驱动、控制等功能。
如图2所示，本发明的另一实施例中，当三维存储器件1000b中的第二存储单元200为多个时，多个第二存储单元200依次堆叠于第一存储单元100上，相邻两个第二存储单元200中，靠近第一存储单元100的第二存储单元200的第一组触点40与远离第一存储单元100的第二存储单元200的第二组触点50对应电连接，使得相邻两个第二存储单元200通过对应的第一组触点40、第二组触点50实现电连接，进而使得第一存储单元100和依次堆叠于第一存储单元100上的多个第二存储单元200实现电连接。其中，沿堆叠方向距离第一存储单元100最远的第二存储单元200即为堆叠于第一存储单元100上的外层第二存储单元200，所述外层第二存储单元200的第一组触点40用于连接外部器件(例如控制器件或者驱动电路等)，从而实现对三维存储器件1000b的驱动、控制等功能。可以理解的是，相比于三维存储器件1000，三维存储器件1000b中堆叠的存储单元的数量更多，因此三维存储器件1000b的存储密度更高。
本发明的实施例中，通过将至少两个存储单元依次进行堆叠，并通过对应的第一组触点40、第二组触点50实现所述至少两个存储单元之间的电连接，即可构成存储密度较高的三维存储器件，从而不必在每一存储单元的存储阵列器件10中堆叠过多的存储层13，使得每一存储单元的阵列衬底11的面积不会过大，从而有利于以适当的面积配比去设置每一存储单元的阵列衬底11和CMOS衬底21，进而能够减少每一存储单元中闲置的利用空间，提高该三维存储器件的空间利用率。
其中，阵列衬底11和CMOS衬底21均可以由半导体材料或者非导电材料制成，所述半导体材料包括但不限于硅、锗、硅锗、砷化镓、绝缘体上硅、绝缘体上锗或者其任何合适的组合，所述非导电材料包括但不限于玻璃、塑料或者蓝宝石。本发明的实施例中，阵列衬底11和CMOS衬底21均为硅衬底。其中，除了第一存储单元100的CMOS衬底21之外，三维存储器件中的任意存储单元的阵列衬底11和CMOS衬底21均可以减薄，以利于减小三维存储器件的体积。所述减薄的手段包括但不限于机械研磨、湿/干蚀刻、化学机械研磨或者其任意组合。
如图1及图2所示，每一存储阵列器件10中，若干存储层13呈台阶结构堆叠于阵列衬底11的一侧，若干存储串(例如NAND串)贯穿并连通所述若干存储层13，从而使所述若干存储串与所述若干存储层13共同构成具有存储功能的存储阵列。
具体的，每一存储层13沿平行于阵列衬底11表面的横向方向延伸；沿逐渐远离且垂直于阵列衬底11的方向，若干存储层13中每相邻的两个存储层13偏移相同的距离，且在横向方向上缩减相同的延伸距离。可以理解的是，每相邻的两个存储层13可以在横向方向上的一端平齐、另一端缩减相同的距离，也可以在横向方向上的两端分别缩减相同的距离。如图1及图2所示，本发明的一些实施例中，每相邻的两个存储层13在横向方向上的两端分别缩减相同的距离。其中，每一存储层13可以包括一个或者多个导体/电介质层对，每个所述导体/电介质层对包括一导体层和一电介质层，所述导体层和所述电介质层的具体结构、功能及材料与现有技术中常用的导体层和电介质层的结构、功能及材料相同，故此处不做赘述。
每一所述存储串包括沿垂直于阵列衬底11的方向延伸并贯穿所述若干存储层13的沟道结构，所述沟道结构包括填充有半导体材料(作为半导体沟道)和电介质材料(作为存储膜)的沟道孔。其中，所述存储膜可以包括隧道层、电荷捕获/存储层和阻隔层，所述半导体沟道、所述隧穿层、所述电荷捕获/存储层及所述阻隔层沿所述存储串的中心朝外的方向依次布置。需要说明的是，所述存储串的具体结构、功能及材料与现有技术中常用的存储串的结构、功能及材料相同，故此处也不做赘述。
本发明提供的三维存储器件中，第一存储单元100和第二存储单元200各自的存储阵列器件10中均包括若干存储层13。如前所述，为避免阵列衬底11的面积过大，每一存储单元的存储阵列器件10中不必堆叠过多的存储层13，优选的，本发明实施例提供的三维存储器件中，第一存储单元100和第二存储单元200各自的存储阵列器件10中均包括预定层数的存储层13，所述预定层数的取值为大于0且小于500的整数，例如32层、64层、96层或者128层。其中，第一存储单元100和第二存储单元200各自的存储阵列器件10中的存储层13的层数可以相同或者不相同，优选为相同，以利于第一存储单元100和第二存储单元200在相同的工艺步骤中批量生产。
可以理解的是，每一存储单元中，存储阵列器件10和CMOS器件20还分别包括其他的一些元件，例如覆盖所述存储阵列或者所述CMOS电路的堆叠层、设于所述堆叠层的内侧表面的键合结构(包括但不限于导线、插头、焊块或者焊盘等导电结构)、及贯穿所述堆叠层且分别与所述键合结构及所述存储阵列或者所述CMOS电路电连接的若干互连导电通道等，其中，所述堆叠层至少包括一层覆盖所述存储阵列或者所述CMOS电路的绝缘层，存储阵列器件10和CMOS器件20的具体结构及功能与现有技术中的存储阵列器件和CMOS器件的结构及功能基本相同，因与本发明的改进与创造无关，故此处不做赘述。
如图1及图2所示，本发明的一些实施例中，互连通道30包括第一互连子通道31、第二互连子通道32、及电连接于第一互连子通道31与第二互连子通道32之间的互连结构33。
具体的，第一互连子通道31设于存储阵列器件10中且位于存储阵列器件10设有存储阵列的一侧，第一互连子通道贯穿存储阵列器件10的堆叠层；第二互连子通道32设于CMOS器件20中且位于CMOS器件20设有CMOS电路的一侧，第二互连子通道32贯穿CMOS器件20的堆叠层，其中，第二互连子通道32与第一互连子通道31的位置对应，且第二互连子通道32远离第一互连子通道31的一端与所述CMOS电路电连接。需要说明的是，第一互连子通道31和第二互连子通道32可以采用现有技术中的常用手段来形成，例如，本发明的一些实施例中，可以先在存储阵列器件10和CMOS器件20各自的堆叠层上进行深蚀刻，以形成贯穿所述堆叠层的填充通道，然后向所述填充通道内填充导电材料，以分别形成第一互连子通道31和第二互连子通道32，所述导电材料包括但不限于钨、钴、铜、铝、多晶硅、硅化物或者其任意组合，优选为钨。其中，第一互连子通道31与第二互连子通道32的数量均可以设置为一条或者多条，只要二者的数量对应相等即可，对此不作限定。
互连结构33包括第一互连触点和第二互连触点，所述第一互连触点设于存储阵列器件10的堆叠层的内侧(即靠近CMOS器件的一侧)表面、且与第一互连子通道31对应电连接，所述第二互连触点设于CMOS器件20的堆叠层的内侧(即靠近存储阵列器件的一侧)表面、且与第二互连子通道32对应电连接。其中，所述第一互连触点和第二互连触点包括但不限于导线、插头、焊块或者焊盘等导电结构，二者的结构形式可以相同或者不相同。如图1及图2所示，本发明的一些实施例中，所述第一互连触点为若干焊块，所述若干焊块与第一互连子通道31的数量相等且一一对应电连接；所述第二互连触点为焊盘，所述焊盘的一侧表面与第二互连子通道32对应电连接，所述焊盘的另一侧表面设有若干焊脚，所述若干焊脚与所述第一互连触点的若干焊块一一对应。可以理解的是，当每一存储单元的存储阵列器件10和CMOS器件20面对面键合时，所述第一互连触点和第二互连触点一并键合构成互连结构33，使得第一互连子通道31与第二互连子通道32通过互连结构33对应电连接，从而构成该存储单元的互连通道30。
请再次参阅图1及图2，本发明的一些实施例中，第一组触点40设于阵列衬底11的外侧(即背离存储阵列的一侧)，阵列衬底11在对应其所在存储阵列器件10中的第一互连子通道31的位置设有若干第一导电通道41，每一第一导电通道41均贯穿阵列衬底11的相对两侧、且与对应的一第一互连子通道31电连接，使得第一组触点40通过第一导电通道41电连接于第一互连子通道31。
其中，第一组触点40包括但不限于导线、插头、焊块或者焊盘等导电结构，本发明的一些实施例中，第一组触点40为焊盘，所述焊盘与第一导电通道41电连接。
阵列衬底11的外侧表面还覆盖有第一接合层42，第一导电通道41远离第一互连子通道31的一端及第一组触点40均嵌设于第一接合层42中。第一接合层42可以通过一个或者多个薄膜沉积过程形成，所述薄膜沉积过程包括但不限于化学气相沉积、物理气相沉积、原子层沉积或者其任意组合。第一接合层42包括至少一层由电介质材料制成的电介质层，所述电介质材料包括但不限于氧化硅或者氮化硅，对此不作限定。
本发明的一些实施例中，第一导电通道41可以采用硅穿孔技术等常用手段形成。具体的，先在第一接合层42和阵列衬底11对应若干第一互连子通道31的位置进行深蚀刻，以形成贯穿第一接合层42和阵列衬底11的若干第一垂直通道，每一所述第一垂直通道暴露对应的一第一互连子通道31的至少部分，然后向所述第一垂直通道内填充导电物质至所述导电物质部分超出阵列衬底11的外侧面，即可形成与第一互连子通道31接触的第一导电通道41，且第一导电通道41远离第一互连子通道31的一端位于第一接合层42内。通过在阵列衬底11的外侧表面覆盖第一接合层42，可以防止在第一导电通道41的制程中所述第一垂直通道内的导电物质发生泄漏，避免对其他制程造成污染。
进一步的，本发明的一些实施例中，在形成第一导电通道41后，继续蚀刻第一接合层42对应第一导电通道41的位置，以形成用于暴露若干第一导电通道41远离第一互连子通道31的一端端部的开口，然后在所述开口内设置第一组触点40(即焊盘)，使得第一组触点40与若干第一导电通道41对应电连接。优选的，本发明的一些实施例中，将第一组触点40设置于第一接合层42的所述开口内后，可以向所述开口内再次填充第一接合层42的电介质材料以覆盖第一组触点40，避免第一组触点40外露，从而防止第一组触点40在与对应的第二组触点50键合连接之前受到损伤，有利于提高第一组触点40与对应的第二组触点50键合连接的可靠性。当然，在其他实施例中，第一组触点40也可以外露。可以理解的是，当第一接合层42的所述开口内的第一组触点40被电介质材料覆盖时，在第一组触点40与对应的第二组触点50键合连接之前需要对第一接合层42进行减薄或者蚀刻，以去除所述电介质材料，使所述开口内的第一组触点40外露。
如图1及图2所示，本发明的一些实施例中，第二存储单元200的第二组触点50设于其CMOS衬底21的外侧(即背离CMOS电路的一侧)，CMOS衬底21在对应其所在CMOS器件20中的第二互连子通道32的位置设有若干第二导电通道60，每一第二导电通道60均贯穿CMOS衬底21的相对两侧、且分别与第二组触点50及CMOS器件20的所述CMOS器件电连接，以使得第二组触点50通过第二导电通道60电连接于CMOS器件20的CMOS电路。当然，在其他实施例中，第二导电通道60可以不对应第二互连子通道32，只要第二导电通道60电连接于CMOS器件20的CMOS电路即可。
其中，第二组触点50包括但不限于导线、插头、焊块或者焊盘等导电结构，本发明的一些实施例中，第二组触点50为若干焊块，所述若干焊块与若干第二导电通道60一一对应电连接。
第二存储单元200的CMOS衬底21的外侧表面覆盖有第二接合层52，第二导电通道60远离第二互连子通道32的一端及第二组触点50均嵌设于第二接合层52中。与第一接合层42类似，第二接合层52也可以通过一个或者多个薄膜沉积过程形成，所述薄膜沉积过程包括但不限于化学气相沉积、物理气相沉积、原子层沉积或者其任意组合；第二接合层52同样包括至少一层由电介质材料制成的电介质层，所述电介质材料包括但不限于氧化硅或者氮化硅，对此不作限定。
本发明的一些实施例中，第二导电通道60与第一导电通道41的形成过程基本相同，具体的，可以先在第二接合层52和CMOS衬底21对应若干第二互连子通道32的位置进行深蚀刻，以形成贯穿第二接合层52和CMOS衬底21的若干第二垂直通道，每一所述第二垂直通道暴露对应的一第二互连子通道32的至少部分，然后向所述第二垂直通道内填充导电物质至所述导电物质部分超出CMOS衬底21的外侧面，即可形成与第二互连子通道32接触的第二导电通道60，使得第二导电通道60与CMOS电路电连接，第二导电通道60远离第二互连子通道32的一端位于第二接合层52内。通过在CMOS衬底21的外侧表面覆盖第二接合层52，可以防止在第二导电通道60的制程中所述第二垂直通道内的导电物质发生泄漏，避免对其他制程造成污染。其中，所述第二垂直通道和前述第一垂直通道内填充的导电物质包括但不限于钨、铜、铝、多晶硅、硅化物或者其任意组合，且所述第一垂直通道和所述第二垂直通道内填充的导电物质可以相同或者不同。本发明的一些实施例中，所述第一垂直通道和第二垂直通道内填充的导电物质均优选为钨。
需要说明的是，本发明的一些实施例中，第二组触点50与第一组触点40的制程有所不同，其不同之处在于：在形成第二导电通道60后，可以直接在第二接合层52的每一所述第二垂直通道内设置一焊块，若干第二垂直通道内的若干焊块即构成第二组触点50。此外，与第一组触点40相同的是，本发明的一些实施例中，第二组触点50可以被覆盖或者被暴露，优选为被覆盖，以防止第二组触点50在与对应的第一组触点40键合连接之前受到损伤，同样有利于提高第一组触点40与对应的第二组触点50键合连接的可靠性。可以理解的是，当第二接合层52的每一所述第二垂直通道内的焊块被第二接合层52的电介质材料覆盖(即第二组触点50被覆盖)时，在第一组触点40与对应的第二组触点50键合连接之前需要对第二接合层52进行减薄或者蚀刻，以去除每一所述第二垂直通道内的电介质材料，使每一所述第二垂直通道内的焊块外露，也即使第二组触点50外露，以便于和对应的第一组触点40键合。
可以理解的是，如图1及图2所示，任意相邻的两个存储单元中，位于下方的存储单元的第一组触点40与位于上方的另一存储单元的第二组触点50对应键合之后，相邻的两个存储单元各自的CMOS电路即被连通，且所述位于下方的存储单元的第一接合层42与所述位于上方的另一存储单元的第二接合层52贴合于一体。
进一步的，请再次参阅图1及图2，本发明的一些实施例中，三维存储器件还包括隔离层300及嵌设于隔离层300中的阵列焊盘400。具体的，隔离层300覆盖外层第二存储单元200背离第一存储单元100的一侧以及外层第二存储单元200的第一组触点40。隔离层300在对应于外层第二存储单元200的第一组触点40的位置开设有容置腔，所述容置腔对应的第一组触点40的至少一部分。阵列焊盘400设置于隔离层300的所述容置腔内，并与外层第二存储单元200的第一组触点40电连接，三维存储器件通过阵列焊盘400电连接于前述的外部器件。
其中，隔离层300的所述容置腔可以通过蚀刻等常用手段形成，此处不做赘述；阵列焊盘400和前述的焊块、焊盘等均可以采用现有技术中的常用手段制备，因此也不做赘述。
需要说明的是，与第一接合层42和第二接合层52类似，隔离层300也可以通过一个或者多个薄膜沉积过程形成，所述薄膜沉积过程包括但不限于化学气相沉积、物理气相沉积、原子层沉积或者其任意组合；隔离层300同样可以包括至少一层由电介质材料制成的电介质层，所述电介质材料包括但不限于氧化硅或者氮化硅，对此不作限定。
其中，隔离层300的所述容置腔可以是一端朝向外层第二存储单元200开口的腔体，使得阵列焊盘400在连接所述外部器件之前被隔离层300覆盖，有利于保护阵列焊盘400，但是在电连接阵列焊盘400和所述外部器件时需要对隔离层300对应所述容置腔的位置进行减薄或刻蚀，以使阵列焊盘400外露。当然，隔离层300的所述容置腔也可以两端开口的腔体结构，使得阵列焊盘400外露，以便于直接和所述外部器件电连接。
如图1及图2所示，本发明的一些实施例中，隔离层300覆盖于最外层的第二存储单元200的第一接合层42的外侧。可以理解的是，隔离层300和第一接合层42均由电介质材料构成，因此，隔离层300和第一接合层42的材料可以相同也可以不同。也即意味着，隔离层300和第一接合层42可以在不同的薄膜沉积过程中形成，也可以在相同的薄膜沉积过程中形成。优选的，隔离层300和第一接合层42在不同的薄膜沉积过程中形成，从而可以在不同的薄膜沉积过程中分次设置第一组触点40和阵列焊盘400，操作方便；再者，分次形成第一接合层42和隔离层300，当分别蚀刻第一接合层42和隔离层300时，蚀刻深度较小，有利于提高蚀刻效率和精度。
更进一步的，如图1及图2所示，本发明的一些实施例中，三维存储器件还包括层叠于隔离层300的外侧面上的保护层500，保护层500覆盖隔离层300且在对应于阵列焊盘400的位置开设有开口，阵列焊盘400的至少部分通过所述开口外露以用于连接所述外部器件。当然，在其他实施例中，保护层500也可以覆盖阵列焊盘400，以保护阵列焊盘400，但是在电连接阵列焊盘400和所述外部器件时需要对保护层500对应阵列焊盘400位置进行减薄或刻蚀，以使阵列焊盘400外露。
通过在隔离层300上覆盖保护层500，可以保护隔离层300，防止隔离层300被损坏，从而避免阵列焊盘400因隔离层300的损坏而松动，保证阵列焊盘400的连接可靠性。
其中，保护层500可以由氮化硅或者氧化硅等材料制成，并通过蚀刻等常用手段开设所述第二通孔，此处不做赘述。
请参阅图3，本发明还提供一种如上所述的三维存储器件的制造方法，所述三维存储器件的制造方法包括如下步骤：
步骤S1，提供第一存储单元和第二存储单元，所述第一存储单元和第二存储单元均包括第一组触点、以及堆叠设置且相互电连接的存储阵列器件和CMOS器件，其中，所述第一组触点设于所述存储阵列器件背离所述CMOS器件的一侧并与所述CMOS器件电连接。
具体的，请一并参阅图4至图7，所述存储单元的制造过程如下：
第一步，提供存储阵列器件10和CMOS器件20。如图4所示，存储阵列器件10包括阵列衬底11、设于阵列衬底11内侧(即靠近CMOS器件20的一侧)的存储阵列、设于所述存储阵列中的第一互连子通道31、及设于存储阵列器件10的内侧表面且与第一互连子通道31电连接的第一互连触点331，其中，所述存储阵列包括呈台阶结构的若干存储层13及贯穿并连通所述若干存储层13的若干存储串；如图4所示，CMOS器件20包括CMOS衬底21、设于CMOS衬底21内侧(即靠近存储阵列器件10的一侧)的CMOS电路、设于所述CMOS电路的一侧且与所述CMOS电路电连接的第二互连子通道32、及设于CMOS器件20的内侧表面且与第二互连子通道32电连接的第二互连触点332。需要说明的是，阵列衬底11、所述若干存储层13、所述若干存储串、CMOS衬底21、第一互连子通道31、第二互连子通道32、第一互连触点331及第二互连触点332的具体特征、功能或其形成过程可以参见上述三维存储器件中的相应内容，此处不再赘述。此外，存储阵列器件10和CMOS器件20还分别包括其他的一些元件，且二者的具体结构及功能与现有的存储阵列器件和CMOS器件的结构及功能基本相同，因与本发明的改进与创造无关，故此处也不做赘述。
第二步，将存储阵列器件10和CMOS器件20面对面键合。如图5所示，存储阵列器件10和CMOS器件20对位键合后，前述的第一互连触点331与第二互连触点332(如图4所示)一并键合构成互连结构33，使得前述的第一互连子通道31与第二互连子通道32通过互连结构33对应电连接，从而构成存储单元的互连通道30，所述互连通道30分别与所在存储单元的第一组触点40及CMOS器件20电连接，以使第一组触点40通过互连通道30电连接于CMOS器件20。
第三步，如图6所示，对存储阵列器件10的阵列衬底11的外侧(即背离存储阵列的一侧)进行减薄。所述减薄的手段包括但不限于机械研磨、湿/干蚀刻、化学机械研磨或者其任意组合。
第四步，在存储阵列器件10的外侧形成第一组触点40，使第一组触点40电连接于第一互连子通道31。具体的，如图7所示，本发明的一些实施例中，阵列衬底11的外侧表面覆盖有第一接合层42，通过常用的技术手段可以形成贯穿阵列衬底11且与第一互连子通道31电连接的第一导电通道41，第一导电通道41远离第一互连子通道31的一端及第一组触点40均嵌设于第一接合层42中，第一组触点40通过第一导电通道41电连接于第一互连子通道31。同样的，第一接合层42及第一导电通道41的具体特征、功能或其形成过程可以参见上述三维存储器件中的相应内容，此处不再赘述。
通过上述第一步至第四步的步骤，即可制备第一存储单元100、及第二存储单元200与第一存储单元100相同的部分。
步骤S2，对所述第二存储单元的CMOS器件背离所述第二存储单元的存储阵列器件的一侧进行减薄。也即对所述第二存储单元的CMOS衬底背离CMOS电路的一侧进行减薄，所述减薄的手段包括但不限于机械研磨、湿/干蚀刻、化学机械研磨或者其任意组合。
请一并参阅图8及图9，本发明的一些实施例中，在步骤S2之前，所述三维存储器件的制造方法还包括步骤：提供承载片，并将所述承载片贴合于所述第二存储单元的存储阵列器件背离所述第二存储单元的CMOS器件的一侧，使所述承载片覆盖所承载的第二存储单元的存储阵列器件背离所述第二存储单元的CMOS器件的一侧及所述第二存储单元的第一组触点。
具体的，如图8及图9所示，先将第二存储单元200翻转，使得第二存储单元200的存储阵列器件10处于下方，然后将承载片600贴合于第二存储单元200的存储阵列器件10的外侧(即背离第二存储单元200的CMOS器件20的一侧)，使得承载片600覆盖所承载的第二存储单元200的存储阵列器件10的外侧及第一组触点40，最后对第二存储单元200的CMOS衬底21进行减薄。通过将承载片600贴合于第二存储单元200的存储阵列器件10的外侧，可以起到支撑第二存储单元200的作用，有利于减少甚至避免第二存储单元200在转运或者CMOS衬底21减薄的过程中发生变形。
其中，承载片600可以是玻璃、蓝宝石或半导体材料制成，对此不作限定。
其中，将承载片600贴合于第二存储单元200的存储阵列器件10的外侧又具体包括以下步骤：
首先，在承载片600朝向第二存储单元200的一侧和/或第二存储单元200的存储阵列器件10的外侧涂布加热固化胶、紫外光照射固化胶、加热分解胶或者激光分解胶中的任一种键合胶。优选的，承载片600朝向第二存储单元200的一侧和第二存储单元200的存储阵列器件10的外侧均涂布有键合胶，以增强承载片600和第二存储单元200的存储阵列器件10的外侧之间的粘附性。
然后，通过临时键合工艺或者永久键合工艺将承载片600键合于第二存储单元200的存储阵列器件10的外侧。其中，所述临时键合工艺是指将承载片600键合于第二存储单元200的存储阵列器件10的外侧、且在需要时能够较为容易的将承载片600从存储阵列器件10的外侧去除所采用的工艺手段，承载片600的去除较为容易；所述永久键合工艺则是指将承载片600键合于第二存储单元200的存储阵列器件10的外侧、但需要辅加较大的外侧才能将承载片600从存储阵列器件10的外侧去除所采用的工艺手段，承载片600与第二存储单元200的存储阵列器件10之间的键合连接较为牢靠。
可以理解的是，本发明的一些实施例中，第二存储单元200的存储阵列器件10的外侧覆盖有第一接合层42，因此，承载片600具体是键合于第一接合层42的外侧。
步骤S3，在所述第二存储单元的CMOS器件背离所述第二存储单元的存储阵列器件的一侧形成第二组触点，其中，所述第二组触点与所述第二存储单元的CMOS器件电连接。
请一并参阅图10及图11，本发明的一些实施例中，所述的三维存储器件的制造方法的步骤S3包括以下步骤：
在第二存储单元200的CMOS衬底21上形成贯穿CMOS衬底21的通孔(即前述的第二垂直通道)，所述通孔暴露第二存储单元200的互连通道30的至少一部分(即前述的第二互连子通道32的至少一部分)；
在所述通孔内填充导电介质以形成导电通道(即前述的第二导电通道60)，所述导电通道与第二存储单元200的互连通道30电连接；
自所述导电通道远离第二存储单元200的互连通道30的一端(即第二导电通道60远离第二互连子通道32的一端)形成第二存储单元200的第二组触点50，使第二组触点50通过所述导电通道与第二存储单元200的互连通道30电连接。
其中，如图10及图11所示，在形成第二组触点50之前，第二存储单元200的CMOS衬底21的外侧(即背离CMOS电路的一侧)表面先覆盖有第二接合层52，然后通过常用的技术手段可以形成贯穿CMOS衬底21且与第二互连子通道32电连接的第二导电通道60，第二导电通道60远离第二互连子通道32的一端及第二组触点50均嵌设于第二接合层52中，第二组触点50通过第二导电通道60电连接于CMOS器件20的CMOS电路，同时电连接于互连通道30的第二互连子通道32。同样的，第二接合层52及第二导电通道60的具体特征、功能或其形成过程可以参见上述三维存储器件中的相应内容，此处不再赘述。
在第二存储单元200的CMOS器件20的外侧(即背离存储阵列器件10的一侧，也即CMOS衬底的外侧)形成第二组触点50之后，所述三维存储器件的制作方法还包括步骤S4：将所述第二存储单元堆叠于所述第一存储单元的存储阵列器件背离所述第一存储单元的CMOS器件的一侧，并将所述第一存储单元的存储阵列器件与所述第二存储单元的CMOS器件接合，使所述第一存储单元的第一组触点与所述第二存储单元的第二组触点对应电连接。
具体的，请参阅图12，承载片600键合于第二存储单元200的存储阵列器件10的外侧之后，再将第二存储单元200翻转过来，使第二存储单元200的CMOS器件20面朝第一存储单元100的存储阵列器件10，然后将第二存储单元200的CMOS器件20与第一存储单元100的存储阵列器件10面对面键合，使第一存储单元100的第一组触点40与第二存储单元200的第二组触点50对应电连接，进而使第一存储单元100与第二存储单元200通过对应的第一组触点40、第二组触点50及每一存储单元各自的互连通道30实现电连接。此时，第一存储单元100的第一接合层42与第二存储单元200的第二接合层52贴合。
请参阅图13，本发明的一些实施例中，第二存储单元200的存储阵列器件10的外侧键合有承载片600时，在将第二存储单元200堆叠到第一存储单元100上且将第二存储单元200的CMOS器件20与第一存储单元100的存储阵列器件10键合之后，所述三维存储器件的制造方法还包括：去除承载片600，使第二存储单元200的第一组触点40外露。
进一步的，请参阅图1，本发明的一些实施例中，在将第二存储单元200的CMOS器件20与第一存储单元100的存储阵列器件10键合、且第二存储单元200的第一组触点40外露之后，所述的三维存储器件的制造方法还包括以下步骤：
在外层第二存储单元200的存储阵列器件10背离外层第二存储单元200的CMOS器件20的一侧形成隔离层300，隔离层300覆盖外层第二存储单元200的存储阵列器件10背离外层第二存储单元200的CMOS器件20的一侧及外层第二存储单元200的第一组触点40，其中，所述外层第二存储单元200为堆叠于第一存储单元100上且沿堆叠方向距离第一存储单元100最远的第二存储单元200；
在所述隔离层300内设置阵列焊盘400，并使阵列焊盘400与外层第二存储单元200的第一组触点40对应电连接；
在隔离层300背离外层第二存储单元200的一侧形成具有开口的保护层500，使保护层500覆盖隔离层300，且所述开口暴露阵列焊盘400。
其中，隔离层300覆盖于外层第二存储单元200的第一接合层42背离阵列衬底11的一侧，外露的阵列焊盘400用于连接外部器件(例如控制器件或者驱动电路等)，保护层500用于保护隔离层300不被损坏以保证阵列焊盘400的连接可靠性，隔离层300、阵列焊盘400以及保护层500的具体特征、功能或其形成过程可以参见上述三维存储器件中的相应内容，此处不再赘述。
通过上述步骤，本发明的一些实施例中，第一存储单元100和第二存储单元200即可堆叠构成存储密度较高的三维存储器件1000(如图1所示)，从而不必在每一存储单元的存储阵列器件10中堆叠过多的存储层13，使得每一存储单元的阵列衬底11的面积不会过大，有利于以适当的面积配比去设置每一存储单元的阵列衬底11和CMOS衬底21，进而能够减少每一存储单元中闲置的利用空间，提高该三维存储器件的空间利用率。
优选的，三维存储器件1000中，第一存储单元100和第二存储单元200各自的存储阵列器件10中均包括预定层数的存储层13，所述预定层数的取值为大于0且小于500的整数，例如32层、64层、96层或者128层。其中，第一存储单元100和第二存储单元200各自的存储阵列器件10中的存储层13的层数可以相同或者不相同，优选为相同，以利于第一存储单元100和第二存储单元200在相同的工艺步骤中批量生产。
请参阅图2，本发明的另一些实施例中，第二存储单元200的数量可以设置为多个，所述三维存储器件的制造方法包括以下步骤：
将其中一个第二存储单元200堆叠于第一存储单元100的存储阵列器件10背离第一存储单元100的CMOS器件20的一侧，并将所述其中一个第二存储单元200的CMOS器件20与第一存储单元100的存储阵列器件10接合，使所述其中一个第二存储单元200的第二组触点50与所述第一存储单元100的第一组触点40对应电连接；
将其中另一个第二存储单元200堆叠于外层第二存储单元200的存储阵列器件10背离所述外层第二存储单元200的CMOS器件20的一侧，并将所述其中另一个第二存储单元200的CMOS器件20与所述外层第二存储单元200的存储阵列器件10接合，使所述外层第二存储单元200的第一组触点40与所述其中另一个第二存储单元200的第二组触点50对应电连接，以及重复该步骤，直至将多个第二存储单元200依次堆叠于所述第一存储单元100上，其中，所述外层第二存储单元200为堆叠于第一存储单元100上且沿堆叠方向距离第一存储单元100最远的第二存储单元200。
需要说明的是，为避免第二存储单元200发生变形，每一第二存储单元200的存储阵列器件10背离CMOS器件20的一侧均优选键合有承载片600，因此，在将每一个第二存储单元200与其他存储单元(第一存储单元100或者另一个第二存储单元200)键合前，都需要执行去除承载片600的步骤。其中，键合于多个第二存储单元200的存储阵列器件10一侧的承载片600可以是同一个承载片600，即将承载片600从一个第二存储单元200的存储阵列器件10上去除后，该承载片600再次被键合于下一个待堆叠的第二存储单元200的存储阵列器件10的外侧，承载片600反复使用可以减少承载片600的数量，减少成本。当然，每一第二存储单元200的存储阵列器件10的外侧可以键合不同的承载片600。
通过上述步骤，本发明的另一些实施例中，第一存储单元100和多个第二存储单元200即可依次堆叠构成三维存储器件1000b(如图2所示)，相比于三维存储器件1000，三维存储器件1000b的存储单元数量更多，因此三维存储器件1000b的存储密度更高，而且也不必在三维存储器件1000b的每一存储单元的存储阵列器件10中堆叠过多的存储层13，从而提高该三维存储器件1000b的空间利用率。
优选的，本发明的实施例中，在所述三维存储器件的制作过程中，第一存储单元100的存储阵列器件10与其CMOS器件20之间的接合、第二存储单元200的存储阵列器件10与其CMOS器件20之间的接合、第一存储单元100的存储阵列器件10与第二存储单元200的CMOS器件20之间的接合、及第二存储单元200的存储阵列器件10与其他第二存储单元200的CMOS器件20之间的接合所采用的方法包括Xtacking键合工艺。所述Xtacking键合工艺是指在同一个工艺步骤中实现不同器件之间的键合结构的对位键合，从而实现两个器件的电连接。通过使用Xtacking键合工艺，有利于选择更先进的制造工艺分别制造存储阵列器件和CMOS器件，降低制造工序的复杂度，从而可以让三维存储器件获取更高的I/O传输速度，更高的密度，以及更小的体积。
进一步的，本发明还提供一种三维存储器，所述三维存储器包括上述的任一种三维存储器件，所述三维存储器具备了上述三维存储器件存储密度高、空间利用率高等优点，同时也具备上述三维存储器件的其他结构特征和功能，此处不做赘述。
尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。

Claims (17)

1.一种三维存储器件，其特征在于，包括依次堆叠的至少两个存储单元，所述至少两个存储单元包括第一存储单元和堆叠于所述第一存储单元上的至少一个第二存储单元，每一存储单元包括：
存储阵列器件和CMOS器件，所述存储阵列器件与所述CMOS器件堆叠设置且相互电连接；以及
第一组触点，设于所述存储阵列器件背离所述CMOS器件的一侧，并与所述CMOS器件电连接；
其中，所述第二存储单元还包括第二组触点，所述第二组触点设于所述第二存储单元的CMOS器件背离所述第二存储单元的存储阵列器件的一侧，并与所述第二存储单元的CMOS器件电连接；
所述第一存储单元的存储阵列器件与相邻的第二存储单元的CMOS器件接合，并且所述第一存储单元的第一组触点与相邻的第二存储单元的第二组触点对应电连接；
所述第二存储单元为一个时，所述第二存储单元为堆叠于所述第一存储单元上的外层第二存储单元，所述外层第二存储单元的第一组触点用于连接外部器件；
所述第二存储单元为多个时，所述多个第二存储单元依次堆叠于所述第一存储单元上，相邻两个所述第二存储单元中，靠近所述第一存储单元的第二存储单元的第一组触点与远离所述第一存储单元的第二存储单元的第二组触点对应电连接，沿堆叠方向距离所述第一存储单元最远的第二存储单元定义为外层第二存储单元，所述外层第二存储单元的第一组触点用于连接外部器件。
2.如权利要求1所述的三维存储器件，其特征在于，还包括隔离层及嵌设于所述隔离层中的阵列焊盘；所述隔离层覆盖所述外层第二存储单元背离所述第一存储单元的一侧及所述外层第二存储单元的第一组触点，所述阵列焊盘与所述外层第二存储单元的第一组触点对应电连接，所述阵列焊盘用于连接所述外部器件。
3.如权利要求2所述的三维存储器件，其特征在于，还包括保护层，所述保护层覆盖于所述隔离层背离所述外层第二存储单元的一侧；
其中，所述保护层在对应于所述阵列焊盘的位置开设有开口，所述阵列焊盘通过所述开口外露以用于连接所述外部器件。
4.如权利要求1至3任一项所述的三维存储器件，其特征在于，所述存储阵列器件包括阵列衬底，每一存储单元的第一组触点设于对应的存储阵列器件的阵列衬底背离对应的CMOS器件的一侧；
所述CMOS器件包括CMOS衬底，所述第二存储单元的第二组触点设于所述第二存储单元的CMOS衬底背离所述第二存储单元的存储阵列器件的一侧。
5.如权利要求4所述的三维存储器件，其特征在于，每一存储单元还包括互连通道，所述互连通道设于所在存储单元的存储阵列器件与CMOS器件之中；
所述互连通道分别与所在存储单元的第一组触点及CMOS器件电连接，以使所述第一组触点通过所述互连通道电连接于所述CMOS器件。
6.如权利要求5所述的三维存储器件，其特征在于，所述第二存储单元还包括导电通道，所述导电通道贯穿所述第二存储单元的CMOS衬底，并分别与所述第二存储单元的第二组触点及CMOS器件电连接，以使所述第二组触点通过所述导电通道与所在第二存储单元的CMOS器件电连接。
7.如权利要求1至3任一项所述的三维存储器件，其特征在于，所述第一存储单元的存储阵列器件和所述第二存储单元的存储阵列器件中均包括预定层数的存储层，所述预定层数的取值为大于0且小于500的整数。
8.一种三维存储器件的制造方法，其特征在于，包括：
提供第一存储单元和第二存储单元，所述第一存储单元和所述第二存储单元均包括第一组触点、以及堆叠设置且相互电连接的存储阵列器件和CMOS器件，其中，所述第一组触点设于所述存储阵列器件背离所述CMOS器件的一侧并与所述CMOS器件电连接；
对所述第二存储单元的CMOS器件背离所述第二存储单元的存储阵列器件的一侧进行减薄；
在所述第二存储单元的CMOS器件背离所述第二存储单元的存储阵列器件的一侧形成第二组触点，其中，所述第二组触点与所述第二存储单元的CMOS器件电连接；以及
将所述第二存储单元堆叠于所述第一存储单元的存储阵列器件背离所述第一存储单元的CMOS器件的一侧，并将所述第一存储单元的存储阵列器件与所述第二存储单元的CMOS器件接合，使所述第一存储单元的第一组触点与所述第二存储单元的第二组触点对应电连接。
9.如权利要求8所述的三维存储器件的制造方法，其特征在于，所述第二存储单元为多个，所述三维存储器件的制造方法包括：
将其中一个第二存储单元堆叠于所述第一存储单元的存储阵列器件背离所述第一存储单元的CMOS器件的一侧，并将所述其中一个第二存储单元的CMOS器件与所述第一存储单元的存储阵列器件接合，使所述其中一个第二存储单元的第二组触点与所述第一存储单元的第一组触点对应电连接；
将其中另一个第二存储单元堆叠于外层第二存储单元的存储阵列器件背离所述外层第二存储单元的CMOS器件的一侧，并将所述其中另一个第二存储单元的CMOS器件与所述外层第二存储单元的存储阵列器件接合，使所述外层第二存储单元的第一组触点与所述其中另一个第二存储单元的第二组触点对应电连接，以及重复该步骤，直至将多个所述第二存储单元依次堆叠于所述第一存储单元上，其中，所述外层第二存储单元为堆叠于所述第一存储单元上且沿堆叠方向距离所述第一存储单元最远的第二存储单元。
10.如权利要求8或9所述的三维存储器件的制造方法，其特征在于，在对所述第二存储单元的CMOS器件背离所述第二存储单元的存储阵列器件的一侧进行减薄的步骤之前，所述三维存储器件的制造方法还包括：
提供承载片，并将所述承载片贴合于所述第二存储单元的存储阵列器件背离所述第二存储单元的CMOS器件的一侧，使所述承载片覆盖所承载的第二存储单元的存储阵列器件背离所述第二存储单元的CMOS器件的一侧及所述第二存储单元的第一组触点。
11.如权利要求10所述的三维存储器件的制造方法，其特征在于，在将所述第二存储单元堆叠到其他存储单元上且将所述第二存储单元的CMOS器件与所述其他存储单元的存储阵列器件接合之后，所述三维存储器件的制造方法还包括：
去除所述承载片，使所述第二存储单元的第一组触点外露；
其中，所述其他存储单元为所述第一存储单元或其余的所述第二存储单元。
12.如权利要求8或9所述的三维存储器件的制造方法，其特征在于，还包括：
在外层第二存储单元的存储阵列器件背离所述外层第二存储单元的CMOS器件的一侧形成隔离层，所述隔离层覆盖所述外层第二存储单元的存储阵列器件背离所述外层第二存储单元的CMOS器件的一侧及所述外层第二存储单元的第一组触点，其中，所述外层第二存储单元为堆叠于所述第一存储单元上且沿堆叠方向距离所述第一存储单元最远的第二存储单元；
在所述隔离层内嵌设阵列焊盘，并使所述阵列焊盘与所述外层第二存储单元的第一组触点对应电连接。
13.如权利要求12所述的三维存储器件的制造方法，其特征在于，还包括：在所述隔离层背离所述外层第二存储单元的一侧形成具有开口的保护层，使所述保护层覆盖所述隔离层，且所述开口暴露所述阵列焊盘。
14.如权利要求10所述的三维存储器件的制造方法，其特征在于，所述将所述承载片贴合于所述第二存储单元的存储阵列器件背离所述第二存储单元的CMOS器件的一侧具体包括：
在所述承载片朝向所述第二存储单元的一侧和/或所述第二存储单元的存储阵列器件背离所述第二存储单元的CMOS器件的一侧涂布加热固化胶、紫外光照射固化胶、加热分解胶或者激光分解胶中的任一种键合胶；以及
通过临时键合工艺或者永久键合工艺将所述承载片键合于所述第二存储单元的存储阵列器件背离所述第二存储单元的CMOS器件的一侧。
15.如权利要求8所述的三维存储器件的制造方法，其特征在于，每一存储单元还包括互连通道，设于所在存储单元的所述存储阵列器件与所述CMOS器件之中，且分别与所在存储单元的第一组触点及CMOS器件电连接，所述第一组触点通过所述互连通道电连接于所述CMOS器件，其中，所述CMOS器件包括CMOS衬底；
所述在所述第二存储单元的CMOS器件背离所述第二存储单元的存储阵列器件的一侧形成第二组触点具体包括：
在所述第二存储单元的CMOS衬底上形成贯穿所述CMOS衬底的通孔，所述通孔暴露所述第二存储单元的互连通道的至少一部分；
在所述通孔内填充导电介质以形成导电通道，所述导电通道与所述第二存储单元的互连通道电连接；以及
自所述导电通道远离所述第二存储单元的互连通道的一端形成所述第二存储单元的第二组触点，使所述第二组触点通过所述导电通道与所述第二存储单元的互连通道电连接。
16.如权利要求9所述的三维存储器件的制造方法，其特征在于，所述第一存储单元的存储阵列器件与所述第一存储单元的CMOS器件之间的接合、所述第二存储单元的存储阵列器件与所述第二存储单元的CMOS器件之间的接合、所述第一存储单元的存储阵列器件与所述第二存储单元的CMOS器件之间的接合、及所述第二存储单元的存储阵列器件与其他所述第二存储单元的CMOS器件之间的接合所采用的方法包括Xtacking键合工艺。
17.一种三维存储器，其特征在于，包括如权利要求1至7任一项所述的三维存储器件。
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