CN112799992A - 现场总线芯片架构 - Google Patents

Abstract

本发明公开了一种现场总线芯片架构，其包括CPU交互模块、时钟管理模块、帧编/解码模块、Manchester编/解码模块、RAM数据存储模块、DMA控制器、数据收发模块、CRC帧校验模块、地址识别与管理模块、中断控制器和寄存器堆栈。本发明提出在芯片中封装AXI4总线协议接口，通过AXI4总线与CPU进行数据交互，AXI4总线的握手机制能保证CPU与本发明芯片的数据传输安全可靠，且使用AXI4总线后，可给芯片分配不同的AXI总线ID，通过ID访问芯片，实现一片微处理器挂载多片本发明芯片，并通过AXI4‑Lite总线配置特征码寄存器实现芯片的现场总线协议数据帧编码与解码能力。

Description

现场总线芯片架构

技术领域

本发明属于现场总线控制器领域，具体涉及一种现场总线芯片架构。

背景技术

计算机网络技术的迅速发展推动着工业自动化控制系统的体系结构产生不断的变革。传统的4～20mA模拟信号制被双向数字通信现场总线信号制所取代，模拟与数字的分散型控制系统更新换代为全数字现场控制FCS系统。

根据国际电工委员会IEC 1158定义，安装在制造或过程区域的现场装置与控制室内的自动控制装置之间的数字式、串行、多点通信的数据总线称为现场总线。现场总线Field bus是近年来迅速发展起来的一种工业数据总线，它主要解决工业现场的智能化仪器仪表、控制器、执行机构等现场设备间的数字通信以及这些现场控制设备和高级控制系统之间的信息传递问题。

现场总线装置包括各类工业产品，它们是变送器或流量、压力、温度或其它过程量的转换器，转角发送器和ON-OFF开关。它们包括控制阀、执行器和包括机械手的步进电机在内的电子马达。安装在现场的简单PLC和远方单回路调节器也属于现场装置。

通过使用现场总线，用户可以大量减少现场接线，用单个现场仪表可实现多变量通信。不同制造厂生产的装置间可以完全互操作，增加现场一级的控制功能，系统集成大大提高，维护成本大大降低。

IEC现场总线协议定义的现场总线包括物理层、数据链路层、应用层、用户层四部分。与之相对应，IEC 1158规范包括总论IEC 1158-1、物理层规范IEC1158-2、链路层服务定义IEC 1158-3、链路层规范IEC 1158-4、应用服务定义IEC 1158-5、应用层规范IEC 1158-6、系统管理IEC 1158-7。

各层功能如下：

物理层：可为现场设备提供总线供电；采用曼彻斯特编码技术对数据进行编码及解码；支持点对点、总线型、菊花链型、树型拓扑结构。根据IEC 1158规范，物理层传输速率分为H1模式和H2模式；H1模式下传输速率为31.25Kbps，H2模式下传输速率为1Mbps和2.5Mbps。

数据链路层：为系统管理内核和总线访问子层访问总线媒体提供服务；负责链路活动调度、数据的接收与发送、活动状态的探测与响应；负责总线上各设备间的链路时间同步。

应用层：定义在设备间交换数据、命令、事件信息以及请求应答中的信息格式。

用户层：组成用户所需的应用程序，如规定的功能块、设备描述，实现网络管理、系统管理等。

而目前已有的此类芯片在CPU接口层面没有采用标准通总线信协议，不支持CPU通过芯片地址访问芯片，导致一片微处理器只能挂载少量现场总线芯片。此外，现有的芯片与CPU传输数据时没有确认机制，发送方无法知道数据是否成功被接收方接受，导致数据传输的不确定性增加。且现有芯片不支持数据帧编码和解码或只支持某一种特定现场总线协议帧解码及编码。

发明内容

针对已有的此类芯片在CPU接口层面没有采用标准通总线信协议，数据传输没有确认机制、微处理器无法挂挂载多片现场总线芯片的问题，本发明提出在芯片中封装AXI4总线协议接口，通过AXI4总线与CPU进行数据交互，AXI4总线的握手机制，即发送方与接收方相互发送确认信号，能保证CPU与本发明芯片的数据传输安全可靠；且使用AXI4总线后，可给芯片分配不同的AXI总线ID，通过ID访问芯片，实现一片微处理器挂载多片本发明芯片。

针对现有芯片不支持数据帧编码和解码或只支持某一种特定现场总线协议帧解码功能，本发明通过AXI4-Lite总线配置特征码寄存器实现芯片对符合IEC 1158的现场总线协议数据帧编码与解码能力。

本发明提供的现场总线芯片架构，其包括CPU交互模块、时钟生成模块、帧编/解码模块、Manchester编/解码模块、RAM数据存储模块、DMA控制器、数据收发模块、CRC帧校验模块、地址识别与管理模块、定时器模块、中断控制器和寄存器堆栈，所述CPU交互模块包括AXI4-Full总线接口模块和AXI4-Lite总线接口模块，分别用于实现AXI4-Full从机时序和AXI4-Lite从机时序，分别与所述DMA控制器和所述寄存器堆栈对接；所述时钟生成模块包括波特率计算模块和时钟分频模块，以外接时钟为基准，生成500KHz时钟，并通过时钟分频模块对500KHz时钟进行分频，得到片内各模块的驱动时钟，包括所述数据收发模块收发现场总线数据的31.25KHz时钟；所述帧编/解码模块包括帧编码模块和帧解码模块，帧编码模块将发送缓存器中的数据按照数据帧格式编码，为数据添加特征码和CRC校验码，帧解码模块对完成Manchester解码的数据进行帧类识别和数据域提取任务；所述Manchester编/解码模块对帧编码模块生成的数据帧进行编码，对接收到的总线数据进行解码，并将解码后的数据提交给帧解码模块；所述DMA控制器为双通道DMA控制器，分别与所述RAM数据存储模块中的RAM发送缓存模块、RAM接收缓存模块相连，通过内置字节编码电路，将片内读写端口输入的数据封装为32位数据写入RAM，同时将RAM读出的32位数据转换为8位数据串行输出，并提供AXI-Full接口，通过所述CPU交互模块与CPU进行数据交互；所述数据收发模块具备串行编码电路、并行编码电路、内部数据回环电路和极性纠正电路，负责发送Manchester编码后的数据，并将接收的现场总线数据提交至所述Manchester解码模块；所述CRC帧校验模块包括CRC16帧尾计算模块和CRC16校验模块，CRC16帧尾计算模块负责为待发送的数据计算16位CRC帧尾，CRC16校验模块对接收到数据进行CRC16校验；所述地址识别模块根据目的地址起始位置与类型寄存器值，从来自帧解码模块的数据中提取目的地址，并与相应地址寄存器中的地址进行比对，若地址相同则接收数据、否则停止接收；所述中断控制器根据芯片内部各种错误信号和控制信号向中断类型寄存器写入相应值，并根据中断屏蔽寄存器相应位判断是否产生中断信号，控制信号包括定时器模块时钟溢出信号、地址识别模块识别结果和CRC模块数据校验结果信号；所述寄存器堆栈包括地址寄存器堆、中断类型寄存器堆、中断屏蔽寄存器堆和控制寄存器堆，用于CPU配置芯片以及芯片向CPU反馈状态信息，所述芯片内置特征码寄存器和最大闲谈时间寄存器，通过配置特征码寄存器和闲谈时间寄存器能使芯片适用于不同现场总线协议。

优选地，所述发送缓存模块基于双口RAM存储器，数据写入端口提供32位AXI4-Full总线接口，实现与AXI4-Full总线对接，CPU通过32位AXI4总线将待发送的数据写入发送缓存器，读取端口位宽为8位，芯片内部其他模块通过此端口读取数据；所述接收缓存模块基于双口RAM存储器，数据写入端为8位位宽，芯片从FF总线上接收到的数据通过此端口写入接收缓存器，接收缓存器的读取端口提供32位AXI4-Full总线接口，实现与AXI4总线对接，CPU通过32位AXI4总线从接收缓存器中读取从FF总线上接收到的数据。

优选地，所述地址寄存器为4字节寄存器，由高字节向低字节依次用于存储2字节链路号、1字节选择器号和1字节节点号，完整的4字节即为长地址，链路号和节点号构成短地址，目的地址位置寄存器存储数据帧中目的地址的起始位置、地址类型寄存器存储数据帧中的目的地址类型；所述中断类型寄存器存储中断类型信息，包括发送错误中断、接收错误中断和接收中断类型，芯片通过INTR引脚触发CPU中断，CPU通过AXI4-Lite总线读取中断寄存器获得中断类型，并做出相应动作；所述中断屏蔽寄存器用于屏蔽相应中断，当中断屏蔽寄存器中的某些位为1时，表示屏蔽与之相对应的中断，芯片在检测到相应事件时，将不产生中断信号，中断引脚保持低电平；若中断屏蔽寄存器的相应位为0，则当芯片在检测到相应事件时，将产生中断信号，将中断引脚置为高电平；所述控制寄存器存储控制信息，包括发送使能寄存器、待发送数据总量寄存器、接收数据总量寄存器、接收帧帧类寄存器、外部时钟频率寄存器和特征码寄存器。

优选地，所述定时器模块能输出1s定时脉冲、1ms定时脉冲和31.25us定时脉冲。

优选地，所述CPU通过AXI4-Lite总线将相应信息写入寄存器完成地址配置，CPU收到中断信号后通过AXI4-Lite总线读取中断类型寄存器判断中断类型，并做出相应回应。

优选地，所述CRC16帧尾计算模块和CRC16校验模块均采用8位并行计算，一次完成8位数据的CRC计算。

优选地，所述发送使能寄存器用于驱动芯片将发送缓存器中的数据发送出去；所述待发送数据总量寄存器存储所需发送的字节数据；所述接收数据总量寄存器存储本次接收到的数据总量；所述接收帧帧类寄存器存储芯片从FF总线上接收到的数据帧的类别信息；所述外部时钟频率寄存器存储外部时钟的频率，用于波特率计算模块生成500KHz时钟；所述特征码寄存器存储帧起始符和帧结束符2类特征码，写入的特征码数据为相应前导码、起始符和结束符的16位双相LManchester编码值。

优选地，所述2类特征码的使能信息控制IEC 1158帧编/解码模块为发送数据添加何种特征码、识别接收数据中的特征码，CPU通过配置特征码寄存器实现芯片对符合IEC1158规范的不同现场总线协议数据帧的编码与解码能力。

与现有技术相比，本发明具有以下有益效果：

(1)本发明所设计的芯片内置AXI4总线接口电路，通过AXI4总线与CPU进行数据交互，AXI4总线的握手机制，即每次数据传输，发送方与接收方相互发送确认信号，能保证CPU与芯片的数据传输安全可靠；

(2)使用AXI4总线后，可给芯片分配不同的AXI4总线ID，通过ID访问芯片，实现一片微处理器挂载多片本发明芯片，充分利用AXI4总线带宽和CPU性能；

(3)本发明所设计的芯片可进行协议扩展，内置可配置的特征码寄存器和超时寄存器，用户通过配置特征码寄存器和超时寄存器即可时芯片支持其他符合IIEC 1158规范的现场总线协议。

附图说明

图1是本发明现场总线芯片架构图；

图2是本发明基金会现场总线测试架构示意图；

图3是本发明基金会现场总线在本发明芯片上的测试流程图；

图4是AXI4-Lite总线配置寄存器并向RAM写入数据仿真波形图；

图5是AXI-Full总线向芯片内RAM写入数据仿真波形图；

图6是本发明基金会现场总线主机与从机收发数据仿真波形图；

图7是本发明基金会现场总线从机CPU读取接收缓存器仿真波形图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要注意的为，除非另有说明，本申请使用的技术术语或者科学术语应当为本发明所属领域技术人员所理解的通常意义。

针对已有的此类芯片在CPU接口层面没有采用标准通总线信协议，数据传输没有确认机制、微处理器无法挂挂载多片现场总线芯片的问题，本发明提出在芯片中封装AXI4总线协议，通过AXI4总线与CPU进行数据交互，AXI4总线的握手机制能保证CPU与本发明芯片的数据传输安全可靠，且使用AXI4总线协议后，可给芯片分配不同的AXI总线ID，通过ID访问芯片，实现一片微处理器挂载多片本发明芯片。

针对现有芯片不支持数据帧编码和解码或只支持某一种特定现场总线协议帧解码功能，本发明通过AXI4-Lite总线配置特征码寄存器实现芯片对符合IEC 1158的现场总线协议数据帧编码与解码能力。

如图1所示，本发明主要包含以下模块：CPU交互模块、时钟生成模块、帧编/解码模块、Manchester编/解码模块、RAM数据存储模块、DMA控制器、CRC帧校验模块、数据收发模块、地址识别与管理模块、中断控制器和寄存器堆栈。

CPU交互模块具体还包括AXI4-Full总线接口模块和AXI4-Lite总线接口模块，其中AXI4-Full总线接口模块实现AXI4-Full从机时序，用于CPU读写片内RAM存储器，AXI4-Lite接口实现AXI4-Lite从机时序，用于CPU读写片内寄存器堆栈。

时钟生成模块进一步还包括波特率计算模块和时钟分频模块，以外接时钟为基准，通过周期计数模块生成500KHz时钟，并通过时钟分频模块对500KHz时钟进行分频，得到片内各模块的驱动时钟，包括用于收发现场总线数据的31.25KHz时钟。

帧编/解码模块进一步还包括帧编码模块和帧解码模块，帧编码模块将发送缓存器中的数据按照数据帧格式编码，为数据添加前导码、起始符、CRC帧尾和结束符。帧解码模块负责将接收到的帧进行帧类识别、地址域长度判断，数据域提取等任务，并将各字段写入接收缓存器的相应地址中。

Manchester编/解码模块进一步还包括双相L Manchester编码模块和双相LManchester解码模块，双相L Manchester编码模块将待发送的数据以字节为单位进行编码，将原8位数据中的1转换为10、将0转换成01，8位二进制数据编码成16位二进制数据，即对8位二进制数据按位进行右侧补0操作，得到16位双相LManchester码。

双相L Manchester解码模块则将从总线上收到的Manchester码信号解码成正常数据，即每接收16位数据就提取出其中的8位偶数位数据组合成一字节解码数据，16位数据中第1位编号为0、第16位编号位15，并生成数据有效信号，此数据有效信号为一段高电平信号，与输出的数据保持同步。

RAM数据存储模块进一步还包括RAM发送缓存模块和RAM接收缓存模块。基于双口RAM存储器，提供32位AXI4-Full总线接口，实现与AXI4-Full总线对接，CPU通过32位AXI4总线将待发送的数据写入发送缓存器。

DMA控制器为双通道DMA控制器，分别与RAM接收缓存模块、RAM发送缓存模块相连，用于为片内模块读写RAM生成地址和相应使能信号。DMA有AXI读写端口和片内总线读写端口，其中AXI读写端口为32位，片内总线读写端口为8位，DMA内置字节编码电路，可将片内总线读写端口输入的数据拼接为32位数据写入RAM，将RAM读出的32位数据转换为8位数据串行输出。

循环冗余校验算法CRC帧校验模块进一步还包括CRC16帧尾计算模块和CRC16校验模块。CRC16帧尾计算模块负责为待发送的数据计算16位CRC帧尾。CRC16校验模块对接收到数据进行CRC16校验，若校验结果不为0则将数据错误信号置高。

CRC16帧尾计算模块和CRC16校验模块均采用8位并行计算，即一次完成8位数据的CRC计算。

数据收发模块负责对发送的数据进行串行编码、对接收的数据进行并行编码，并具有内回环电路，CPU通过配置控制寄存器的回环使能控制位即可开启回环模式，回环模式下，数据收发模块通过控制门电路开启发送输出端与接收输入端之间的数据通道，并关闭接收电路与外部的通路，形成内部数据回环通道。数据接收电路也具有极性纠正功能，能自动侦测数据前导码是否反相，若侦测到前导码反相则将接收输入端的数据输送到极性纠正电路进行数据还原。

地址管理与识别模块进一步还包括地址配置模块和地址识别模块。地址配置模块用于配置机器地址寄存器、长地址寄存器、短地址寄存器、目的地址位置寄存器和目的地址类型寄存器。CPU通过AXI4-Lite总线将相应信息写入寄存器完成地址配置。

地址识别模块根据目的地址起始位置与类型寄存器值从接收到的数据帧中提取目的地址并与相应地址寄存器中的地址进行比对，若地址相同就继续接收数据、否则停止接收。

中断控制器根据芯片内部各种错误信号及控制信号向中断类型寄存器写入相应值，并根据中断屏蔽寄存器相应位判断是否产生中断信号。CPU收到中断信号后通过AXI4-Lite总线读取中断类型寄存器即可判断中断类型，并做出相应回应，例如，芯片接收到总线数据后产生中断信号，CPU读取中断寄存器值，判断为芯片收到总线数据产生的中断，则CPU可通过AXI4-Full总线读取接收缓存器中的数据。

寄存器堆栈进一步还包括地址寄存器堆、中断类型寄存器堆、中断屏蔽寄存器堆和控制寄存器堆，用于CPU配置芯片以及芯片向CPU反馈状态信息。

其中，地址寄存器为4字节寄存器，由高字节向低字节依次用于存储2字节链路号、1字节选择器号和1字节节点号，完整的4字节即为长地址，链路号和节点号构成短地址。目的地址位置寄存器用于存储数据帧中目的地址的起始位置，即指明地址信息的第一个字节在一帧数据中的第几个字节，同时存储地址类型寄存器存储数据帧中的目的地址类型，即指明数据帧中目的地址是机器地址、长地址还是短地址。

中断类型寄存器存储中断类型信息，主要包括发送错误中断、接收错误中断、接收完成中断、定时器中断等中断类型，芯片通过INTR引脚触发CPU中断后，CPU通过AXI4-Lite总线读取中断寄存器即可知道产生的是何种中断，并做出相应动作。例如，收到接收数据完成中断，CPU将通过AXI4-Full总线读取芯片内部接收缓存器中的数据。

中断屏蔽寄存器用于屏蔽相应中断，当中断屏蔽寄存器中的某些位为1时，表示屏蔽与之相对应的中断，芯片在检测到相应事件或错误时，将不产生中断信号，即中断引脚INTR保持低电平。若中断屏蔽寄存器的相应位为0，则当芯片在检测到相应事件或错误时，将产生中断信号，即将中断引脚置为高电平。

控制寄存器存储控制信息，进一步还包括发送使能寄存器、待发送数据总量寄存器、接收数据总量寄存器、接收帧帧类寄存器、外部时钟频率寄存器、特征码寄存器等。

其中，发送使能寄存器用于驱动芯片将发送缓存器中的数据发送出去。

待发送数据总量寄存器存储本次一共需要发送多少字节数据。

接收数据总量寄存器存储本次接收到的数据总量。

接收帧帧类寄存器存储芯片从现场总线上接收到的数据帧的类别信息。

外部时钟频率寄存器存储外部时钟的频率，用于波特率计算模块生成500KHz时钟。

特征码寄存器存储帧起始符和帧结束符2类特征码写入的特征码数据为相应前导码、起始符和结束符的16位双相LManchester编码值。CPU通过配置特征码寄存器实现芯片对符合IEC 1158规范的不同现场总线协议数据帧的编码与解码能力，例如FF现场总线协议和PROFIBUS-PA现场总线协议等。

实施例

为使得本发明的发明目的、特征、优点能够更加的明显和易懂，本实施例采用物理层符合IEC 1158规范的基金会现场总线协议(Foundation Fieldbus，简称FF)在本芯片上进行应用，如附图2～图7所示，对本发明实施例中的技术方案进行清楚、完整地描述，显然，下面所描述的实施例仅仅是本发明一部分实施例，而非全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

图2为基金会现场总线测试架构，本芯片运行在FPGA上，CPU为ARM处理器，分为两组，分别作为FF主站和FF从站。主站发送FF总线数据请求帧，从机收到后恢复数据进行解析。

图3为测试时系统工作流程，CPU先通过AXI4-Lite总线配置芯片内部寄存器，包括本机地址、最大闲谈时间、中断屏蔽信息、工作模式等。而后主机CPU通过AXI4-Full总线将将待发送的数据写入芯片内部的发送缓存RAM，最后通过AXI4-Lite总线配置发送使能寄存器，芯片侦测到使能信号后通过DMA请求发送缓存RAM中的数据，并以流水线的方式对数据进行处理，包括数据帧封装、计算并添加CRC帧尾、进行Manchester编码、数据串行化等。

图4所示为CPU配置芯片寄存器时的AXI4-Lite总线波形图，图5为主机CPU通过AXI4-Full总线向芯片内部的发送缓存RAM发送数据。图6“主机信号”为主站芯片对数据进行处理到发送的各阶段波形，DMA将RAM中的32位数据转换为8位数据串行输出，CRC校验模块为数据添加CRC帧尾，而后进行Manchester编码，并输出到现场总线上。“从机信号”为从站芯片接收FF总线上的串行数据并进行Manchester解码、地址识别、数据提取的波形图，图中的中断信号是从机端芯片在接收完数据后，判断数据帧中的地址与本机地址相符时产生的电平脉冲。从站CPU检测到CPU后通过AXI4-Full总线读取接收缓存RAM中的数据，如图7所示，数据被封装成32位发送给AXI总线。

从机发送主机接受与上述过程一致，此处不再赘述。

以上所述的实施例仅是对本发明的优选实施方式进行描述，并非对本发明的范围进行限定，在不脱离本发明设计精神的前提下，本领域普通技术人员对本发明的技术方案做出的各种变形和改进，均应落入本发明权利要求书确定的保护范围内。

Claims (8)

1.一种现场总线芯片架构，其包括CPU交互模块、时钟生成模块、帧编/解码模块、Manchester编/解码模块、RAM数据存储模块、DMA控制器、数据收发模块、CRC帧校验模块、地址识别与管理模块、定时器模块、中断控制器和寄存器堆栈，其特征在于，

所述CPU交互模块包括AXI4-Full总线接口模块和AXI4-Lite总线接口模块，分别用于实现AXI4-Full从机时序和AXI4-Lite从机时序，分别与所述DMA控制器和所述寄存器堆栈对接；

所述时钟生成模块包括波特率计算模块和时钟分频模块，以外接时钟为基准，生成500KHz时钟，并通过时钟分频模块对500KHz时钟进行分频，得到片内各模块的驱动时钟，包括所述数据收发模块收发现场总线数据的31.25KHz时钟；

所述帧编/解码模块包括帧编码模块和帧解码模块，帧编码模块将发送缓存器中的数据按照数据帧格式编码，为数据添加特征码和CRC校验码，帧解码模块对完成Manchester解码的数据进行帧类识别和数据域提取任务；

所述Manchester编/解码模块对帧编码模块生成的数据帧进行编码，对接收到的总线数据进行解码，并将解码后的数据提交给帧解码模块；

所述DMA控制器为双通道DMA控制器，分别与所述RAM数据存储模块中的RAM发送缓存模块、RAM接收缓存模块相连，通过内置字节编码电路，将片内读写端口输入的数据封装为32位数据写入RAM，同时将RAM读出的32位数据转换为8位数据串行输出，并提供AXI-Full接口，通过所述CPU交互模块与CPU进行数据交互；

所述数据收发模块具备串行编码电路、并行编码电路、内部数据回环电路和极性纠正电路，负责发送Manchester编码后的数据，并将接收的现场总线数据提交至所述Manchester解码模块；

所述CRC帧校验模块包括CRC16帧尾计算模块和CRC16校验模块，CRC16帧尾计算模块负责为待发送的数据计算16位CRC帧尾，CRC16校验模块对接收到数据进行CRC16校验；

所述地址识别模块根据目的地址起始位置与类型寄存器值，从来自帧解码模块的数据中提取目的地址，并与相应地址寄存器中的地址进行比对，若地址相同则接收数据、否则停止接收；

所述中断控制器根据芯片内部各种错误信号和控制信号向中断类型寄存器写入相应值，并根据中断屏蔽寄存器相应位判断是否产生中断信号，控制信号包括定时器模块时钟溢出信号、地址识别模块识别结果和CRC模块数据校验结果信号；

所述寄存器堆栈包括地址寄存器堆、中断类型寄存器堆、中断屏蔽寄存器堆和控制寄存器堆，用于CPU配置芯片以及芯片向CPU反馈状态信息，所述芯片内置特征码寄存器和最大闲谈时间寄存器，通过配置特征码寄存器和闲谈时间寄存器能使芯片适用于不同现场总线协议。

2.根据权利要求1所述的现场总线芯片架构，其特征在于，所述发送缓存模块基于双口RAM存储器，数据写入端口提供32位AXI4-Full总线接口，实现与AXI4-Full总线对接，CPU通过32位AXI4总线将待发送的数据写入发送缓存器，读取端口位宽为8位，芯片内部其他模块通过此端口读取数据；所述接收缓存模块基于双口RAM存储器，数据写入端为8位位宽，芯片从FF总线上接收到的数据通过此端口写入接收缓存器，接收缓存器的读取端口提供32位AXI4-Full总线接口，实现与AXI4总线对接，CPU通过32位AXI4总线从接收缓存器中读取从FF总线上接收到的数据。

3.根据权利要求1所述的现场总线芯片架构，其特征在于，所述地址寄存器为4字节寄存器，由高字节向低字节依次用于存储2字节链路号、1字节选择器号和1字节节点号，完整的4字节即为长地址，链路号和节点号构成短地址，目的地址位置寄存器存储数据帧中目的地址的起始位置、地址类型寄存器存储数据帧中的目的地址类型；

所述中断类型寄存器存储中断类型信息，包括发送错误中断、接收错误中断和接收中断类型，芯片通过INTR引脚触发CPU中断，CPU通过AXI4-Lite总线读取中断寄存器获得中断类型，并做出相应动作；

所述中断屏蔽寄存器用于屏蔽相应中断，当中断屏蔽寄存器中的某些位为1时，表示屏蔽与之相对应的中断，芯片在检测到相应事件时，将不产生中断信号，中断引脚保持低电平；若中断屏蔽寄存器的相应位为0，则当芯片在检测到相应事件时，将产生中断信号，将中断引脚置为高电平；

所述控制寄存器存储控制信息，包括发送使能寄存器、待发送数据总量寄存器、接收数据总量寄存器、接收帧帧类寄存器、外部时钟频率寄存器和特征码寄存器。

4.根据权利要求1所述的现场总线芯片架构，其特征在于，所述定时器模块能输出1s定时脉冲、1ms定时脉冲和31.25us定时脉冲。

5.根据权利要求1所述的现场总线芯片架构，其特征在于，所述CPU通过AXI4-Lite总线将相应信息写入寄存器完成地址配置，CPU收到中断信号后通过AXI4-Lite总线读取中断类型寄存器判断中断类型，并做出相应回应。

6.根据权利要求1所述的现场总线芯片架构，其特征在于，所述CRC16帧尾计算模块和CRC16校验模块均采用8位并行计算，一次完成8位数据的CRC计算。

7.根据权利要求1所述的现场总线芯片架构，其特征在于，所述发送使能寄存器用于驱动芯片将发送缓存器中的数据发送出去；

所述待发送数据总量寄存器存储所需发送的字节数据；

所述接收数据总量寄存器存储本次接收到的数据总量；

所述接收帧帧类寄存器存储芯片从FF总线上接收到的数据帧的类别信息；

所述外部时钟频率寄存器存储外部时钟的频率，用于波特率计算模块生成500KHz时钟；

所述特征码寄存器存储帧起始符和帧结束符2类特征码，写入的特征码数据为相应前导码、起始符和结束符的16位双相L Manchester编码值。

8.根据权利要求7所述的现场总线芯片架构，其特征在于，所述2类特征码的使能信息控制IEC 1158帧编/解码模块为发送数据添加何种特征码、识别接收数据中的特征码，CPU通过配置特征码寄存器实现芯片对符合IEC 1158规范的不同现场总线协议数据帧的编码与解码能力。

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