CN116974233B - 一种双通道Profibus-DP主站系统及设计方法 - Google Patents

Abstract

一种双通道Profibus‑DP主站系统及设计方法，系统包括相互独立的两个Profibus‑DP主站，Profibus‑DP主站由MCU母板和IO通讯子板组成，MCU母板和IO通讯子板之间通过板间连接器传递信号；MCU母板由MCU与FPGA组成数据处理中心，MCU与DPU通讯完成对应功能模块报文的收发，且MCU与FPGA之间通过SPI方式进行通讯，从FPGA获取板卡通道数据，FPGA控制各个通道数据收发时序；IO通讯子板连接DP从站。本发明双通道Profibus‑DP主站系统可以挂接2倍于单通道DP主站从站数量，具有单块卡件带载从站数量多的优点，并且基于自主可控、安全可信的全国产化器件组建。

Description

一种双通道Profibus-DP主站系统及设计方法

技术领域

本发明属于分布式控制系统领域，涉及一种双通道Profibus-DP主站系统及设计方法。

背景技术

Profibus是作为德国国家标准DIN 19245和欧洲标准prEN 50170的现场总线，由Profibus -DP、Profibus-FMS、Profibus-PA组成了Profibus系列。DP型用于分散外设间的高速传输，适合于加工自动化领域的应用。FMS为现场信息规范，适用于纺织、楼宇自动化、可编程控制器、低压开关等一般自动化，而PA则是用于过程自动化的总线类型，遵从IEC1158-2标准。Profibus技术是由西门子公司为主的十几家德国公司、研究所共同推出的。

Profibus是唯一全集成“过程”和“工厂自动化”的现场总线解决方案，可用于高速并对时间有苛刻要求的数据传输应用场景，也可用于大范围的复杂通信场合。现场总线实现了数字和模拟输入/输出模块、智能信号装置和过程调节装置以及可编程逻辑控制器（PLC）和PC之间的数据传输，把I/O通道分散到实际需要的现场设备附近，从而使整个系统的设备调试、维护成本减到最少。由于火力发电系统存在对可靠性要求高、监控设备和对象多而复杂、实时性要求高等特点，在控制系统中大量采用了压力变送器、液位计、温度、酸度、流量等仪表及气动阀、电机等设备。在这类系统中既存在过程控制回路又存在传动控制回路，甚至是本安要求的场合。目前多数厂商通过采用西门子集成芯片ASPC2实现DP主站功能，且多为单通道的DP主站模块，带载从站的数量有限，且供应链安全不能保证。

发明内容

本发明的目的在于针对上述现有技术中的问题，提供一种双通道Profibus-DP主站系统及设计方法，本发明主站系统可以有效增加带载从站的数量，并且基于自主可控、安全可信的全国产化器件组建而成。

为了实现上述目的，本发明有如下的技术方案：

一种双通道Profibus-DP主站系统，包括相互独立的两个Profibus-DP主站，Profibus-DP主站由MCU母板和IO通讯子板组成，MCU母板和IO通讯子板之间通过板间连接器传递信号；所述MCU母板由MCU与FPGA组成数据处理中心，MCU与DPU通讯完成对应功能模块报文的收发，且MCU与FPGA之间通过SPI方式进行通讯，从FPGA获取板卡通道数据，FPGA控制各个通道数据收发时序；所述IO通讯子板连接DP从站。

作为本发明的一种优选方案，所述MCU采用兆易创新的GD32F450系列芯片，FPGA采用紫光同创Logos系列的PGL22G芯片。

作为本发明的一种优选方案，所述Profibus-DP主站安插在IO分支的IO模块槽位上，每个IO分支设置有多个IO模块槽位。

作为本发明的一种优选方案，所述IO通讯子板上设置有Profibus DP物理层RS485收发器通道电路，RS485收发器采用思瑞浦TPT481。

作为本发明的一种优选方案，所述DP从站具有多个，多个DP从站按顺序依次连接。

作为本发明的一种优选方案，所述MCU向FPGA下发初始化配置参数，以及进行周期性的数据接收和发送；所述初始化配置参数包括复位中断信号clr_irq、通讯波特率设置baud_sel、校验使能位parity_en、数据校验模式parity_mode、停止位stop_bits、数据位data_bits、接收使能rx_enable以及发送使能tx_enable。

作为本发明的一种优选方案，所述FPGA通过uart_cpu逻辑功能模块接收MCU下发的初始化配置参数，在FPGA中例化出接收缓存rx_fifo和发送缓存tx_fifo；在接收过程中，MCU控制接收缓存读取使能信号rxfifo_rden，在接收缓存读取使能信号rxfifo_rden有效时，读取通讯数据rxfifo_dout；在发送过程中，MCU控制数据发送写使能信号txfifo_wren，当数据发送写使能信号txfifo_wren有效时，将需要向Profibus DP从站传递的通讯数据txfifo_din写入FIFO缓存中。

作为本发明的一种优选方案，所述FPGA数据接收单元模块状态机执行以下状态：首先为接收空闲rx_idle状态，当寄存器rx_samp2中的信号最高位为1时，表示稳定的高电平；最高位判断后，状态机跳转至数据执行阶段rx_fs，若监测到总线寄存器rx_samp2中的信号最高位为0时，表示稳定的低电平，则为起始位，一个数据位，状态机跳转至数据接收状态rx_bit，接收8个bit的有效数据；当校验位crc_en有效为“1”时，则状态机跳转至数据校验状态，一个数据位，之后跳转至数据结束位状态1；当校验位crc_en有效为“0”时，状态机跳转至数据结束位状态1，一个数据位；若停止位设计为1位，则状态机跳转至接收空闲rx_idle状态，若停止位为2，则状态机由数据结束位状态1跳转至数据结束位状态2，一个数据位宽度，之后再跳转至接收空闲rx_idle状态。

作为本发明的一种优选方案，所述FPGA数据发送单元状态机执行以下状态：首先执行发送空闲状态tx_idle，随后跳转至发送检查状态tx_check，检查发送缓存FIFO是否存在需要发送的数据；当FIFO数据非空txfifo_empty=0时，状态机跳转至数据发送状态tx_fs，数据发送的波特率按照上位机配置的DP通讯波特率由FPGA内部工作时钟分频得到，在数据发送状态tx_fs中发送一个bit的低电平，发送完成后，状态机跳转至数据发送tx_bit状态，发送8个bit的通讯数据，如果校验位使能crc_en=1时，则状态机由tx_bit跳转至tx_crc，发送一个bit的校验位，如果校验位不使能crc_en=0时则状态机跳转至数据帧结束状态tx_eof，发送一个bit的高电平，表示一个字节数据发送完成，若停止位设置为2个bit，则状态机跳转至数据帧结束状态tx_eof2，再发送一个bit的停止位，之后状态机跳转至数据检查状态，判断通讯数据是否发送完成。

一种所述的双通道Profibus-DP主站系统的设计方法，Profibus-DP主站按照以下步骤进行周期性的数据交互：

主站遍历从站设备，判断从站设备是否在线，并为从站设备打上在线或者不在线的标记；遍历过程中每个从站设备均经历发送、接收以及等待这三个状态；

在发送状态，若主站等待时间大于同步时间，则向从站设备发送链路层状态请求报文；

在接收状态，若主站等待时间大于等于最小接收时间，则开始接收从站设备回复的应答报文，当主站等待时间大于等于最大接收时间，则暂时认为从站不在线；

在等待状态中，当主站等待时间大于空闲时间开始进行处理，对于收到应答报文的从站设备则确认在线，并处理下一个从站设备；对于没有收到应答报文的从站设备则进行重试，当重试次数大于等于最大重试次数，判定对应从站设备不在线，并处理下一个从站设备。

相较于现有技术，本发明至少具有如下的有益效果：

基于MCU与FPGA组成数据处理中心，在MCU母板上，MCU与FPGA之间通过SPI方式进行通讯，对MCU芯片来说，对上与DPU通讯完成该功能模块报文的收发，对下MCU与FPGA通讯获取板卡通道数据；对FPGA而言，对上与MCU通过SPI通讯方式（MCU为SPI主、FPGA为SPI从）传输获取的板卡通道数据，对下FPGA直接控制各个通道数据收发时序，MCU母板和IO通讯子板之间通过板间连接器传递信号，实时高速交互通讯数据。本发明双通道Profibus-DP主站系统可以挂接2倍于单通道DP主站从站数量，相较于现有集成芯片采用的单通道DP主站模块，具有单块卡件带载从站数量多的优点。

进一步的，本发明系统结构中MCU采用兆易创新的GD32F450系列芯片，FPGA采用紫光同创Logos系列的PGL22G芯片，RS485收发器采用思瑞浦TPT481，基于自主可控、安全可信的全国产化器件组建，保证了核心分布式控制系统的供应链安全。

附图说明

为了更加清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作以简单地介绍，应当理解，以下附图仅示出了本发明部分实施例，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1 本发明实施例分散控制系统DP主站布置结构示意图；

图2 本发明实施例双通道Profibus-DP主站系统电路原理示意图；

图3 本发明实施例FPGA接收MCU下发数据的逻辑处理流程图；

图4 本发明实施例FPGA数据接收单元状态机执行示意图；

图5 本发明实施例FPGA数据发送单元状态机执行示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员还可以在没有做出创造性劳动的前提下获得其他实施例。

如图1所示，本发明实施例提出的双通道Profibus-DP主站安插在IO分支的IO模块槽位上，IO分支竖排布置，每个IO分支可以接入10个IO模块，图1仅示出了每个IO分支接入2个IO模块的情形，其余IO模块的连接与之类似，顺次连接在图中所示的IO模块下面。由于本发明双通道Profibus-DP主站属于一种IO类型的模块，可以插在竖排布置的任意IO模块槽位上。

参见图2，具体的，本发明实施例双通道Profibus-DP主站系统，包括相互独立的两个Profibus-DP主站，Profibus-DP主站由MCU母板和IO通讯子板组成，MCU母板和IO通讯子板之间通过板间连接器传递信号。IO通讯子板连接DP从站，DP从站具有多个，多个DP从站按顺序依次连接。MCU与DPU通讯完成对应功能模块报文的收发，且MCU与FPGA之间通过SPI方式进行通讯，MCU母板由2个MCU与1个FPGA组成数据处理中心，2个MCU之间独立工作，二者无数据交互，仅对上与DPU进行数据通讯，2个MCU的数据处理流程一致。通过FPGA获取板卡通道数据，FPGA控制各个通道数据收发时序。IO通讯子板上设置有2条Profibus DP物理层RS485收发器通道电路，RS485收发器通道电路上在RS485收发器两侧分别设置有隔离电源和端口防护电路，通过端口防护电路连接DP从站。

在本实施例中，MCU采用兆易创新的GD32F450系列芯片，FPGA采用紫光同创Logos系列的PGL22G芯片。RS485收发器采用思瑞浦TPT481型RS485收发器。

FPGA完成数据链路层任务，呈接上层应用层的任务，下达给物理层，以及，呈接下层物理层的数据，上传给应用层。MCU完成核心任务调度和DP应用层相关接口。

如图3所示，MCU作为SPI主设备，FPGA作为SPI从设备，FPGA与MCU通过SPI通讯，MCU向FPGA下发初始化配置参数，以及进行周期性的数据接收和发送。

初始化配置参数包括复位中断信号clr_irq、通讯波特率设置baud_sel、校验使能位parity_en、数据校验模式parity_mode、停止位stop_bits、数据位data_bits、接收使能rx_enable以及发送使能tx_enable。

FPGA通过uart_cpu逻辑功能模块接收MCU下发的初始化配置参数，在FPGA中例化出接收缓存rx_fifo和发送缓存tx_fifo；在接收过程中，MCU控制接收缓存读取使能信号rxfifo_rden，在接收缓存读取使能信号rxfifo_rden有效时，读取通讯数据rxfifo_dout；在发送过程中，MCU控制数据发送写使能信号txfifo_wren，当数据发送写使能信号txfifo_wren有效时，将需要向Profibus DP从站传递的通讯数据txfifo_din写入FIFO缓存中。

如图4所示，xr信号为总线上的0、1电平信号，进入Profibus-DP主站的FPGA数据接收单元，首先经过毛刺滤波模块，将总线上的尖峰脉冲高频信号消除，然后将滤波后的信号移位寄存组成一个四位的寄存器rx_samp2。FPGA数据接收单元模块状态机执行一共分6个状态：首先为接收空闲rx_idle状态，当寄存器rx_samp2中的信号最高位为1时，表示稳定的高电平；最高位判断后，状态机跳转至数据执行阶段rx_fs，若监测到总线寄存器rx_samp2中的信号最高位为0时，表示稳定的低电平，则为起始位，一个数据位，状态机跳转至数据接收状态rx_bit，接收8个bit的有效数据；当校验位crc_en有效为“1”时，则状态机跳转至数据校验状态，一个数据位，之后跳转至数据结束位状态1；当校验位crc_en有效为“0”时，状态机跳转至数据结束位状态1，一个数据位；若停止位设计为1位，则状态机跳转至接收空闲rx_idle状态，若停止位为2，则状态机由数据结束位状态1跳转至数据结束位状态2，一个数据位宽度，之后再跳转至接收空闲rx_idle状态。

如图5所示，FPGA数据发送单元，将DP主站的数据发送至各个DP从站，首先执行发送空闲状态tx_idle，随后跳转至发送检查状态tx_check，检查发送缓存FIFO是否存在需要发送的数据；当FIFO数据非空txfifo_empty=0时，状态机跳转至数据发送状态tx_fs，数据发送的波特率按照上位机配置的DP通讯波特率由FPGA内部工作时钟分频得到（12M/6M/3M/1.5M/500K/187.5K/93.75K/45.45K），在数据发送状态tx_fs中发送一个bit的低电平，发送完成后，状态机跳转至数据发送tx_bit状态，发送8个bit的通讯数据，如果校验位使能crc_en=1时，则状态机由tx_bit跳转至tx_crc，发送一个bit的校验位，如果校验位不使能crc_en=0时则状态机跳转至数据帧结束状态1 tx_eof，发送一个bit的高电平，表示一个字节数据发送完成，若停止位设置为2个bit，则状态机跳转至数据帧结束状态2 tx_eof2，再发送一个bit的停止位，之后状态机跳转至数据检查状态，判断通讯数据是否发送完成。

当DPU参数下发完毕且卡件上组件初始化完毕就会将组件运行标志置TRUE，开始运行组件，组件运行中最重要的工作就是Profibus-DP周期性数据交互。

本发明另一实施例提出一种双通道Profibus-DP主站系统的设计方法，Profibus-DP主站按照以下步骤进行周期性的数据交互：

主站遍历从站设备，判断从站设备是否在线，并为从站设备打上在线或者不在线的标记；遍历过程中每个从站设备均经历发送、接收以及等待这三个状态；

在发送状态，若主站等待时间大于同步时间，则向从站设备发送链路层状态请求报文；

在接收状态，若主站等待时间大于等于最小接收时间，则开始接收从站设备回复的应答报文，当主站等待时间大于等于最大接收时间，则暂时认为从站不在线；

在等待状态中，当主站等待时间大于空闲时间开始进行处理，对于收到应答报文的从站设备则确认在线，并处理下一个从站设备；对于没有收到应答报文的从站设备则进行重试，当重试次数大于等于最大重试次数，判定对应从站设备不在线，并处理下一个从站设备。

本发明双通道Profibus-DP主站系统可以挂接2倍于单通道DP主站从站数量，相较于现有集成芯片采用的单通道DP主站模块，具有单块卡件带载从站数量多的优点。

上述实施例仅仅是能够实现本发明技术方案的实施方式之一，本发明所要求保护的范围并不仅仅受本实施例的限制，还包括在本发明所公开的技术范围内，任何熟悉本技术领域的技术人员所容易想到的变化、替换及其他实施方式。

Claims (10)

1.一种双通道Profibus-DP主站系统，其特征在于，包括相互独立的两个Profibus-DP主站，Profibus-DP主站由MCU母板和IO通讯子板组成，MCU母板和IO通讯子板之间通过板间连接器传递信号；所述MCU母板由MCU与FPGA组成数据处理中心，MCU与DPU通讯完成对应功能模块报文的收发，且MCU与FPGA之间通过SPI方式进行通讯，MCU从FPGA获取板卡通道数据，FPGA控制各个通道数据收发时序；所述IO通讯子板连接DP从站；

MCU母板由2个MCU与1个FPGA组成数据处理中心，2个MCU之间独立工作，二者无数据交互，仅对上与DPU进行数据通讯，2个MCU的数据处理流程一致。

2.根据权利要求1所述的双通道Profibus-DP主站系统，其特征在于，所述MCU采用兆易创新的GD32F450芯片，FPGA采用紫光同创Logos系列的PGL22G芯片。

3.根据权利要求1所述的双通道Profibus-DP主站系统，其特征在于，所述Profibus-DP主站安插在IO分支的IO模块槽位上，每个IO分支设置有多个IO模块槽位。

4. 根据权利要求1所述的双通道Profibus-DP主站系统，其特征在于，所述IO通讯子板上设置有Profibus DP物理层RS485收发器通道电路，RS485收发器采用思瑞浦TPT481。

5.根据权利要求1所述的双通道Profibus-DP主站系统，其特征在于，所述DP从站具有多个，多个DP从站按顺序依次连接。

6.根据权利要求1所述的双通道Profibus-DP主站系统，其特征在于，所述MCU向FPGA下发初始化配置参数，以及进行周期性的数据接收和发送；所述初始化配置参数包括复位中断信号clr_irq、通讯波特率设置baud_sel、校验使能位parity_en、数据校验模式parity_mode、停止位stop_bits、数据位data_bits、接收使能rx_enable以及发送使能tx_enable。

7. 根据权利要求6所述的双通道Profibus-DP主站系统，其特征在于，所述FPGA通过uart_cpu逻辑功能模块接收MCU下发的初始化配置参数，在FPGA中例化出接收缓存rx_fifo和发送缓存tx_fifo；在接收过程中，MCU控制接收缓存读取使能信号rxfifo_rden，在接收缓存读取使能信号rxfifo_rden有效时，读取通讯数据rxfifo_dout；在发送过程中，MCU控制数据发送写使能信号txfifo_wren，当数据发送写使能信号txfifo_wren有效时，将需要向Profibus DP从站传递的通讯数据txfifo_din写入FIFO缓存中。

8.根据权利要求7所述的双通道Profibus-DP主站系统，其特征在于，所述FPGA通过数据接收单元状态机执行以下状态：首先为接收空闲rx_idle状态，当寄存器rx_samp2中的信号最高位为1时，表示稳定的高电平；最高位判断后，状态机跳转至数据执行阶段rx_fs，若监测到总线寄存器rx_samp2中的信号最高位为0时，表示稳定的低电平，则为起始位，状态机跳转至数据接收状态rx_bit，接收8个bit的有效数据；当校验位crc_en有效为“1”时，则状态机跳转至数据校验状态，之后跳转至数据结束位状态1；当校验位crc_en有效为“0”时，状态机跳转至数据结束位状态1；若停止位设计为1位，则状态机跳转至接收空闲rx_idle状态，若停止位为2，则状态机由数据结束位状态1跳转至数据结束位状态2，之后再跳转至接收空闲rx_idle状态。

9.根据权利要求7所述的双通道Profibus-DP主站系统，其特征在于，所述FPGA通过数据发送单元状态机执行以下状态：首先执行发送空闲状态tx_idle，随后跳转至发送检查状态tx_check，检查发送缓存FIFO是否存在需要发送的数据；当FIFO数据非空txfifo_empty=0时，状态机跳转至数据发送状态tx_fs，数据发送的波特率按照上位机配置的DP通讯波特率由FPGA内部工作时钟分频得到，在数据发送状态tx_fs中发送一个bit的低电平，发送完成后，状态机跳转至数据发送tx_bit状态，发送8个bit的通讯数据，如果校验位使能crc_en=1时，则状态机由tx_bit跳转至tx_crc，发送一个bit的校验位，如果校验位不使能crc_en=0时则状态机跳转至数据帧结束状态tx_eof，发送一个bit的高电平，表示一个字节数据发送完成，若停止位设置为2个bit，则状态机跳转至数据帧结束状态tx_eof2，再发送一个bit的停止位，之后状态机跳转至数据检查状态，判断通讯数据是否发送完成。

10.一种如权利要求1-9中任意一项所述的双通道Profibus-DP主站系统的设计方法，其特征在于，Profibus-DP主站按照以下步骤进行周期性的数据交互：

主站遍历从站设备，判断从站设备是否在线，并为从站设备打上在线或者不在线的标记；遍历过程中每个从站设备均经历发送、接收以及等待这三个状态；

在发送状态，若主站等待时间大于同步时间，则向从站设备发送链路层状态请求报文；

在接收状态，若主站等待时间大于等于最小接收时间，则开始接收从站设备回复的应答报文，当主站等待时间大于等于最大接收时间，则暂时认为从站不在线；

在等待状态中，当主站等待时间大于空闲时间开始进行处理，对于收到应答报文的从站设备则确认在线，并处理下一个从站设备；对于没有收到应答报文的从站设备则进行重试，当重试次数大于等于最大重试次数，判定对应从站设备不在线，并处理下一个从站设备。