CN112789802A - 多相信号生成 - Google Patents

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劳伦斯·E·科内尔
蒂莫西·麦克休
拉梅什·查达拉瓦达
布莱恩·伊尔
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Abstract

本发明涉及一种用于生成多相信号的技术。一种装置包括2^n个相位信号生成级。所述装置还包括控制器，用于向所述2^n个级中的每个级的模式输入端提供有源二进制周期信号，并向所述2^n个级中的每个级的剩余输入端提供其他二进制周期信号，以在第一模式下共同生成2^n相信号。所述控制器还用于向2^(n–1)个奇数级中的每个级的模式输入端提供第一稳态信号，向2^(n–1)个偶数级中的每个级的模式输入端提供第二稳态信号，并向所述2^n个级中的每个级的剩余输入端提供与所述第一模式下相同的二进制周期信号，以使所述2^(n–1)个奇数级或所述2^(n–1)个偶数级在第二模式下共同生成2^(n–1)相信号。

Description

多相信号生成
相关申请案交叉申请
本申请要求于2018年8月3日提交的、发明名称为“多相信号生成”的美国非临时专利申请No.16/054,886的优先权，其申请以引用的方式并入本文中。
技术领域
本发明一般涉及多相信号的生成。
背景技术
多相信号广泛应用于电子系统。n相信号包括n个单独的相位信号，每个相位信号是所述n相信号的不同相位。多相信号可用于无线发射机以及无线接收机。在某些情况下，生成具有不同数量的相位信号的多相信号可能是有用的。一个示例是在无线通信设备中生成四相本振信号以及八相本振信号。
发明内容
根据本发明的第一方面，提供了一种装置，包括2^n个相位信号生成级，其中，每个相位信号生成级包括多个输入端，所述多个输入端包括模式输入端。所述2^n个级包括2^(n–1)个奇数级和2^(n–1)个偶数级，其中，n为大于1的整数。所述装置还包括控制器，用于向所述2^n个级中的每个级的模式输入端提供有源二进制周期信号，以及向所述2^n个级中的每个级的剩余输入端提供其他二进制周期信号，以在第一模式下共同生成2^n相信号。所述控制器还用于向所述2^(n–1)个奇数级中的每个级的模式输入端提供第一稳态信号，向所述2^(n–1)个偶数级中的每个级的模式输入端提供第二稳态信号，并向所述2^n个级中的每个级的剩余输入端提供与所述第一模式下相同的二进制周期信号，以使所述2^(n–1)个奇数级或所述2^(n–1)个偶数级在第二模式下共同生成2^(n–1)相信号。
在所述第一模式和所述第二模式下使用所述相同的二进制周期信号，同时结合使用所述第二模式下的所述第一和第二稳态信号而不是使用所述第一模式下的所述有源二进制周期信号，这种情况使得在所述第一和第二模式下的相位信号之间存在确定的相位关系。所述第一和第二模式下的相位信号之间的确定的相位关系有利于所述第一和第二模式之间的实时转换。此外，在所述第二模式下可以比在所述第一模式下消耗更少的功率。
可选地，结合所述第一方面，在第二方面中，所述装置还包括分频器，用于对时钟信号进行分频以生成其他二进制周期信号。
可选地，结合所述第一或第二方面，在第三方面中，所述装置还包括缓冲器和与所述缓冲器连接的时钟发生器。所述时钟发生器用于在所述第一模式和所述第二模式下通过所述缓冲器提供所述时钟信号。因此，在所述第一模式和所述第二模式下，所述缓冲器在所述时钟发生器上提供相同的负载。保持在每种模式下所述时钟发生器上的负载相同可以使所述时钟发生器中的诸如PLL之类的电路更快地稳定，这可以有利于所述第一和第二模式之间的实时转换。
可选地，结合所述第二或第三方面，在第四方面中，所述控制器还用于：对于所述2^(n–1)个奇数级，向所述模式输入端提供所述时钟信号的第一版本作为所述有源二进制周期信号。所述控制器还用于：对于所述2^(n–1)个偶数级，向所述模式输入端提供所述时钟信号的第二版本作为所述有源二进制周期信号。
可选地，结合所述第二至第四方面中任一项，在第五方面中，所述控制器还用于在向所述2^(n–1)个奇数级中的每个级的模式输入端提供所述时钟信号的所述第一版本和提供所述第一稳态信号之间切换，以实现所述2^(n–1)个奇数级在所述第一模式和所述第二模式之间的转换。所述控制器还用于在向所述2^(n–1)个偶数级中的每个级的模式输入端提供所述时钟信号的所述第二版本和提供所述第二稳态信号之间切换，以实现所述2^(n–1)个偶数级在所述第一模式和所述第二模式之间的转换。
可选地，结合所述第二至第五方面中任一项，在第六方面中，所述分频器包括一个或多个主从触发器，所述主从触发器基于所述时钟信号生成其他二进制周期信号，所述其他二进制周期信号包括来自每个所述一个或多个主从触发器中的主触发器的主二进制周期信号和来自每个所述一个或多个主从触发器中的从触发器的从二进制周期信号。在所述第一模式和所述第二模式下，将所述主二进制周期信号提供给所述2^(n–1)个奇数级。在所述第一模式和所述第二模式下，将所述从二进制周期信号提供给所述2^(n–1)个偶数级。
可选地，结合所述第一至第六方面中任一项，在第七方面中，所述装置还包括混频器，其中，所述混频器具有信号输入端，用于接收输入信号，振荡器输入端，用于在所述第一模式下接收所述2^n相信号以及在所述第二模式下接收所述2^(n–1)相信号，以及信号输出端，用于在所述第一模式下，基于所述输入信号和所述2^n相信号提供输出信号，以及在所述第二模式下，基于所述输入信号和所述2^(n–1)相信号提供输出信号。所述装置还包括：射频(radio frequency，RF)输出端，用于传输所述输出信号。所述装置还包括：模式选择器，用于指示所述控制器响应于所述RF输出端的功率高于阈值而在第一模式下操作所述2^n个相位信号生成级，以及响应于所述RF输出端的功率低于所述阈值而在第二模式下操作所述2^n个相位信号生成级。发射机功率越高，可能越需要降低混频器引起的失真。当发射机功率高于阈值时，向所述混频器提供所述2^n相信号有助于减少混频器引起的失真。发射机功率越低，可能会降低对减少混频器引起的失真的需求。当对减少混频器引起的失真的需求降低时，使用2^(n–1)相信号可以降低功耗(因为生成较少的相位信号)。
可选地，结合所述第一至第七方面中任一项，在第八方面中，n为3。
可选地，结合所述第一至第八方面中任一项，在第九方面中，提供给所述2^n个级中的每个级的剩余输入端的所述其他二进制周期信号具有相同的频率，但在相位上彼此偏移。
根据本发明的第十方面，提供一种方法，包括：向2^n个相位信号生成级中的每个级的模式输入端提供有源二进制周期信号，并向所述2^n个级中的每个级的剩余输入端提供其他二进制周期信号，以在第一模式下共同生成2^n相信号，其中，所述2^n个级包括2^(n–1)个奇数级和2^(n–1)个偶数级，n为大于1的整数。所述方法还包括：向所述2^(n–1)个奇数级中的每个级的模式输入端提供第一稳态信号，向所述2^(n–1)个偶数级中的每个级的模式输入端提供第二稳态信号，并向所述2^n个级中的每个级的剩余输入端提供与所述第一模式下相同的二进制周期信号，以使所述2^(n–1)个奇数级或2^(n–1)个偶数级在第二模式下共同生成2^(n–1)相信号。
可选地，结合所述第十方面，在第十一方面中，所述方法还包括：对时钟信号进行分频以生成其他二进制周期信号，其中，所述其他二进制周期信号具有相同的频率，但在相位上彼此偏移。
可选地，结合所述第十一方面，在第十二方面中，所述向2^n个相位信号生成级中的每个级的模式输入端提供有源二进制周期信号包括：向所述2^(n–1)个奇数级中的每个级的模式输入端提供所述时钟信号的第一版本；以及向所述2^(n–1)个偶数级中的每个级的模式输入端提供所述时钟信号的第二版本。
可选地，结合所述第十一或第十二方面，在第十三方面中，所述方法还包括：在向所述2^(n–1)个奇数级中的每个级的模式输入端提供所述时钟信号的所述第一版本和提供所述第一稳态信号之间切换，以实现所述2^(n–1)个奇数级在所述第一模式和所述第二模式之间的转换，而维持向所述2^(n–1)个偶数级中的每个级的所述剩余输入端提供其他二进制周期信号。所述方法还包括：在向所述2^(n–1)个偶数级中的每个级的模式输入端提供所述时钟信号的所述第二版本和提供所述第二稳态信号之间切换，以实现所述2^(n–1)个偶数级在所述第一模式和所述第二模式之间的转换，而维持向所述2^(n–1)个偶数级中的每个级的所述剩余输入端提供其他二进制周期信号。
可选地，结合所述第十一至第十三方面中任一项，在第十四方面中，由分频器对所述时钟信号进行分频以生成其他二进制周期信号。所述方法还包括：在所述第一模式和所述第二模式下沿相同的电性路径向所述分频器提供来自时钟发生器的所述时钟信号，以便保持在所述第一模式和所述第二模式下所述时钟发生器上的负载相同。
可选地，结合所述第十至第十四方面中任一项，在第十五方面中，所述方法还包括：通过混频器接收输入信号；在所述第一模式下通过所述混频器接收所述2^n相信号；以及在所述第二模式下通过所述混频器接收所述2^(n–1)相信号。所述方法还包括：通过所述混频器，在所述第一模式下基于所述输入信号和所述2^n相信号生成输出信号，以及在所述第二模式下基于所述输入信号和所述2^(n–1)相信号生成输出信号。所述方法还包括：通过射频(radio frequency，RF)输出端传输所述输出信号；响应于所述RF输出端的功率高于阈值，生成所述2^n相信号；以及响应于所述RF输出端的功率低于所述阈值，生成所述2^(n–1)相信号。
根据本发明的第十六方面，提供一种信号处理电路，包括：时钟发生器，用于生成时钟信号；分频器，用于对所述时钟信号进行分频以生成二进制周期信号；以及八个相位信号生成级，其中，每个级包括多个输入端，所述多个输入端包括模式输入端。所述八个相位信号生成级包括四个奇数级和四个偶数级。所述信号处理电路还包括控制器，用于向所述八个级中的每个级的模式输入端提供所述时钟信号的一个版本，以及向所述八个级中的每个级的剩余输入端提供一个所述二进制周期信号，以针对八相模式共同生成八相信号，其中，所述八相信号包括由所述四个奇数级分别生成的四个奇数相位信号和由所述四个偶数级分别生成的四个偶数相位信号。所述控制器用于向所述四个奇数级中的每个级的模式输入端提供第一稳态信号，向所述四个偶数级中的每个级的模式输入端提供第二稳态信号，以及向所述八个级中的每个级的剩余输入端提供与所述八相模式下相同的二进制周期信号，以使所述四个奇数级或所述四个偶数级针对四相模式共同生成四相信号。
可选地，结合所述第十六方面，在第十七方面中，所述信号处理电路还包括与所述时钟发生器中的锁相环耦合的缓冲器。所述时钟发生器用于在所述八相模式和所述四相模式下通过所述缓冲器向所述分频器提供所述时钟信号，以便保持在所述八相模式和所述四相模式下所述锁相环上的负载相同。
可选地，结合所述第十六或第十七方面，在第十八方面中，所述信号处理电路还包括：混频器，其中，所述混频器具有信号输入端，用于接收输入信号，振荡器输入端，用于在所述八相模式下接收所述八相信号并在所述四相模式下接收所述四相信号，以及信号输出端，用于在所述八相模式下基于所述输入信号和所述八相信号提供输出信号，以及在所述四相模式下基于所述输入信号和所述四相信号提供输出信号。所述信号处理电路还包括：射频(radio frequency，RF)输出端，用于传输所述输出信号。所述信号处理电路还包括：模式选择器，用于指示所述控制器响应于所述RF输出端的功率高于阈值而在所述八相模式下操作所述八个相位信号生成级，以及响应于所述RF输出端的功率低于所述阈值而在所述四相模式下操作所述八个相位信号生成级。
可选地，结合所述第十六至第十八方面中任一项，在第十九方面中，所述八相信号包括八个不重叠的相位信号，每个相位信号为所述八相信号的不同相位。所述四相信号包括四个不重叠的相位信号，每个相位信号为所述四相信号的不同相位。
可选地，结合所述第十六至第十九方面中任一项，在第二十方面中，所述分频器用于将所述时钟信号的频率四等分。每个所述二进制周期信号的频率为所述时钟频率的四分之一，但所述二进制周期信号在相位上彼此偏移。
本发明内容用于以简化的形式介绍一系列概念，这些概念在下文的具体实施方式中会进一步描述。本发明内容部分并非旨在确定所要求保护标的的关键或必要特征，也并非旨在用于限制所要求保护标的的范围。所要求保护标的不限于解决背景技术部分提出的任何或所有问题的实现方式。
附图说明
本发明的各个方面通过示例的方式示出，并且不由附图限制，附图中利用相同的附图标记表示元件。
图1示出了用于传输数据的无线网络；
图2示出了根据本发明的可以实现方法和教义的用户设备(user equipment，UE)的详细示例；
图3示出了根据本发明的可以实现方法和教义的示例基站(base station，BS)；
图4示出了直接变频接收机(direct-conversion receiver，DCR)的一个实施例的框图；
图5示出了直接变频发射机的一个实施例的细节；
图6A为用于对信号的频率进行偏移的电路的图；
图6B描述了图6A中的电路的本振信号的示例；
图7为用于对信号的频率进行偏移的装置的一个实施例的图；
图8描述了图7中的电路的一个实施例的示例波形；
图9A为可以用于图7中的装置中的相位发生器的一个实施例的图；
图9B描述了控制器的一个实施例的进一步的细节；
图10为向混频器提供振荡器信号的相位信号生成电路的一个实施例的图；
图11A为相位信号生成电路的一个实施例的图；
图11B描述了图11A中的所述电路的一个实施例中的八相模式和四相模式之间可能的转换；
图11C描述了图11A中的所述电路的一个实施例中的四相模式和八相模式之间可能的转换；
图12描述了图11A中的所述电路的一个实施例的示例波形；
图13为相位信号生成电路的操作过程的一个实施例的流程图；
图14为向相位信号生成级提供二进制周期信号的过程的一个实施例的流程图；以及
图15为2^n相模式和2^(n–1)相模式之间转换的过程的一个实施例的流程图。
具体实施方式
将参考附图来描述本发明，附图总体上涉及用于生成多相信号的装置、电路和方法。
一个实施例包括：在第一模式下生成2^n相信号以及在第二模式下生成2^(n–1)相信号的装置。在一个实施例中，所述2^n相信号包括2^n个单独的信号，每个信号是所述2^n相信号的不同相位。所述2^n个单独的信号可以称为“相位信号”。在一个实施例中，所述2^n个单独的信号中的每个信号是二进制周期信号。二进制周期信号是周期波，其中，幅度在固定的最小值和固定的最大值之间交替。二进制周期信号也可以称为“脉冲波”或“矩形波”。在一个实施例中，所述2^(n–1)相信号包括2^(n–1)个相位信号，每个相位信号是所述2^(n–1)相信号的不同相位。在一个实施例中，所述2^(n–1)个相位信号中的每个信号都是二进制周期信号。
在一个实施例中，所述装置在所述第一模式下生成四相信号和在所述第二模式下生成八相信号。该装置可以是无线通信设备，在这种情况下，可以在不同的时间将所述四相信号和所述八相信号提供给无线通信设备的混频器。当发射功率较高时，所述八相信号可能有助于降低失真。在发射功率较低时，可能不需要所述八相信号来降低失真。一种可能性是，在发射功率较高时，为了满足失真要求，使用所述八相信号；而在发射功率较低时，使用所述四相信号，以降低功耗。由于传输功率，例如，在电话通话期间，可能会发生变化，因此在2^(n–1)相信号和2^n相信号之间实时转换可能是有利的。
在一些电子设备中，在生成八相信号和生成四相信号之间转换时，可能存在不确定的相移。简言之，图6B描述了当从八相信号转换到四相信号时不确定的相移的一个示例。具体地，图6B示出了具有波形644-658的八相信号。所述波形644-658中的每一个可以称为相位信号。相位信号644-658中的每一个是所述八相信号的不同相位。图6B也示出了具有波形670-676的四相信号。所述波形670-676中的每一个可以称为相位信号。相位信号670-676中的每一个是所述四相信号的不同相位。每个相位信号与一个度相关联。例如，所述八相信号的相位信号644与0度相关联。同样地，所述四相信号的相位信号670与0度相关联。图6B示出了五条标记为0度的虚垂线，表示所述八相信号的0度点(假设八相位信号继续)。但是，所述四相信号的0度点不一定与所述八相信号的所述0度点重合。相反，相对于所述八相信号，所述四相信号可以从某些随机、不确定的相位开始。通过所述八相信号与所述四相信号相对应的“0度相位信号”之间的转换来进行说明。从波形644转换到波形670示出了由双箭头680表示的不确定的相移。所述双箭头680的长度表示所述相移，所述相移是不确定的。同样地，从波形648转换到波形672具有由双箭头682表示的不确定的相移。下面详细描述图6A和6B时，将更详细地讨论所述不确定的相移。这种不确定的相移可以防止在，例如，蜂窝电话通话期间，在八相信号和四相信号之间切换。这是因为这种不确定的相移可能不符合无线通信的行业标准。
本文公开的装置的一个实施例能够在具有确定性相移的八相信号和四相信号之间转换。例如，参照图6B中的所述双箭头680，在一个实施例中，所述相移的量是确定的。此外，在一个实施例中，相移的大小为零度或接近零度。更一般地，用于对信号的频率进行偏移的电路的一个实施例能够在2^(n–1)相信号和2^n相信号之间转换，且所述2^(n–1)相信号和所述2^n相信号之间的相移小且是确定的。在一个实施例中，2^(n–1)相信号和2^n相信号之间的转换通过0度相移来实现。所述装置可以在，例如，蜂窝电话通话期间，在向混频器提供2^n相信号和提供2^(n–1)相信号之间转换，使得在不需要八相信号以减少失真时能够节省功率。
在某些设备中，生成2^n相信号和2^(n–1)相信号的电路基于锁相环(phase-locked loop，PLL)提供的时钟信号来完成此操作。在生成2^n相信号和生成2^(n–1)相信号之间切换可以改变PLL上的负载。PLL上的负载的变化可以干扰时钟信号，这可以防止在，例如，蜂窝电话通话期间，2^n相信号和2^(n–1)相信号之间的切换。
所述装置的一个实施例能够在生成四相信号和生成八相信号之间转换，而不改变时钟发生器中的PLL上的负载。因此，可以在不干扰PLL的情况下，在生成四相信号和生成八相信号之间进行转换。因此，可以在不需要较长的时间来稳定时钟信号的情况下进行转换。更一般地，所述装置的一个实施例能够在生成2^(n–1)相信号和生成2^n相信号之间转换，而不改变时钟发生器中的PLL上的负载。因此，该装置能够在，例如，蜂窝电话通话期间，在生成2^(n–1)相信号与生成2^n相信号之间转换。
应理解，本发明的实施例可以以许多不同形式实施，并且权利要求范围不应被解释为限于本文中阐述的实施例。相反，提供这些实施例使得本发明是透彻和完整的，并且将向本领域技术人员充分传达本发明的实施例概念。事实上，本发明公开旨在覆盖包括在由所附权利要求书限定的本发明的精神和范围内的这些实施例的替代物、修改和等同物。此外，在以下对本公开实施例的详细描述中，为了提供透彻的理解，阐述了许多具体细节。然而，本领域的普通技术人员将清楚到，可以在没有这样具体细节的情况下实践本发明的实施例。
图1示出了用于传输数据的无线网络。通信系统100包括，例如，用户设备110A、110B和110C、无线接入网(radio access network，RAN)120A和120B、核心网130、公共交换电话网(public switched telephone network，PSTN)140、互联网150和其他网络160。其他网络或备选网络包括私人和公共数据分组网络，包括公司内部网。虽然图中示出了某些数量的这些组件或元件，但所述系统100中可以包括任意数量的这些组件或元件。
在一个实施例中，所述无线网络可以是第五代(5G)网络，所述5G网络包括至少一个采用正交频分复用(orthogonal frequency division multiplexing，OFDM)和/或非OFDM，且传输时间间隔(transmission time interval，TTI)小于1ms(例如，100或200微秒)的5G基站，以与通信设备进行通信。通常，基站也可以用于指代eNB和5G BS(gNB)中的任一个。此外，所述网络还可以包括网络服务器，用于处理经由所述至少一个eNB或gNB从所述通信设备接收的信息。
所述系统100使多个无线用户能够发送和接收数据和其他内容。所述系统100可以实现一种或多种信道接入方法，例如但不限于码分多址(code division multipleaccess，CDMA)、时分多址(time division multiple access，TDMA)、频分多址(frequencydivision multiple access，FDMA)、正交FDMA(orthogonal FDMA，OFDMA)或单载波FDMA(single-carrier FDMA，SC-FDMA)。
所述用户设备(user equipment，UE)110A、110B和110C可以单独称为UE110或统称为UE110，用于在所述系统100中进行操作和/或通信。例如，所述UE110可用于传输和/或接收无线信号或有线信号。每个UE110代表任何合适的终端用户设备，并可包括(或称为)以下设备：用户设备、无线发射/接收单元(UE)、移动台、固定或移动用户单元、寻呼机、蜂窝电话、个人数字助理(personal digital assistant，PDA)、智能手机、笔记本电脑、电脑、触控板、无线传感器、可穿戴设备或消费类电子设备。
在所描述的实施例中，所述RAN120A和120B包括一个或多个基站(base station，BS)170A和170B。所述RAN120A和120B可以单独称为RAN120或统称为RAN120。类似地，所述基站(BS)170A和170B可以单独称为基站(BS)170，或者统称为基站(BS)170。每个所述BS170用于与一个或多个所述UE110进行无线连接，以便能够接入所述核心网130、所述PSTN140、所述互联网150和/或所述其他网络160。例如，所述基站(BS)170可以包括若干公知设备中的一个或多个，例如，基站收发台(base transceiver station，BTS)、基站(NodeB)、演进基站(evolved NodeB，eNB)、下一代(5G)NodeB(gNB)、家庭基站(Home NodeB)、家庭基站(HomeeNodeB)、站点控制器、接入点(access point，AP)或无线路由器或具有有线或无线网络的服务器、路由器、交换机或其他处理实体。
在一个实施例中，所述BS170A构成所述RAN120A的一部分，所述RAN120A可以包括一个或多个其他BS170、元件和/或设备。类似地，所述BS170B构成所述RAN120B的一部分，所述RAN120B可以包括一个或多个其他BS170、元件和/或设备。每个所述BS170进行操作以在特定地理区域(有时称为“小区”)内传输和/或接收无线信号。在一些实施例中，可以使用多输入多输出(multiple-input multiple-output，MIMO)技术，在所述技术中，针对每个小区设有多个收发器。
所述BS170利用无线通信链路通过一个或多个空中接口(未示出)与所述UE110中的一个或多个进行通信。所述空中接口可以使用任何合适的无线接入技术。
预计所述系统100可以使用多种信道接入功能，包括，例如，所述BS170和所述UE110用于实现长期演进(Long Term Evolution，LTE)无线通信标准、高级LTE(LTE-A)和/或LTE多媒体广播多播业务(Multimedia Broadcast Multicast Service，MBMS)的方案。在其他实施例中，所述基站170和所述用户设备110A-110C用于实现UMTS、HSPA或HSPA+标准和协议。当然，可以使用其他多址方案和无线协议。
所述RAN120与所述核心网130通信以向所述UE110提供语音、数据、应用、互联网协议语音(Voice over Internet Protocol，VoIP)或其他服务。正如所理解的，所述RAN120和/或所述核心网130可以与一个或多个其他RAN(未示出)直接或间接通信。所述核心网130还可以作为其他网络(例如，所述PSTN140、所述互联网150和其他网络160)的网关接入。此外，所述UE110中的部分或全部可以包括用于使用不同的无线技术和/或协议通过不同的无线网络或不同的无线链路进行通信的功能。
所述RAN120还可以包括毫米和/或微波接入点(AP)。所述AP可以是所述BS170的一部分，或者可以远离所述BS170。所述AP可包括但不限于能够进行mmW通信的连接点(mmWCP)或BS170(例如，mmW基站)。所述mmW AP可以在频率范围(例如，24GHz至100GHz)中发送和接收信号，但不需要在整个频率范围内工作。本文所使用的术语“基站”用于指基站和/或无线接入点。
尽管图1描述了通信系统的一个示例，但是可以对图1进行各种变化。例如，所述通信系统100可以包括任何数量的用户设备、基站、网络或任何合适配置中的其他组件。还应当理解，所述术语“用户设备”可以指与蜂窝或移动通信系统中的无线网络节点通信的任何类型的无线设备。用户设备的非限制性示例是目标设备、设备到设备(device-to-device，D2D)用户设备、机器类型用户设备或能够进行机器对机器(machine-to-machine，M2M)通信的用户设备、笔记本电脑、PDA、iPad、平板电脑、移动终端、智能手机、嵌入有笔记本电脑的装置(laptop embedded equipped，LEE)、安装有笔记本电脑的装置(laptop mountedequipment，LME)以及USB软件狗。
图2示出了根据本发明的可以实现方法和教义的UE110的详细示例。所述UE110，例如，可以是移动电话，但在进一步示例中可以是其他设备，例如台式计算机、笔记本计算机、平板电脑、手持计算设备、汽车计算设备和/或其他计算设备。如图所示，所述示例性UE110被示出为包括至少一个发射机202、至少一个接收机204、存储器206、至少一个处理器208和至少一个输入/输出设备212。所述处理器208可以实现所述UE110的各种处理操作。例如，所述处理器208可以执行信号编码、数据处理、功率控制、输入/输出处理或任何其他使所述UE110在系统100(图1)中进行操作功能。所述处理器208可包括用于执行一个或多个操作的任何合适的处理或计算设备。例如，所述处理器208可包括微处理器、微控制器、数字信号处理器、现场可编程门阵列或专用集成电路。
所述发射机202可用于调制数据或其他内容，以便由至少一个天线210传输。所述发射机202还可以用于对RF信号进行放大、滤波和变频，然后将这些信号提供给所述天线210进行传输。所述发射机202可以包括用于生成用于无线传输的信号的任何合适的结构。
所述接收机204可用于解调所述至少一个天线210接收的数据或其他内容。所述接收机204还可以用于对经由所述天线210接收的RF信号进行放大、滤波和变频。在一些实施例中，所述接收机204是RF信号接收机。所述接收机204可以包括用于处理无线接收的信号的任何合适的结构。所述天线210可以包括用于传输和/或接收无线信号的任何合适的结构。可以用相同的天线210发射和接收RF信号，或者，可以用不同的天线210发射信号和接收信号。
应理解，一个或多个发射机202可用于所述UE110，一个或多个接收机204可用于所述UE110，一个或多个天线210可用于所述UE110。尽管示出为单独的块或组件，但至少一个发射机202和至少一个接收机204可以组合成收发器。相应地，应示出用于收发器的单个块，而不是像图2中示出用于所述发射机202的单独块和用于所述接收机204的单独块。
所述UE110还包括一个或多个输入/输出设备212。所述输入/输出设备212有助于与用户的交互。每个输入/输出设备212包括用于向用户提供信息或从用户接收信息的任何合适的结构，例如扬声器、麦克风、小键盘、键盘、显示器或触摸屏。
此外，所述UE110包括至少一个存储器206。所述存储器206存储所述UE110使用、生成或收集的指令和数据。例如，所述存储器206可以存储由所述(多个)处理器208执行的软件或固件指令以及用于减少或消除传入信号中的干扰的数据。每个存储器206包括任何合适的易失性和/或非易失性存储和检索设备。可以使用任何合适类型的存储器，例如，随机存取存储器(random access memory，RAM)、只读存储器(read only memory，ROM)、硬盘、光盘、用户识别模块(subscriber identity module，SIM)卡、记忆棒、安全数字(securedigital，SD)存储卡等。
图3示出了根据本发明的可以实现方法和教义的示例BS170。如图所示，所述BS170包括至少一个处理器308、至少一个发射机302、至少一个接收机304、一个或多个天线310和至少一个存储器306。所述处理器308实现所述BS170的各种处理操作，例如，信号编码、数据处理、功率控制、输入/输出处理或任何其他功能。每个处理器308包括用于执行一个或多个操作的任何合适的处理或计算设备。每个处理器308可包括，例如，微处理器、微控制器、数字信号处理器、现场可编程门阵列或专用集成电路。
每个发射机302包括用于生成用于向一个或多个UE110或其他设备无线传输的信号的任何合适结构。每个接收机304包括用于处理无线接收的来自一个或多个UE110或其他设备的信号的任何合适结构。尽管示出为单独的块或组件，但至少一个发射机302和至少一个接收机304可以组合成收发器。每个天线310包括用于传输和/或接收无线信号的任何合适的结构。虽然公共天线310在这里被示出为耦合到发射机302和接收机304，但是一个或多个天线310可以耦合到所述发射机302，并且一个或多个单独的天线310可以耦合到所述接收机304。每个存储器306包括任何合适的易失性和/或非易失性存储和检索设备。
图4示出了直接变频接收机(direct conversion receiver，DCR)404的一个实施例的框图，所述直接变频接收机404可以是包含在所述UE110(如图2所示)中的接收机204或包含在所述BS170(如图3所示)中的接收机304，但不限于此。所述DCR404也可以称为零差接收机或零中频(intermediate frequency，IF)接收机。所述DCR404通过由本地振荡器(local oscillator，LO)431驱动的同步检测来解调输入的射频(radio frequency，RF)信号。所述本地振荡器431的频率可以非常接近或等于期望信号的载波频率。所述DCR404也可以称为RF信号接收机。
参照图4，所述接收机404被示为包括输入端406，其中，所述输入端406接收射频(radio frequency，RF)，因此，所述输入端406也可以被称为RF输入端406。所述RF输入端406可以耦合到天线或耦合器，但不限于此。将所述RF输入端406接收的RF信号提供给低噪声放大器(low noise amplifier，LNA)408，其可以具有可调增益。所述LNA408放大其接收的功率较低的RF信号，而不会明显降低信号的信噪比(signal-to-noise ratio，SNR)。
将所述LNA408输出的放大的RF信号提供给混频器410。所述混频器410可以在两个频率f1、f2处输入信号，并将它们混合以生成两个新信号，一个在f1+f2处，另一个在f1–f2处。通常，仅使用这些新信号中的一个。所述混频器410接收来自所述LNA408的放大的RF信号和来自本地振荡器(LO)的振荡器信号作为两个输入信号。因此，所述混频器410可以从所述放大的RF信号和所述振荡器信号中生成新信号。所述混频器410可以将所述放大的RF信号的频率进行偏移(例如，降低)，其中偏移(或降低)的幅度是所述振荡器信号的频率，以生成所述新信号。所述放大的RF信号可以占用频率范围，此时，所述混频器410可以将所述放大的RF信号的频率范围进行偏移，其中，偏移幅度是所述振荡器信号的频率。在一个实施例中，图4中的所述混频器410是下混频器(down-mixer，DN MIX)，该下混频器将所述放大的RF信号从较高频率下变频至基带频率。
仍然参照图4，从所述混频器410输出的经过下变频的信号被示出为提供给跨阻抗放大器(trans-impedance amplifier，TIA)412。所述TIA412用作电流缓冲器，以将所述TIA412下游的多反馈(multi-feedback，MFB)滤波器414与所述TIA412上游的所述混频器410隔离。所述MBF滤波器414低通滤波所述经过下变频的信号，以滤除不想要的高频信号分量，例如，HF噪声。将从所述MBF滤波器414输出的滤波后的经过下变频的信号提供给可变增益放大器(variable gain amplifier，VGA)416。所述VGA416用于在将所述经过下变频的信号提供给模数转换器(analog-to-digital converter，A/D)418之前放大所述经过下变频的信号，所述A/D418将所述经过下变频的信号从模拟信号转换为数字信号。然后，将所述A/D418输出的数字信号提供给数字滤波器420，所述数字滤波器420执行附加滤波以去除带外信号分量并衰减来自A/D418的量化能量。然后，将所述数字滤波器420输出的经滤波的数字信号提供给所述数字滤波器420下游的数字电路。这种数字电路可以包括，例如，数字信号处理器(digital signal processor，DSP)，但不限于此。可以使用相同的DSP或不同的DSP来实现所述数字滤波器420。
所述本地振荡器431可以包括压控振荡器(voltage-controlled oscillator，VCO)、数字控制振荡器(digital controlled oscillator，DCO)或其他提供LO信号的电路。在一个实施例中，所述本地振荡器431包括包含VCO的锁相环(phase-locked loop，PLL)。将LO信号提供给所述混频器410以用于下变频过程。尽管示出为在所述接收机404的外部，但根据实施例，所述本地振荡器431可以与图4中的一个或多个其他元件形成在同一集成电路上。
在一些实施例中，所述本地振荡器431能够在向所述混频器410提供2^n相振荡器信号和提供2^(n–1)相振荡器信号之间切换。在一些实施例中，所述本地振荡器431能够在向所述混频器410提供八相振荡器信号和提供四相振荡器信号之间切换。在一个实施例中，所述本地振荡器431包含图9A的相位发生器942。在一个实施例中，所述本地振荡器431包含图11A的相位信号生成电路712。
所述UE110(如图2所示)中的所述接收机204以及所述BS170中包括的所述接收机304不限于是直接变频接收机。例如，所述接收机204、304可以是超外差接收机，所述超外差接收机具有将传入的无线电信号更改为中频的混频器。在处理中频信号后，所述超外差接收机可以具有混频器，所述混频器将所述处理后的中频信号下变频为基带信号。
图5示出了直接变频发射机502的一个示例的细节，所述直接变频发射机502可以是包含在所述UE110(如图2所示)中的所述发射机202或包含在所述BS170(如图3所示)中的所述发射机302，但不限于此。所述直接变频发射机502也可以称为直接调制发射机。参照图5，所述发射机502被示出为包括输出端518，其中，所述输出端518接收射频(radiofrequency，RF)信号，因此，所述输出端518也可以被称为RF输出端518。所述RF输出端518可以耦合到天线或耦合器，但不限于此。由所述RF输出端518提供的所述RF信号是由所述功率放大器(power amplifier，PA)514通过带通滤波器或陷波滤波器516提供的。例如，所述滤波器516可以是双工/声表面波(surface acoustic wave，SAW)滤波器，并用于从由所述PA514生成的放大的RF输出信号中去除高于以及低于期望RF频率范围的不需要的频率分量。所述PA514从功率前置放大器(power pre-amplifier，PPA)512接收其输入，该PPA512最初接收要从混频器510发射的上变频的信号。
仍然参照图5，待发射信号是通过数模转换器506从图2的所述UE110的所述处理器208或图3的所述BS170的所述处理器308接收的。所述数字信号由低通滤波器508进行滤波，以在所述混频器510进行上变频之前最初去除任何高频噪声。
所述混频器510可以在两个频率f1、f2上输入信号，并将它们混合以生成两个新信号，一个在f1+f2上，另一个在f1-f2上。通常，仅使用这些新信号中的一个。将信号的模拟版本(模拟信号)提供给所述混频器510作为输入信号。所述混频器510还从本地振荡器接收振荡器信号LO，作为另一输入信号。因此，所述混频器510可以从所述模拟信号和所述振荡器信号中生成新信号。所述混频器510可以将所述模拟信号的频率进行偏移(例如，增加)，以生成所述新信号，其中，偏移幅度(增加幅度)为所述振荡器信号的频率。在一个实施例中，模拟信号为基带信号。在一个实施例中，所述振荡器信号用作载波。在一个实施例中，所述混频器510利用基带信号对所述振荡器信号(例如，载波)进行调制，以生成射频(radiofrequency，RF)信号。
所述模拟信号可以占用频率范围，此时，所述混频器510可以将模拟信号的频率范围进行偏移，其中，偏移幅度为所述振荡器信号的频率。图5中的所述混频器510是将模拟信号进行上变频的上混频器(UP MIX)。在一个实施例中，所述混频器510是将模拟信号上变频为RF信号的上混频器(UP MIX)。
图5中的所述本振LO信号可以由本地振荡器531提供。所述本地振荡器531可包含VCO、DCO或其他提供LO信号的电路。在一个实施例中，所述本地振荡器531包括包含VCO的PLL。将所述LO信号提供给所述混频器510以用于上变频过程。尽管示出为在所述发射机502的外部，但根据实施例，所述本地振荡器531可以与图5中的一个或多个其他元件形成在同一集成电路上。
在一些实施例中，所述本地振荡器531能够在向所述混频器510提供2^n相振荡器信号和提供2^(n–1)相振荡器信号之间切换。在一些实施例中，所述本地振荡器531能够在向所述混频器510提供八相振荡器信号和提供四相振荡器信号之间切换。在一个实施例中，所述本地振荡器531包含图9A的相位发生器942。在一个实施例中，所述本地振荡器531包含图11A的相位信号生成电路712。
所述UE110(如图2所示)中的所述发射机202以及所述BS170中包含的所述发射机302不限于是直接变频发射机。例如，所述接收机204、304可以是超外差发射机，所述超外差发射机具有将模拟信号更改为中频信号的混频器。在一个实施例中，所述混频器利用模拟信号对振荡器信号进行调制，以生成中频信号。在处理中频信号后，所述超外差发射机可以具有将处理后的中频信号上变频为射频信号的混频器。
图6A为用于对信号的频率进行偏移的电路600的图。所述电路600可用于接收机404中，在这种情况下，所述电路600可以降低信号的频率。所述电路600可用于所述发射机502中，在这种情况下，所述电路600可以增加信号的频率。如下面将讨论的，所述电路600可能有一些技术问题。本文所公开的实施例提供了针对此类技术问题的技术方案。
所述时钟发生器602可以是任何能够生成时钟信号的电路。例如，所述时钟发生器602可以包括锁相环(phase-locked loop，PLL)和压控振荡器(voltage-controlledoscillator，VCO)。所述时钟发生器602向四相本振信号发生器631a和八相本振信号发生器631b提供时钟信号。然而，通常，时钟信号每次仅提供给一个振荡器信号发生器。
路径618表示用于将所述时钟信号从所述时钟发生器602提供给所述四相本振信号发生器631a的路径。为了向所述四相本振信号发生器631a提供所述时钟信号，开关610和614闭合，而开关612和616断开。从而将所述时钟信号从所述时钟发生器602通过分路器604和反相器608提供给所述四相本振信号发生器631a。分路器604可以是分频器，可以用于在向所述四相本振信号发生器631a提供所述时钟信号之前，对时钟信号进行分频。
路径620表示用于将所述时钟信号从所述时钟发生器602提供给所述八相本振信号发生器631b的路径。为了向所述八相本振信号发生器631b提供所述时钟信号，开关610和614断开，而开关612和616闭合。从而将所述时钟信号从所述时钟发生器602通过反相器606和反相器608提供给所述八相本振信号发生器631b。
所述电路600具有四相混频器610a和八相混频器610a，通常一次仅使用其中的一个来生成输出信号(Vsig_out)。所述四相混频器610a或所述八相混频器610b均用于根据Vsig_in和本振信号生成Vsig_out。所述四相混频器610a输入来自四相本振信号发生器631a的四相本振信号(LO 4Φ)，且根据LO 4Φ的频率输出所述输入信号(Visg_in)的频移版本。
所述八相混频器610b输入来自八相本振信号发生器631b的八相本振信号(LO 8Φ)，且根据LO 8Φ的频率输出所述输入信号(Visg_in)的频移版本。图6B示出了八相本振信号的两个周期的示例。该八相本振信号包括八个波形644、646、648、650、652、654、656和658。每个波形644、646、648、650、652、654、656和658可提供给八相混频器610a的不同输入端。
所述八个波形644-656中的每个波形对应于八相位本振信号的一个相位。与每个相位相关联的度标记在波形旁边。具体地，波形644对应0度，波形646对应45度，波形648对应90度，波形650对应135度，波形652对应180度，波形654对应225度，波形656对应270度，以及波形658对应315度。
在图6B中仅示出了所述八相位本振信号的两个周期，以帮助描述在从所述八相位本振信号转换到所述四相位本振信号时可能发生的不确定结果。五条垂直虚线标有0°。这些线中的两条指示波形644(对于所述八相本振信号而言，对应0度)从低幅度转变到高幅度。最后三条线表示如果波形644继续的话，所述波形644将从低幅度转变到高幅度。因此，标有0°的5条垂直虚线种的每条垂直虚线均被所述八相位本振信号的一个周期隔开。
图6B示出了四相本振信号的两个周期的示例。所述四相本振信号包括四个波形670、672、674和676。每个波形670、672、674和676可提供给所述四相混频器610a的不同输入端。所述四个波形670-676中的每个波形分别对应于所述四相本振信号的一个相位。与每个相位相关联的度标记在所述波形旁边。具体地，所述波形670对应0度，所述波形672对应90度，所述波形674对应180度，所述波形676对应270度。
通过停止所述八相本振信号和开始所述四相本振信号来表示从所述八相本振信号到所述四相本振信号的转换。应注意，所述波形670(对于所述四相本振信号而言，对应0度)不会在所述八相本振信号的0度点从低幅度转变到高幅度。标有680的双头箭头表示从所述八相本振信号转换到所述四相本振信号时，存在不确定的相移。该不确定的相移的长度是随机的，使得不能可靠地预测波形670从低幅度到高幅度(相对于标有0°的垂直线而言)转变的点。由于从所述八相振荡器信号转换到所述四相振荡器信号，其他波形672、674、676也具有不确定的相移。例如，所述波形672应该从0°垂直虚线的在90度处从低幅度转变到高幅度，但是表现出类似由双头箭头682表示的不确定的相移。
当从所述四相本振信号转换到所述八相本振信号时，发生类似的不确定的相移，尽管图6B中未描绘这种转换。
因此，当在使用所述四相混频器610a和使用所述八相混频器610b之间切换时，在使用所述四相本振信号发生器631a和使用所述八相本振信号发生器631b之间也会发生切换。在使用所述振荡器信号发生器631a、631b之间的这种切换可能导致两个本地振荡器信号(LO4Φ、LO 8Φ)之间的相位发生不确定的变化。本振信号之间的相位的这种不确定变化可能是个问题。例如，本振信号的相位的这种不确定变化可能不符合用于提供无线通信的行业标准的要求。这可能会限制允许进行转换的时间。在某些情况下，蜂窝电话通话期间无法进行转换。
电路600的另一个问题是，当在路径618提供时钟信号和在路径620上提供时钟信号之间发生切换时，时钟发生器602上的负载可能会改变。在该示例中，当选择所述路径618时，分路器604提供时钟发生器602上的负载，而当选择所述路径620时，反相器606提供时钟发生器602上的负载。负载的变化可能会干扰时钟发生器602中的PLL或其他电路。这种干扰可能导致时钟信号被干扰。在这种干扰之后，时钟可能需要相当长的时间(就时钟周期而言)才能稳定下来。因此，当在路径618和路径620之间切换时，混频器610a和/或610b的操作可能会受到影响。
图7为用于对信号的频率进行偏移的装置700的一个实施例的图。在一个实施例中，所述装置700包含在无线接收机中。所述装置700可以包含在无线接收机204或304中，但不限于这些无线接收机。所述装置700可包含在直接变频接收机(例如，DCR404)，或超外差接收机中，但不限于此。在一个实施例中，所述装置700包含在无线发射机中。所述装置700可以包含在无线发射机202或302中，但不限于这些无线发射机。所述相位发生器942可包含在直接变频发射机(例如，发射机502)，或超外差发射机中，但不限于此。
所述装置700包括频率发生器731、混频器710和模式选择器714。所述频率发生器731用于生成2^(n–1)相振荡器信号(LO(2^(n–1)Φ))或2^n相振荡器信号(LO(2^nΦ))，其中，n为大于1的整数。在一个实施例中，所述2^(n–1)相振荡器信号为四相振荡器信号，所述2^n相振荡器信号为八相振荡器信号。所述模式选择器714可用于在所述2^(n–1)相振荡器信号和所述2^n相振荡器信号之间进行选择。因此，所述装置700可以在所述2^(n–1)相振荡器信号和所述2^n相振荡器信号之间进行转换。在一个实施例中，所述频率发生器731用于实现本地振荡器431。在一个实施例中，所述频率发生器731用于实现本地振荡器531。当提供给混频器时，所述频率发生器731生成的多相信号可以称为“多相振荡器信号”(或“多相本振信号”)。然而，不需要将多相信号提供给混频器，因为许多其他类型的电子电路可以利用该多相信号。
所述混频器710具有接收输入信号(Vsig_in)的信号输入端722。所述混频器710用于根据所述混频器的振荡器输入端接收到的振荡器信号的频率，通过信号输出端724输出输入信号的频率范围偏移版本。如图7所示，通过振荡器输入端726a接收LO(2^(n–1)Φ)。如图7所示，通过振荡器输入端726b接收LO(2^nΦ)。物理上，所述振荡器输入端726a和所述振荡器输入端726b之间可以重叠。例如，可以将LO(2^(n–1)Φ)的各种相位信号与LO(2^nΦ)的至少一部分相位信号提供给混频器710中的相同的节点。
在一个实施例中，所述输入信号(Vsig_in)是射频(radio frequency，RF)信号，由混频器710对该射频信号进行下变频。在一个实施例中，将所述RF信号下变频为基带信号。所述基带信号可以通过所述信号输出端724输出，其中，所述信号输出端724可称为基带信号输出端。在一个实施例中，将所述RF信号下变频为中频信号。在一个实施例中，所述输入信号(Vsig_in)是基带信号，将所述基带信号上变频为RF信号。在一个实施例中，所述输入信号(Vsig_in)是中频信号，将所述中频信号上变频为RF信号。在一个实施例中，所述混频器710利用所述输入信号对载波(例如，振荡器信号)进行调制。
在一个实施例中，所述频率发生器731包括时钟发生器702、第一缓冲器706、第二缓冲器708和相位信号生成电路712。所述时钟发生器702可以是任何能够生成时钟信号的电路。在一个实施例中，所述时钟发生器702包括锁相环(phase-locked loop，PLL)。在一个实施例中，所述PLL包含压控振荡器(voltage-controlled oscillator，VCO)。在一个实施例中，所述PLL包含数字控制振荡器(digital controlled oscillator，DCO)。所述时钟发生器702不需要包含PLL。
在图7所示的实施例中，所述第一缓冲器706和所述第二缓冲器708是反相缓冲器(或反相器)。然而，非反相缓冲器也可以用作所述第一和第二缓冲器706、708。此外，缓冲器的数量可能根据实现方式而变化。在一个实施例中，使用单个缓冲器，而不是所述第一缓冲器706和所述第二缓冲器708。在一个实施例中，第一缓冲器706和第二缓冲器708各自具有单位增益。在一个实施例中，所述第一缓冲器706和所述第二缓冲器708是电压缓冲器。在一个实施例中，所述第一缓冲器706和所述第二缓冲器708是电流缓冲器。
所述时钟信号(CLK)从所述时钟发生器702在经过所述第一缓冲器706和所述第二缓冲器708后提供给所述相位信号生成电路712。所述相位信号生成电路712被示出为具有标记为2^(n–1)Φ的第一输出端和标记为2^nΦ的第二输出端。所述2^(n–1)Φ输出端向所述混频器710提供2^(n–1)Φ相振荡器信号。所述2^nΦ输出端向所述混频器710提供2^nΦ相振荡器信号。
在一个实施例中，所述2^nΦ相振荡器信号包括2^n个相位信号，每个相位信号是所述2^nΦ相振荡器信号的不同相位。在一个实施例中，所述2^n个相位信号中的每一个作为差分信号提供给所述混频器710。因此，在一个实施例中，将给定的差分相位信号提供给，例如，所述混频器710中的两个晶体管的栅极。因此，在一个实施例中，通过2*2^n个电线提供所述2^nΦ相振荡器信号。在一个实施例中，通过2*2^n个电线的子集将所述2^(n–1)Φ相振荡器信号提供给所述混频器710。例如，可以通过2*2^n个电线中的超过一半的电线将所述2^(n–1)Φ相信号提供给所述混频器710。
所述装置700的一个实施例能够在八相振荡器信号和四相振荡器信号之间转换，且相移是确定的。在一个实施例中，当从八相振荡器信号转换到四相振荡器信号时，如果八相振荡器信号继续，所述四相振荡器信号的0度波形(也称为0度相位信号)在所述八相振荡器信号的0度波形从低幅度到高幅度转变的位置及时由低幅度转变到高幅度。在一个实施例中，当从四相振荡器信号转换到八相振荡器信号时，如果四相振荡器信号继续，所述八相振荡器信号的0度波形在所述四相振荡器信号的0度波形从低幅度到高幅度转变的位置及时由低幅度转变到高幅度。更一般地，本文公开的用于对信号的频率进行偏移的电路的实施例能够在生成2^(n–1)相振荡器信号和生成2^n相振荡器信号之间转换，且所述2^(n–1)相振荡器信号和所述2^n相振荡器信号之间的相移是确定的。图11B和图11C描绘了这种转换的示例。下面将讨论图11B和图11C。
所述装置700的一个实施例能够在生成四相振荡器信号和生成八相振荡器信号之间转换，而不改变时钟发生器中的PLL上的负载。因此，可以在不干扰PLL的情况下，在生成四相振荡器信号和个八相振荡器信号之间进行转换。因此，可以在不需要较长的时间来稳定时钟信号的情况下进行转换。在一个实施例中，所述缓冲器706在所述八相模式和所述四相模式下在所述时钟发生器702上提供相同的负载，有助于在所述八相模式和所述四相模式之间发生转换时，加快PLL的稳定。另一种方式是，在八相模式和四相模式下，将所述时钟(CLK)沿着相同的电性路径提供给所述相位信号生成电路712，以便在所述八相模式和所述四相模式下保持时钟发生器702上的负载相同。这与图6A的电路不同，在所述图6A的电路中，当使用路径618向所述四相本振信号发生器631a提供所述时钟信号时，所述分路器604与所述时钟发生器602连接，当使用路径620向所述八相本振信号发生器631b提供所述时钟信号时，所述反相器606与所述时钟发生器602连接。更一般地，本文公开的用于对信号的频率进行偏移的电路的实施例能够在生成2^n相振荡器信号和2^(n–1)相振荡器信号之间转换，而不改变时钟发生器中的PLL上的负载。
图9A是相位发生器942的一个实施例的图。图9A的所述相位发生器942可用于图7的所述相位信号生成电路712中。所述相位发生器942可以用于生成八相信号或四相信号，所述八相信号或所述四相信号为多相信号。所述八相信号是2^n相信号的一个示例，所述四相信号是2^(n–1)相信号的一个示例。可以将任一个多相信号提供给混频器。因此，所述多相信号也可以称为2^n相本振信号和2^(n–1)相本振信号。
在一个实施例中，所述相位发生器942包含在无线接收机中。所述相位发生器942可以包含在无线接收机204或304中，但不限于这些无线接收机。所述相位发生器942可包含在直接变频接收机(例如，DCR404)，或超外差接收机中，但不限于此。在一个实施例中，所述相位发生器942包含在无线发射机中。所述相位发生器942可以用在无线发射机202或302中，但不限于这些无线发射机。所述相位发生器942可包含在直接变频发射机(例如，发射机502)，或超外差发射机中，但不限于此。
所述相位发生器942具有多个相位信号生成级902(1)-902(8)。当讨论所述相位信号生成级中的一个或多个时，将使用附图编号902，而不特指某个相位信号生成级。相位信号生成级902可以更简洁地称为“级”。每个级902用于基于其输入生成多相信号中的一个相位信号。当处于八相模式时，所述级902可共同生成图8的波形804-818。当处于四相模式时，所述级902中的四个可以一起生成图8的波形820、822、824和826。
所述波形804-818统称为八相信号。在一些实施例中，所述八相信号用作混频器的输入，在这种情况下，所述波形804-818可以称为八相本振信号。所述八个波形804-818中的每个波形对应于八相信号的一个相位。因此，所述波形804-818中的每个波形可以称为八相信号的一个相位(或一个相位信号)。相位可以由度来指定，度表示波形何时从低幅度转变到高幅度。波形804对应0度，波形806对应45度，波形808对应90度，波形810对应135度，波形812对应180度，波形814对应225度，波形816对应270度，以及波形818对应315度。
所述波形804-818在图8中根据其相位进行排序。所述波形804-818在此可以基于此顺序称为奇数相位信号或偶数相位信号。在图8中，波形804、808、812和816称为“奇数相位信号”，而波形806、810、814和818称为“偶数相位信号”。
在图8的示例中，八个波形804-818中的每个波形是二进制周期信号。在一些实施例中，八相信号的每个相位具有相同的占空比。在图8的示例中，八个波形804-818中的每个波形具有占空比1/8或12.5％，但这不是必需的。在图8的示例中，所述八个波形804-818都是不重叠的，但这不是必需的。“不重叠”是指所述八个波形804-818中的任何波形之间没有重叠。在一个实施例中，八相信号的每个相位具有相同的占空比，但是相位之间有一些重叠。
下面是关于哪些级902可以在八相模式的一个实施例中生成哪些波形的细节。在一个实施例中，图8中波形804-818旁边的术语Φ1-Φ8对应于哪些级902生成所述波形。相位信号生成级902(1)可生成波形804；相位信号生成级902(2)可生成波形806；相位信号生成级902(3)可生成波形808；相位信号生成级902(4)可生成波形810；相位信号生成级902(5)可生成波形812；相位信号生成级902(6)可生成波形814；相位信号生成级902(7)可生成波形816；以及相位信号生成级902(8)可生成波形818。
级902在本文中基于其在2^n模式下生成的波形称为奇数级或偶数级。因此，级902(1)、902(3)、902(5)和902(7)在本文中定义为奇数级。级902(2)、902(4)、902(6)和902(6)在本文中定义为偶数级。
下面是四相模式的一个示例中可能生成的波形的细节。波形820-826统称为四相信号。在图4的示例中，所述四个波形820-826中的每个波形是二进制周期信号。在一些实施例中，将所述四相信号用作混频器的输入，在这种情况下，所述波形820-826可以称为四相本振信号。所述四个波形820-826中的每个波形对应于所述四相信号的一个相位。相位可以由度来指定，度表示波形何时从低幅度转变到高幅度。所述波形820对应0度，所述波形822对应90度，所述波形824对应180度，以及所述波形826对应270度。
在一些实施例中，四相信号的每个相位具有相同的占空比。在图8的示例中，所述四个波形820-826中的每个波形具有占空比1/4或25％，但这不是必需的。在图8的示例中，所述四个波形820-826都是不重叠的，但这不是必需的。在一个实施例中，四相信号的每个相位具有相同的占空比，但相位之间存在一些重叠。
在一个实施例中，图8中所述波形820-826旁边的术语Φ1、Φ3、Φ5和Φ7对应于哪些级902生成所述波形。相位信号生成级902(1)可生成波形820；相位信号生成级902(3)可生成波形822；相位信号生成级902(5)可生成波形824；以及相位信号生成级902(7)可生成波形826。
在四相模式的一个实施例中，相位信号生成级902(2)、902(4)、902(6)和902(8)不生成所述四相信号的相位信号。因此，所述相位信号生成级902(2)可生成波形828；所述相位信号生成级902(4)可生成波形828；所述相位信号生成级902(6)可生成波形828；所述相位信号生成级902(8)可生成波形828。因此，在该示例中，所述奇数级902(1)、902(3)、902(5)和902(7)均可以用于生成所述四相振荡器信号中的一个相位信号。
更具体地，每个级902可基于相应级902的输入端的信号生成多相信号的一个相位信号。每个级902具有模式输入端922。所述模式输入端可用于选择该级902是在八相模式中还是在四相模式下操作。附图编号922用于表示模式输入端，而不特指某个级902。在一个实施例中，每个所述级902具有固定输入端924。在一个实施例中，所述固定输入端924用于输入一个或多个二进制周期信号。附图标记924用于表示固定输入端，而不特指某个级902。在一些实施例中，所述级902包含逻辑门(例如，AND、NAND、NOR等)，所述逻辑门响应一个或多个逻辑信号，每个逻辑信号具有高值和低值。二进制周期信号可以在高逻辑值和低逻辑值之间转变。图12示出了二进制周期信号的几个示例。所述时钟信号(CLK)802是二进制周期信号的一个示例。图12中的波形1202-1216是二进制周期信号的示例。图11A的实施例将更详细地讨论所述波形1202-1216。
再次参照图9A，在所述相位发生器942的一个实施例中，在四相模式和八相模式下，均通过每个级902的固定输入端924向所述级902提供相同的二进制周期信号，这有助于在四相模式和八相模式之间转换时提供振荡器信号的相位之间的确定性关系(反之亦然)。在图9A中，这些信号标记为S1-S8。
参照图9A，级902(1)的固定输入端924(1)在四相模式和八相模式下均接收信号S1；级902(2)的固定输入端924(2)在四相模式和八相模式下均接收信号S2；级902(3)的固定输入端924(3)在四相模式和八相模式下均接收信号S3；级902(4)的固定输入端924(4)在四相模式和八相模式下均接收信号S4；级902(5)的固定输入端924(5)在四相模式和八相模式下均接收信号S5；级902(6)的固定输入端924(6)在四相模式和八相模式下均接收信号S6；级902(7)的固定输入端924(7)在四相模式和八相模式下均接收信号S7；以及级902(8)的固定输入端924(8)在四相模式和八相模式下均接收信号S8。
所述相位发生器942具有控制器910。所述控制器910可用于控制所述级902，以便在八相模式和四相模式之间进行选择。在一个实施例中，所述控制器910接收模式选择信号，所述模式选择信号指示所述控制器910是在四相模式还是八相模式下操作所述级902。
所述控制器910向相应的奇数级902(1)、902(3)、902(5)和902(7)的模式输入端922(1)、922(3)、922(5)和922(7)提供第一模式控制信号912。所述控制器910向相应的偶数级902(2)、902(4)、902(6)和902(8)的模式输入端922(2)、922(4)、922(6)和922(8)提供第二模式控制信号914。在一个实施例中，所述第一模式控制信号912是用于选择八相模式的二进制周期信号，但是也是用于选择四相模式的稳态信号。在一个实施例中，所述第一模式控制信号912是用于选择所述八相模式的所述时钟信号802的第一版本。在一个实施例中，所述第二模式控制信号914是用于选择八相模式的二进制周期信号，但是也是用于选择四相模式的稳态信号。在一个实施例中，所述第二模式控制信号914是用于选择所述八相模式的所述时钟信号802的第二版本。
在一个实施例中，所述控制器910通过第一输入端926(1)接收第一二进制周期信号S9，并通过第二输入端926(2)接收第二二进制周期信号S10。在一个实施例中，所述控制器910具有第一输出端928(1)，所述第一输出端928(1)响应于指示所述八相模式的模式选择信号，向所述奇数级902(1)、902(3)、902(5)和902(7)中的模式输入端922提供所述第一二进制周期信号。为了使第一二进制周期信号通过，所述控制器910可以闭合开关SW1并断开开关SW2。在一个实施例中，所述控制器910具有第二输出端928(2)，所述第二输出端928(2)响应于指示所述八相模式的模式选择信号，向所述偶数级902(2)、902(4)、902(6)和902(8)中的模式输入端922提供所述第二二进制周期信号。为了使第二二进制周期信号通过，所述控制器910可以闭合开关SW3并断开开关SW4。
为了在所述四相模式中操作所述级902，在一个实施例中，所述控制器910用第一和第二稳态信号替换所述第一和第二二进制周期信号(S9、S10)。在将稳态信号输入到级902中的逻辑门的实施例中，所述稳态信号具有高逻辑值或低逻辑值，但不在高逻辑值和低逻辑值之间转换。因此，“稳态”意味着保持在一个状态(例如，逻辑高或逻辑低)。高逻辑值和低逻辑值的大小可以取决于级902中的逻辑门。稳态的大小可能随时间而变化，只要它保持在相同的状态即可。
为了将所述第一稳态信号传递到所述奇数级902(1)、902(3)、902(5)和902(7)的所述模式输入端922，所述控制器910可以断开开关SW1并闭合开关SW2。开关SW2连接到所述第一稳态信号(SS1)。在一个实施例中，所述第一稳态信号是正(非零)电压，例如Vdd。在一个实施例中，所述奇数级902(1)、902(3)、902(5)和902(7)将SS1作为高逻辑信号而做出反应。
为了将所述第二稳态信号传递到所述偶数级902(2)、902(4)、902(6)和902(8)的所述模式输入端922，所述控制器910可以断开开关SW3并闭合开关SW4。开关SW4连接到所述第二稳态信号(SS2)。在一个实施例中，所述第二稳态信号比所述第一稳态信号(例如，Vss)的电压低。在一个实施例中，所述偶数级902(2)、902(4)、902(6)和902(8)将SS2作为低逻辑信号而做出反应。
图9B示出了所述控制器910的一个实施例的进一步细节。所述控制器910包括模式选择逻辑940和开关SW1、SW3、SW2和SW4。所述模式选择逻辑940接收模式选择信号并生成信号(例如，电压)以控制所述开关SW1、SW2、SW3和SW4。所述模式选择信号可以是任何模拟或数字信号。在一个实施例中，所述模式选择信号是二进制信号，使得一个逻辑值选择2^(n–1)相模式，而另一个逻辑值选择2^n相模式。所述模式选择逻辑940生成电压VSW1、VSW2、VSW3和VSW4以控制相应的开关。在一个实施例中，每个开关包括至少一个晶体管。在一个实施例中，将所述电压VSW1、VSW2、VSW3和VSW4施加于各个晶体管的控制端(例如，栅极)以断开/闭合所述开关。所述模式选择逻辑940可以参照图9A的所述控制器910的描述进行操作，以便控制所述开关以向所述级902提供模式选择信号。
图9B省略了所述控制器910的一些细节，从而使所述附图不模糊。例如，在图9B中未示出所述开关SW1、SW2、SW3和SW4的连接细节。同样地，图9B中省略了第一二进制周期信号S9、第二二进制周期信号S10、第一模式控制信号912和第二模式控制信号914，从而使所述附图不模糊。可以理解的是，图9A示出和描述的所述开关SW1、SW2、SW3和SW4的连接和操作也适用于图9B的所述控制器910的一个实施例。
所述模式选择逻辑940可以使用硬件、软件或硬件和软件两者的组合来实现。例如，所述模式选择逻辑940可以使用现场可编程门阵列(field-programmable gate array，FPGA)、专用集成电路(application-specific integrated circuit，ASIC)、专用标准产品(application-specific standard product，ASSP)、片上系统(system-on-a-chip，SOC)、复杂可编程逻辑器件(complex programmable logic device，CPLD)、专用计算机等实现。在一个实施例中，软件(存储在存储设备上)用于对一个或多个处理器进行编程以实现所述模式选择逻辑940执行的功能。
图10是向混频器710提供振荡器信号的相位信号生成电路712的一个实施例的图。图10中的所述相位信号生成电路712是图7中的相位信号生成电路712的一个实施例。图10中的相位信号生成电路712包括分频器1004和相位发生器942。
所述分频器1004输入时钟信号(CLK)，并基于所述CLK生成二进制周期信号。图12示出了时钟信号(CLK)802的一个示例。图12示出了二进制周期信号1202-1216的几个示例，所述二进制周期信号1202-1216是由所述分频器1004的一个实施例基于所述时钟信号802生成的。在图12的示例中，所述二进制周期信号1202-1216具有相同的频率，但是在相位上彼此移位。“在相位上彼此移位”是指在不同的时间由低幅度转变到高幅度。例如，波形1202可以被认为是零度，波形1204可以被认为是45度，等等。在该示例中，每个所述二进制周期信号1202-1216的频率为所述时钟信号802的频率的四分之一。所述二进制周期信号1202-1216不一定要具有所述时钟信号802的频率的四分之一。
参照图10，所述分频器1004向所述相位发生器942提供所述二进制周期信号。所述相位发生器942包括控制器910和多个相位信号生成级902(1)-902(m)。所述模式选择信号用于指示所述控制器910是否应在2^(n–1)相模式或2^n相模式下操作所述级902。在一个实施例中，m等于2^n。例如，在所述相位发生器942可以在所述四相模式或所述八相模式下操作的实施例中，m等于8，n等于3。
在一个实施例中，每个级902连接到所述混频器710的物理输入端。在一个实施例中，在所述2^(n–1)相模式和所述2^n相模式下，每个级902保持连接到所述混频器710的同一物理输入端。当处于所述2^n相模式时，每个级902输出2^n相振荡器信号中的一个相位信号。例如，在所述2^n相模式下，级902(1)输出Φ1信号，级902(m)输出Φm信号。当处于所述2^(n–1)相模式时，一半的级902输出2^(n–1)相振荡器信号中的相位信号。例如，所述奇数级中的每个级可以输出所述2^(n–1)相振荡器信号中的一个相位信号。在2^(n–1)相模式的一个实施例中，所述偶数级输出低逻辑信号。
图11A是相位信号生成电路712的一个实施例的图。图11A的所述电路712可用于提供八相信号或四相信号。当用于向混频器提供多相信号时，所述电路712可以提供八相本振信号或四相本振信号。图11A的所述电路712是图7的相位信号生成电路712的一个实施例。图11A的所述电路712描述了图9A的所述相位信号生成电路712的一个实施例的进一步的细节。
图11A的所述电路712包括分频器1004，这是图10的分频器1004的一个实施例。图11A的所述电路712包括控制器910，这是图10的控制器910的一个实施例。应注意，所述控制器910可以具有模式选择逻辑940，如图9B所示，以控制所述开关SW1、SW2、SW3和SW4。然而，图11A中未示出所述模式选择逻辑940。图11A的所述电路712包括相位信号生成级1101，这是是图10的相位信号生成级902(1)-902(m)的一个实施例。
所述电路712输入时钟信号(CLK)和反相时钟信号。应注意，在附图中，通过在术语“CLK”上方加短条来表示反相时钟信号。所述时钟信号(CLK)可以是图8中的波形802，在图12中重新示出。所述反相时钟信号可以是波形802的反相形式。将所述时钟信号(CLK)输入到所述控制器910的第一输入端926(1)。因此，所述时钟信号(CLK)连接到开关SW1的一端。将所述反相时钟信号输入到所述控制器910的第二输入端926(2)。因此，所述反相时钟信号连接到开关SW3的一端。
所述控制器910的第一输出端928(1)向各个级提供第一模式选择信号912。所述控制器910的第二输出端928(2)向各个级提供第二模式选择信号914。为了提供第一和第二模式选择信号而对所述开关SW1、SW2、SW3和SW4执行的操作可以类似于图9A的控制器910中所描述的操作。
在图11A的所述电路的一个实施例中，在八相模式下，所述第一模式选择信号912是所述时钟信号802；在四相模式下，所述第一模式选择信号912是Vdd；在八相模式下，所述第二模式选择信号914是反相时钟信号(例如，CLK的反相版本)；以及在四相模式下，所述第二模式选择信号914是Vss。
图11A的所述分频器1004也可以称为四分频电路。所述分频器1004包括两个主从触发器，它们相互连接。第一主从触发器包括第一主锁存器1102和第一从锁存器1104。第二主从触发器包括第二主锁存器1106和第二从锁存器1108。每个锁存器1102-1108具有D输入端、D的反相输入端、Q输出端和Q的反相输出端。每个锁存器1102-1108具有c输入端(c)和c的反相输入端(c的反相形式)。应注意，在附图中，D的反相形式通过在字母“D”上方加短条表示，Q的反相形式通过在字母“Q”上方加短条表示，以及c的反相形式通过在字母“c”上方加短条表示。
将所述时钟信号(CLK)输入到所述锁存器1102和1106的c的反相输入端。将所述时钟信号(CLK)输入到所述锁存器1104和1108的所述c输入端。将所述反相时钟信号输入到所述锁存器1102和1106的所述c输入端。将所述反相时钟信号输入到所述锁存器1104和1108的所述c的反相输入端。
所述第一主锁存器1102的所述Q的反相输出端输出信号“Q1”。所述第一主锁存器1102的所述Q输出端输出信号“Q1的反相版本”。所述第一从锁存器1104的所述Q的反相输出端输出信号“Q2的反相版本”。所述第一从锁存器1104的所述Q输出端输出信号“Q2”。所述第二主锁存器1106的所述Q的反相输出端输出信号“Q3”。所述第二主锁存器1106的所述Q输出端输出信号“Q3的反相版本”。所述第二从锁存器1104的所述Q的反相输出端输出信号“Q4的反相版本”。所述第二从锁存器1108的所述Q输出端输出信号“Q4”。这里，所述主锁存器输出的信号可以称为主二进制周期信号。这里，所述从锁存器输出的信号可以称为从二进制周期信号。
在一个实施例中，图12示出了一个实施例中由锁存器输出的波形。波形1202是Q1的一个实施例。波形1204是Q2的一个实施例。波形1206是Q3的一个实施例。波形1208是Q4的一个实施例。波形1210是Q1的反相版本的一个实施例。波形1212是Q2的反相版本的一个实施例。波形1214是Q3的反相版本的一个实施例。波形1216是Q4的反相版本的一个实施例。
将来自所述锁存器的各种波形输入到相位信号生成级1101中的某些级中。存在八个相位信号生成级。当所述八个相位信号生成级在八相模式下操作时，该八个相位信号生成级共同输出八相信号。八相振荡器信号的一个示例是图8中的波形804-818。每一个级中的反相器的输出端的符号Φ1～Φ8表示该级在八相模式下输出的是波形804～818中的哪个波形。
当所述八个相位信号生成级在四相模式下操作时，该八个相位信号生成级共同输出四相信号。四相信号的一个示例是图8中的波形820-826。应注意，四个所述级可以在四相模式下输出波形828。每一个级中的反相器的输出端的符号Φ1～Φ8表示该级在四相模式下输出的是波形820–828中的哪个波形。
第一级包括第一与非门1121和第一非门1131。所述第一与非门1121输入所述分频器1004提供的Q1和Q3的反相版本。Q1和Q3的反相版本是图9A中的信号S1的一个示例。所述第一与非门1121也输入所述第一模式选择信号912。当所述第一模式选择信号912为所述时钟信号802时，所述第一级输出波形804。当所述第一模式选择信号912为Vdd时，所述第一级输出波形820。
第二级包括第二与非门1122和第二非门1132。所述第二与非门1122输入所述分频器1004提供的Q2和Q4的反相版本。Q2和Q4的反相版本是图9A中的信号S2的一个示例。所述第二与非门1122也输入所述第二模式选择信号914。当所述第二模式选择信号914为反相时钟信号802(也称为反相时钟信号)时，所述第二级输出波形806。当所述第二模式选择信号914为Vss时，所述第二级输出波形828。
第三级包括第三与非门1123和第三非门1133。所述第三与非门1123输入所述分频器1004提供的Q1和Q3。Q1和Q3的反相版本是图9A中的信号S3的一个示例。所述第三与非门1123也输入所述第一模式选择信号912。当所述第三模式选择信号912为所述时钟信号802时，所述第三级输出波形808。当所述第三模式选择信号912为Vdd时，所述第三级输出波形822。
第四级包括第四与非门1124和第四非门1134。所述第四与非门1124输入所述分频器1004提供的Q2和Q4。Q2和Q4是图9A中的信号S4的一个示例。所述第四与非门1124也输入所述第四模式选择信号914。当所述第二模式选择信号914为反相时钟信号802(也称为反相时钟信号)时，所述第四级输出波形810。当所述第二模式选择信号914为Vss时，所述第四级输出波形828。
第五级包括第五与非门1125和第五非门1135。所述第五与非门1125输入所述分频器1004提供的Q1的反相版本和Q3。Q1的反相版本和Q3是图9A中的信号S5的一个示例。所述第五与非门1125也输入所述第一模式选择信号912。当所述第一模式选择信号912为所述时钟信号802时，所述第五级输出波形812。当所述第一模式选择信号912为Vdd时，所述第五级输出波形824。
第六级包括第六与非门1126和第六非门1136。所述第六与非门1126输入所述分频器1004提供的Q2的反相版本和Q4。Q2的反相版本和Q4是图9A中的信号S6的一个示例。所述第六与非门1126也输入所述第二模式选择信号914。当所述第二模式选择信号914为反相时钟信号802(也称为反相时钟信号)时，所述第六级输出波形814。当所述第二模式选择信号914为Vss时，所述第二级输出波形828。
第七级包括第七与非门1127和第七非门1137。所述第七与非门1127输入所述分频器1004提供的Q1的反相版本和Q3的反相版本。Q1的反相版本和Q3的反相版本是图9A中的信号S7的一个示例。所述第七与非门1127也输入所述第一模式选择信号912。当所述第一模式选择信号912为所述时钟信号802时，所述第七级输出波形816。当所述第一模式选择信号912为Vdd时，所述第七级输出波形826。
第八级包括第八与非门1128和第八非门1138。所述第八与非门1128输入所述分频器1004提供的Q2的反相版本和Q4的反相版本。Q2的反相版本和Q4的反相版本是图9A中的信号S8的一个示例。所述第八与非门1128也输入所述第二模式选择信号914。当所述第二模式选择信号914为反相时钟信号802(也称为反相时钟信号)时，所述第八级输出波形818。当所述第二模式选择信号914为Vss时，所述第八级输出波形828。
如图11A所示，具有与非门和非门的级的实现是一个实施例。在其他实施例中，所述级通过不同类型的逻辑门实现。在一些实施例中，所述级可以包括除逻辑门之外的元件和/或逻辑门和其他元件。
在一个实施例中，在所述四相信号和所述八相信号之间无缝转换。例如，在一个实施例中，存在小的确定性相移。图11B示出了图11A的电路的一个实施例中八相信号和四相信号之间的一种可能的转换。图中描述了所述八个级输出的波形。级1在所述八相模式期间输出波形804，并无缝转换到在四相模式下输出波形820。图11B示出波形820在标记为0度的虚线处由低幅度转变到高幅度，这与波形804相同。并不要求两个波形804、820在完全0度线处由低幅度转变到高幅度。例如，由于例如部件(例如，逻辑门)中的延迟，可以相对于零度线有小的偏移。然而，由于波形804和波形820均基于来自所述分频器1004的相同的二进制周期信号生成，因此在一个实施例中，由低幅度到高幅度的转变将非常接近于0度线。因此，与在图6B的示例中描述的不确定的相移680不同，在一个实施例中，当从所述八相信号转换到所述四相信号时，存在确定的相移。此外，在一个实施例中，所述相移为零度。正如所指出的，由于，例如，部件(例如，逻辑门)中的延迟，可以相对于零度线有小的偏移。
级2在所述八相模式期间输出波形806，并无缝转换到所述四相模式下输出波形828。级3在所述八相模式期间输出波形808，并无缝转换到所述四相模式下输出波形822。级4在所述八相模式期间输出波形810，并无缝转换到所述四相模式下输出波形828。级5在所述八相模式期间输出波形812，并无缝转换到所述四相模式下输出和波形824。级6在所述八相模式期间输出波形814，并无缝转换到所述四相模式下输出波形828。级7在所述八相模式期间输出波形816，并无缝转换到所述四相模式下输出波形826。级8在所述八相模式期间输出波形818，并无缝转换到所述四相模式下输出波形828。在一个实施例中，对于级2至级8，当从所述八相信号转换到所述四相信号时，也存在确定的相移。此外，在一个实施例中，每个所述相移为零度。由于，例如，部件(例如，逻辑门)中的延迟，可以相对于零度线有小的偏移。
图11C描述了图11A中的所述电路的一个实施例中所述四相信号和所述八相信号之间可能的转换。图中示出了所述八个级输出的所述波形。级1在所述四相模式期间输出波形820，并无缝转换到所述八相模式下输出波形804。图11C示出波形804在标记为0度的虚线处由低幅度转变到高幅度，这与波形820相同。并不要求两个波形820、804在完全0度线处由低幅度转变到高幅度。由于，例如，部件(例如，逻辑门)中的延迟，可以相对于零度线有小的偏移。然而，由于波形820和波形804均基于来自所述分频器1004的相同的二进制周期信号生成，因此在一个实施例中，由低幅度到高幅度的转变将非常接近于0度线。因此，在一个实施例中，当从所述四相信号转换到所述八相信号时，存在确定的相移。此外，在一个实施例中，每个所述相移为零度。正如所指出的，由于，例如，部件(例如，逻辑门)中的延迟，可以相对于零度线有小的偏移。
级2在所述四相模式期间输出波形828，并无缝转换到所述八相模式下输出波形806。级3在所述四相模式期间输出波形822，并无缝转换到所述八相模式下输出波形808。级4在所述四相模式期间输出波形828，并无缝转换到所述八相模式下输出波形810。级5在所述四相模式期间输出波形824，并无缝转换到所述八相模式下输出波形812。级6在所述四相模式期间输出波形828，并无缝转换到所述八相模式下输出波形814。级7在所述四相模式期间输出波形826，并无缝转换到所述八相模式下输出波形816。级8在所述四相模式期间输出波形828，并无缝转换到所述八相模式下输出波形818。在一个实施例中，对于级2至级8，当从所述四相信号转换到所述八相信号时，也存在确定的相移。此外，在一个实施例中，每个所述相移为零度。正如所指出的，由于，例如，部件(例如，逻辑门)中的延迟，可以相对于零度线有小的偏移。
在一个实施例中，在所述四相信号和所述八相信号之间转换时的确定的相移允许在使用所述四相信号和所述八相信号时进行转换。例如，可以在向混频器提供所述四相信号和所述八相信号时进行转换。因此，例如，在无线通信设备处理信号时，可以进行所述四相信号和所述八相信号之间的转换。作为示例，可以在蜂窝电话传输无线信号时进行所述四相信号和所述八相信号之间的转换。
图13是操作相位信号生成电路712的过程1300的一个实施例的流程图。在一个实施例中，所述过程1300由所述相位信号生成电路712执行。在一个实施例中，所述过程1300在无线接收机中执行。所述过程1300可以由无线接收机204或304执行，但不限于这些无线接收机。所述过程1300可由直接变频接收机(例如，DCR404)，或超外差接收机执行，但不限于此。在一个实施例中，所述过程1300在无线发射机中执行。所述过程1300可以由无线发射机202或302执行，但不限于这些无线发射机。所述过程1300可由直接变频发射机(例如，发射机502)，或超外差发射机执行，但不限于此。
所述相位信号生成电路712具有2^n个相位信号生成级902，其中，n为大于1的整数。在一个实施例中，存在2^(n–1)个奇数级和2^(n–1)个偶数级。为了方便起见，以一定的顺序描述所述过程1300。可以在步骤1304之前和/或之后执行步骤1302。因此，步骤的顺序可以颠倒。
步骤1302包括：向所述2^n个相位信号生成级902中的每个级的模式输入端922提供有源二进制周期信号，并向所述2^n个级中的每个级的剩余输入端924提供其他二进制周期信号，以在第一模式下共同生成2^n相信号。所述第一模式可以称为2^n模式。
在步骤1302的一个实施例中，所述有源二进制周期信号是所述时钟信号802的一个版本。例如，可以向所述2^(n–1)个奇数级的所述模式输入端922提供所述时钟信号802，而向所述2^(n–1)个偶数级的所述模式输入端922提供所述时钟信号802的反相版本。
在步骤1302的一个实施例中，向所述2^n个级中的每个级的剩余输入端提供图12所示的波形1202-1216中的两个。在一个实施例中，所述剩余输入端是指固定输入端924。在步骤1302的一个实施例中，根据图11A中的描述，向所述2^n个级中的每个级的剩余输入端924提供来自所述分频器1004的信号。
步骤1304包括：向所述2^(n–1)个奇数级中的每个级的模式输入端922提供第一稳态信号，向所述2^(n–1)个偶数级中的每个级的模式输入端提供第二稳态信号，并向所述2^n个级中的每个级的剩余输入端924提供与所述第一模式下相同的二进制周期信号，以使所述2^(n–1)个奇数级或所述2^(n–1)个偶数级在第二模式中共同生成2^(n–1)相信号。
在步骤1304的一个实施例中，提供给2^(n–1)个奇数级中的每个级的模式输入端922的第一稳态信号是高逻辑信号(例如，Vdd)。在步骤1304的一个实施例中，提供给2^(n–1)个偶数级中的每个级的模式输入端922的第二稳态信号是低逻辑信号(例如，Vss)。
在一个实施例中，从有源二进制周期信号切换(例如，CLK)到第一稳态信号使奇数级从2^n相模式转换到2^(n–1)相模式。此外，这种转换可能是无缝的。例如，例如，对于图11B和图11C所讨论的，可以存在小的确定的相移。
图14是向相位信号生成级902提供二进制周期信号的过程1400的一个实施例的流程图。所述过程1400可以结合所述过程1300中的步骤1302使用。在一个实施例中，所述过程1400由所述相位信号生成电路712执行。在一个实施例中，所述过程1400在无线接收机中执行。所述过程1400可以由无线接收机204或304执行，但不限于这些无线接收机。所述过程1400可以由直接变频接收机(例如，DCR404)，或超外差接收机执行，但不限于此。在一个实施例中，所述过程1400在无线发射机中执行。所述过程1500可以由无线发射机202或302执行，但不限于这些无线发射机。所述过程1400可由直接变频发射机(例如，发射机502)，或超外差发射机执行，但不限于此。
步骤1402包括：对时钟信号进行分频以生成二进制周期信号。在一个实施例中，图11A的所述分频器1004用于生成所述二进制周期信号。在一个实施例中，所述时钟信号为时钟信号802(参见图12)，且所述二进制周期信号为波形1202-1216。
步骤1404包括：向2^(n–1)个奇数级902的模式输入端922提供所述时钟信号的第一版本作为有源二进制周期信号。在一个实施例中，向2^(n–1)个奇数级902的模式输入端922提供所述时钟信号802。
步骤1406包括：向2^(n–1)个偶数级902的模式输入端922提供所述时钟信号的第二版本作为有源二进制周期信号。在一个实施例中，向2^(n–1)个偶数级902的模式输入端922提供所述时钟信号802的反相版本。
图15为2^n相模式和2^(n–1)相模式之间转换的过程1500的一个实施例的流程图。在一个实施例中，所述过程1500由所述相位信号生成电路712执行。在一个实施例中，所述过程1500在无线接收机中执行。所述过程1500可以由无线接收机204或304执行，但不限于这些无线接收机。所述过程1500可由直接变频接收机(例如，DCR404)，或超外差接收机执行，但不限于此。在一个实施例中，所述过程1500在无线发射机中执行。所述过程1500可以由无线发射机202或302执行，但不限于这些无线发射机。所述过程1500可由直接变频发射机(例如，发射机502)，或超外差发射机执行，但不限于此。
步骤1502包括：将来自所述分频器1004的二进制周期信号输入到每个相位信号生成级902中。在某个时刻，启动相位信号生成电路712。例如，可以在无线通信设备(包括所述电路712)上电时启动所述相位信号生成电路712。然而，所述相位信号生成电路712随后可以连续操作，使得所述分频器1004继续生成所述二进制周期信号，然后将其提供给各个相位信号生成级902。这有助于促进2^n相模式和2^(n–1)相模式之间的无缝转换。
步骤1504包括：将时钟信号802输入到每个级902。在一个实施例中，将所述时钟信号802输入到每个奇数级的模式输入端922，并将所述时钟信号802的反相版本输入到每个偶数级的模式输入端922。因此，短语“将时钟信号输入到每个级”包括：输入所述时钟信号或所述时钟信号的反相版本。
步骤1506包括：判断是否进行模式切换。在一个实施例中，基于包含所述相位信号生成电路712的电子设备的功率电平消耗进行所述判断。例如，可以基于蜂窝电话的功率电平来进行切换。在一个实施例中，这基于RF输出端518的功率电平。在一个实施例中，功率电平大于阈值表示应使用所述2^n相模式(例如，八相模式)，而功率电平小于阈值表示应使用所述2^(n–1)相模式(例如，四相模式)。在一个实施例中，在所述2^n相模式下进行操作减少了失真。例如，在所述八相模式下进行操作可以减少无线通信设备发射的RF信号中的失真。在一个实施例中，在所述2^(n–1)相模式下进行操作降低了功耗(相对于所述2^n相模式而言)。例如，在所述四相模式下进行操作可以降低无线通信设备中的功耗(相对于所述八相模式而言)。
响应于确定不应转换到所述2^(n–1)相模式，继续执行所述过程1500中的步骤1502和1504。
响应于确定应转换到所述2^(n–1)相模式，继续执行所述过程1500中的步骤1508。步骤1508包括：继续将来自所述分频器1004的二进制周期信号输入到每个相位信号生成级902中。
步骤1510包括：用稳态信号替换所述级的所述模式输入端922处的所述时钟信号802。在一个实施例中，将第一稳态信号(例如，SS1)输入到所述2^(n–1)个奇数级902和将第二稳态信号(例如，SS2)输入到所述2^(n–1)个偶数级902。在一个实施例中，所述第一稳态信号是高逻辑信号(例如，Vdd)。在一个实施例中，所述第二稳态信号是低逻辑信号(例如，Vss)。
步骤1512包括：判断是否进行模式切换。可以基于与上面关于步骤1506讨论的类似考虑而进行该步骤。例如，可以基于蜂窝电话发射机的功率电平来进行切换。响应于确定不应转换到所述2^n模式，继续执行所述过程中的步骤1508和1510。响应于确定应转换到所述2^n模式，继续执行所述过程中的步骤1502和1504。
在一个实施例中，包括一种装置。所述装置包括：缓冲器；连接到缓冲器的时钟发生器；分频器，用于对所述时钟信号进行分频以生成二进制周期信号；2^n个相位信号生成级，所述2^n个级包括2^(n–1)个奇数级和2^(n–1)个偶数级，其中n为大于1的整数；以及控制器，用于将所述2^n个相位信号生成级在第一模式和第二模式之间切换，其中，在所述第一模式中，所述2^n个级基于时钟信号和二进制周期信号共同生成2^n相信号，在第二模式中，所述2^(n–1)奇数级或所述2^(n–1)偶数级基于二进制周期信号共同生成2^(n–1)相信号。所述时钟发生器用于在所述第一模式和所述第二模式下通过所述缓冲器提供所述时钟信号，其中，在所述第一模式和所述第二模式下，所述缓冲器在所述时钟发生器上提供相同的负载。
在一个实施例中，包括一种方法。所述方法包括：在第一模式和第二模式下沿相同的电性路径将来自时钟发生器的时钟信号提供给分频器，以便保持在所述第一模式和所述第二模式下所述时钟发生器上的负载相同；所述分频器对所述时钟信号进行分频，以生成二进制周期信号；在所述第一模式下基于所述时钟信号和所述二进制周期信号生成2^n相信号；以及在所述第二模式下基于所述二进制周期信号生成2^(n–1)相信号。
本文所述的技术可以使用硬件、软件或硬件和软件两者的组合来实现。所使用的软件存储在一个或多个上述处理器可读存储设备上，以对一个或多个所述处理器编程以执行本文所述的功能。所述处理器可读存储设备可以包括计算机可读介质，例如易失性和非易失性介质、可移动和不可移动介质。作为示例而非限制，计算机可读介质可以包括计算机可读存储介质和通信介质。计算机可读存储介质可以在用于存储诸如计算机可读指令、数据结构、程序模块或其他数据之类的信息的任何方法或技术中实现。计算机可读存储介质的示例包括RAM、ROM、EEPROM、闪存或其他存储技术、CD-ROM、数字通用磁盘(digitalversatile disk，DVD)或其他光盘存储器、磁带盒、磁带、磁盘存储器或其他磁存储设备，或可用于存储所需信息并可由计算机访问的任何其他介质。计算机可读介质不包括传播的、调制的或瞬时信号。
通信介质通常体现计算机可读指令、数据结构、程序模块或例如载波或其他输送机构的调制后数据信号中的其他数据，且包含任何信息传送媒体。术语“调制的数据信号”是指其一个或多个特性被设置或改变，以便对信号中的信息进行编码。作为示例而非限制，通信介质包括有线介质，例如有线网络或直接有线连接，以及无线介质，例如RF和其他无线介质。上述各项的组合也应包含在计算机可读媒体的范围内。
在替代实施例中，部分或全部软件可以由专用硬件逻辑组件替换。作为示例而非限制，可以使用的硬件逻辑组件的说明性类型包括：现场可编程门阵列(field-programmable gate array，FPGA)、专用集成电路(application-specific integratedcircuit，ASIC)、专用标准产品(application-specific standard product，ASSP)、片上系统(system-on-a-chip，SOC)、复杂可编程逻辑器件(complex programmable logicdevice，CPLD)、专用计算机等。在一个实施例中，实现一个或多个实施例的软件(存储在存储设备上)用于对一个或多个处理器进行编程。所述一个或多个处理器可以与一个或多个计算机可读介质/存储设备、外设和/或通信接口通信。
应理解，本发明可以具体体现为许多不同的形式且不应被解释为仅限于本文所阐述的实施例。相反，提供这些实施例使得本主题将是透彻和完整的，并将向本领域技术人员充分传达本发明。事实上，本主题旨在覆盖包含在由所附权利要求书限定的本主题公开的精神和范围内的这些实施例的替代物、修改和等同物。另外，在以下本主题细描述中，阐述了许多特定细节以便提供对本主题的透彻理解。然而，所属领域的普通技术人员将清楚到，可以在没有这样具体细节的情况下实践本请求保护的主题。
本文参考根据本发明实施例的方法、装置(系统)和计算机程序产品的流程图图示和/或方框图来描述本发明的各方面。可以理解的是，流程图图示和/或方框图的每个方框以及流程图图示和/或方框图中的方框的组合可以通过计算机程序指令实现。这些计算机程序指令可以提供给通用计算机、专用计算机或其他可编程数据处理装置的处理器以生产机器，使得经由计算机或其他可编程指令执行装置执行的指令创建用于实现流程图和/或方框图或框中指定的功能/动作的机制。
本公开的描述已出于说明和描述的目的而提出，但并非是穷尽性的或限制于以所公开的形式公开的。在不偏离本发明的范围和精神的前提下，多种修改和改变对本领域技术人员而言是显而易见的。选择和描述的本发明各个方面以便更好地解释本发明的原理和实际应用，并且使本领域技术人员能够理解本发明适合预期特定用途的各种修改。
为了本文的目的，与所公开技术相关联的每个过程可以由一个或多个计算设备连续地执行。流程中的每个步骤可以由与其他步骤中使用的相同或不同的计算设备执行，并且每个步骤不必由单个计算设备执行。
虽然已经以特定于结构特征和/或方法动作的语言描述了主题，但是应该理解的是，权利要求书定义的主题不必局限于上面描述的具体特征或动作。相反，上述具体特征和动作被公开为实现权利要求的示例形式。

Claims (20)

1.一种装置，其特征在于，包括：
2^n个相位信号生成级，其中，每个级包括包括多个输入端，所述多个输入端包括模式输入端，所述2^n个级包括2^(n–1)个奇数级和2^(n–1)个偶数级，其中，n为大于1的整数；以及
控制器，用于向所述2^n个级中的每个级的模式输入端提供有源二进制周期信号，并向所述2^n个级中的每个级的剩余输入端提供其他二进制周期信号，以在第一模式下共同生成2^n相信号，其中
所述控制器还用于向所述2^(n–1)个奇数级中的每个级的模式输入端提供第一稳态信号，向所述2^(n–1)个偶数级中的每个级的模式输入端提供第二稳态信号，并向所述2^n个级中的每个级的剩余输入端提供与所述第一模式下相同的二进制周期信号，以使所述2^(n–1)个奇数级或2^(n–1)个偶数级在第二模式中共同生成2^(n–1)相信号。
2.根据权利要求1所述的装置，其特征在于，还包括：
分频器，用于对时钟信号进行分频，以生成其他二进制周期信号。
3.根据权利要求1或2所述的装置，其特征在于，还包括：
缓冲器；以及
与所述缓冲器连接的时钟发生器，其中，所述时钟发生器用于在所述第一模式和所述第二模式下通过所述缓冲器提供所述时钟信号，其中，在所述第一模式和所述第二模式下，所述缓冲器在所述时钟发生器上提供相同的负载。
4.根据权利要求1-3中任一项所述的装置，其特征在于，所述控制器还用于：
对于所述2^(n–1)个奇数级，向所述模式输入端提供所述时钟信号的第一版本作为所述有源二进制周期信号；以及
对于所述2^(n–1)个偶数级，向所述模式输入端提供所述时钟信号的第二版本作为所述有源二进制周期信号。
5.根据权利要求1-4中任一项所述的装置，其特征在于，所述控制器还用于：
在向所述2^(n–1)个奇数级中的每个级的所述模式输入端提供所述时钟信号的所述第一版本和提供所述第一稳态信号之间切换，以实现所述2^(n–1)个奇数级在所述第一模式和所述第二模式之间的转换；以及
在向所述2^(n–1)个偶数级中的每个级的所述模式输入端提供所述时钟信号的所述第二版本和提供所述第二稳态信号之间切换，以实现所述2^(n–1)个偶数级在所述第一模式和所述第二模式之间的转换。
6.根据权利要求1-5中任一项所述的装置，其特征在于，
所述分频器包括一个或多个主从触发器，所述主从触发器基于所述时钟信号生成其他二进制周期信号，所述其他二进制周期信号包括来自每个所述一个或多个主从触发器中的主触发器的主二进制周期信号和来自每个所述一个或多个主从触发器中的从触发器的从二进制周期信号；
在所述第一模式和所述第二模式下，将所述主二进制周期信号提供给所述2^(n–1)个奇数级；以及
在所述第一模式和所述第二模式下，将所述从二进制周期信号提供给所述2^(n–1)个偶数级。
7.根据权利要求1-6中任一项所述的装置，其特征在于，还包括：
混频器，其中，所述混频器具有信号输入端，用于接收输入信号，振荡器输入端，用于在所述第一模式下接收所述2^n相信号，且在所述第二模式下接收所述2^(n–1)相信号，以及信号输出端，用于在所述第一模式下，基于所述输入信号和所述2^n相信号提供输出信号，且在所述第二模式下，基于所述输入信号和所述2^(n–1)相信号提供输出信号；
射频(radio frequency，RF)输出端，用于传输所述输出信号；以及
模式选择器，用于指示所述控制器响应于所述RF输出端的功率高于阈值而在所述第一模式下操作所述2^n个相位信号生成级，以及响应于所述RF输出端的功率低于所述阈值而在所述第二模式下操作所述2^n个相位信号生成级。
8.根据权利要求1-7中任一项所述的装置，其特征在于，n为3。
9.根据权利要求1-8中任一项所述的装置，其特征在于，
提供给所述2^n个级中的每个级的剩余输入端的其他二进制周期信号具有相同的频率，但在相位上彼此偏移。
10.一种方法，其特征在于，包括：
向2^n个相位信号生成级中的每个级的模式输入端提供有源二进制周期信号，并向所述2^n个级中的每个级的剩余输入端提供其他二进制周期信号，以在第一模式下共同生成2^n相信号，其中，所述2^n个级包括2^(n–1)个奇数级和2^(n–1)个偶数级，n为大于1的整数；以及
向所述2^(n–1)个奇数级中的每个级的模式输入端提供第一稳态信号，向所述2^(n–1)个偶数级中的每个级的模式输入端提供第二稳态信号，并向所述2^n个级中的每个级的剩余输入端提供与所述第一模式下相同的二进制周期信号，以使所述2^(n–1)个奇数级或所述2^(n–1)个偶数级在第二模式中共同生成2^(n–1)相信号。
11.根据权利要求10所述的方法，其特征在于，还包括：
对时钟信号进行分频，以生成其他二进制周期信号，其中所述其他二进制周期信号具有相同的频率，但在相位上彼此偏移。
12.根据权利要求10或11所述的方法，其特征在于，所述向2^n个相位信号生成级中的每个级的模式输入端提供有源二进制周期信号包括：
向所述2^(n–1)个奇数级中的每个级的所述模式输入端提供所述时钟信号的第一版本；以及
向所述2^(n–1)个偶数级中的每个级的所述模式输入端提供所述时钟信号的第二版本。
13.根据权利要求10-12中任一项所述的方法，其特征在于，还包括：
在向所述2^(n–1)个奇数级中的每个级的模式输入端提供所述时钟信号的所述第一版本和提供所述第一稳态信号之间切换，以实现所述2^(n–1)个奇数级在所述第一模式和所述第二模式之间的转换，而维持向所述2^(n–1)个奇数级中的每个级的所述剩余输入端提供其他二进制周期信号；以及
在向所述2^(n–1)个偶数级中的每个级的模式输入端提供所述时钟信号的所述第二版本和提供所述第二稳态信号之间切换，以实现所述2^(n–1)个偶数级在所述第一模式和所述第二模式之间的转换，而维持向所述2^(n–1)个偶数级中的每个级的所述剩余输入端提供其他二进制周期信号。
14.根据权利要求10或11所述的方法，其特征在于，通过分频器对所述时钟信号进行分频以生成其他二进制周期信号，且所述方法还包括：
在所述第一模式和所述第二模式下沿相同的电性路径向所述分频器提供来自时钟发生器的所述时钟信号，以便保持所述第一模式和所述第二模式下所述时钟发生器上的负载相同。
15.根据权利要求10-14中任一项所述的方法，其特征在于，还包括：
通过混频器接收输入信号；
在所述第一模式下，通过所述混频器接收所述2^n相信号；
在所述第二模式下，通过所述混频器接收所述2^(n–1)相信号；
通过所述混频器在所述第一模式下基于所述输入信号和所述2^n相信号生成输出信号，以及在所述第二模式下基于所述输入信号和所述2^(n–1)相信号生成输出信号；
通过射频(radio frequency，RF)输出端传输所述输出信号；
响应于所述RF输出端的功率高于阈值，生成所述2^n相信号；以及
响应于所述RF输出端的功率低于所述阈值，生成所述2^(n–1)相信号。
16.一种信号处理电路，其特征在于，包括：
时钟发生器，用于生成时钟信号；
分频器，用于对所述时钟信号进行分频，以生成二进制周期信号。
八个相位信号生成级，其中每个相位信号生成级包括多个输入端，所述多个输入端包括模式输入端，且所述八个相位信号生成级包括四个奇数级和四个偶数级；以及
控制器，用于向所述八个级中的每个级的模式输入端提供所述时钟信号的一个版本，并向所述八个级中的每个级的剩余输入端提供一个所述二进制周期信号，以针对八相模式共同生成八相信号，所述八相信号包括所述四个奇数级分别生成的四个奇数相位信号和所述四个偶数级分别生成的四个偶数相位信号，其中
所述控制器用于向所述四个奇数级中的每个级的模式输入端提供第一稳态信号，向所述四个偶数级中的每个级的模式输入端提供第二稳态信号，并向所述八个级中的每个级的剩余输入端提供与所述八相模式下相同的二进制周期信号，以使所述四个奇数级或所述四个偶数级针对所述四相模式共同生成四相信号。
17.根据权利要求16所述的信号处理电路，其特征在于，还包括：
与所述时钟发生器中的锁相环耦合的缓冲器，其中，所述时钟发生器用于在所述八相模式和所述四相模式下通过所述缓冲器向所述分频器提供所述时钟信号，以便保持在所述八相模式和所述四相模式下在所述锁相环上的负载相同。
18.根据权利要求16或17中所述的信号处理电路，其特征在于，还包括：
混频器，其中，所述混频器具有信号输入端，用于接收输入信号，振荡器输入端，用于在所述八相模式下接收所述八相信号并在所述四相模式下接收所述四相信号，以及信号输出端，用于在所述八相模式下基于所述输入信号和所述八相信号提供输出信号，以及在所述四相模式下基于所述输入信号和所述四相信号提供输出信号；
射频(radio frequency，RF)输出端，用于传输所述输出信号；以及
模式选择器，用于指示所述控制器响应于所述RF输出端的功率高于阈值而在所述八相模式下操作所述八个相位信号生成级，以及响应于所述RF输出端的功率低于所述阈值而在所述四相模式下操作所述八个相位信号生成级。
19.根据权利要求16-18中任一项所述的信号处理电路，其特征在于，
所述八相信号包括八个不重叠的相位信号，其中，每个相位信号是所述八相信号的不同相位；以及
所述四相信号包括四个不重叠的相位信号，其中，每个相位信号是所述四相信号的不同相位。
20.根据权利要求16-19中任一项所述的信号处理电路，其特征在于，所述分频器用于将所述时钟信号的频率四等分，每个所述二进制周期信号的频率为所述时钟频率的四分之一，但所述二进制周期信号在相位上彼此偏移。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10678296B2 (en) 2018-08-03 2020-06-09 Futurewei Technologies, Inc. Multi-phase signal generation
CN111211737B (zh) * 2020-03-03 2024-05-31 芯原微电子(上海)股份有限公司 高谐波抑制比混频电路

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE38482E1 (en) * 1992-05-28 2004-03-30 Rambus Inc. Delay stage circuitry for a ring oscillator
JP2994272B2 (ja) * 1996-08-23 1999-12-27 九州日本電気株式会社 多相クロック発生回路
KR100317322B1 (ko) * 1999-01-25 2001-12-22 김영환 위상 보상기를 갖는 큐피에스케이(qpsk) 변조 장치
US6392462B2 (en) * 2000-04-04 2002-05-21 Matsushita Electric Industrial Co., Ltd. Multiphase clock generator and selector circuit
US7409012B2 (en) * 2001-07-06 2008-08-05 Motorola, Inc. Modulator and signaling method
EP1300950A1 (fr) * 2001-10-05 2003-04-09 Asulab S.A. Circuit compteur diviseur double mode à phase commutée pour un synthétiseur de fréquence
KR100457175B1 (ko) * 2002-12-14 2004-11-16 한국전자통신연구원 직교 변조 송신기
US6778415B2 (en) * 2003-01-22 2004-08-17 O2Micro, Inc. Controller electrical power circuit supplying energy to a display device
US7190943B2 (en) 2003-09-16 2007-03-13 Microtune (Texas), L.P. System and method for frequency translation with harmonic suppression using mixer stages
JP4233985B2 (ja) 2003-11-19 2009-03-04 日本電信電話株式会社 光信号受信器
US20060001496A1 (en) * 2004-07-02 2006-01-05 Abrosimov Igor A Array oscillator and polyphase clock generator
JP4666456B2 (ja) * 2004-09-16 2011-04-06 富士通セミコンダクター株式会社 多相クロック生成回路
US20060252396A1 (en) * 2005-05-09 2006-11-09 Dspg Ltd. Phase generator using polyphase architecture
WO2007018030A1 (ja) * 2005-08-09 2007-02-15 Nec Corporation 周波数シンセサイザ
JP4749168B2 (ja) * 2006-02-01 2011-08-17 ルネサスエレクトロニクス株式会社 クロックアンドデータリカバリ回路
CN101127527B (zh) * 2006-08-18 2011-08-24 财团法人工业技术研究院 频率合成器及频率合成方法
KR101083674B1 (ko) 2008-11-11 2011-11-16 주식회사 하이닉스반도체 다중 위상 클럭 생성 회로
ITMI20090289A1 (it) * 2009-02-27 2010-08-28 Milano Politecnico Dispositivo elettronico per generare una frequenza frazionaria
CN102422610A (zh) * 2009-05-13 2012-04-18 松下电器产业株式会社 混合型数据发送电路
US9041452B2 (en) * 2010-01-27 2015-05-26 Silicon Laboratories Inc. Circuit and method of clocking multiple digital circuits in multiple phases
CN101800541A (zh) * 2010-03-10 2010-08-11 浙江大学 一种基于注入锁定的相位切换预分频器
EP2391000B1 (en) * 2010-05-26 2020-07-08 Integrated Device Technology, Inc. Digital Signal Generator
CN102788983A (zh) * 2010-05-31 2012-11-21 北京联星科通微电子技术有限公司 Gps和glonass多信道并行信号追踪方法及相关器
US8401600B1 (en) * 2010-08-02 2013-03-19 Hypres, Inc. Superconducting multi-bit digital mixer
JP5494370B2 (ja) * 2010-09-07 2014-05-14 富士通株式会社 多相クロック生成回路
EP2445138B1 (fr) * 2010-10-22 2015-07-15 The Swatch Group Research and Development Ltd. Unité de traitement de données, et récepteur de signaux comprenant l'unité de traitement de données
US8578222B2 (en) 2011-02-17 2013-11-05 Qualcomm Incorporated SerDes power throttling as a function of detected error rate
US8832487B2 (en) * 2011-06-28 2014-09-09 Microsoft Corporation High-speed I/O data system
JP5716609B2 (ja) * 2011-08-25 2015-05-13 日本電気株式会社 多相クロック発生回路、及び多相クロック発生方法
US8847625B2 (en) * 2012-02-16 2014-09-30 Southern Methodist University Single clock distribution network for multi-phase clock integrated circuits
US9425758B2 (en) * 2012-09-17 2016-08-23 Samsung Electronics Co., Ltd. Wireless communication system with power amplifier mechanism and method of operation thereof
CN102832929B (zh) * 2012-09-17 2015-03-18 中国电子科技集团公司第十四研究所 一种同时实现奇数整数分频与选通信号的电路
US9054762B2 (en) * 2013-04-26 2015-06-09 Broadcom Corporation Transmitter diversity with a passive mixer network
US9136899B2 (en) * 2013-06-03 2015-09-15 Texas Instruments Incorporated Built in self test and method for RF transceiver systems
US8723568B1 (en) * 2013-12-20 2014-05-13 Qualcomm Incorporated Local oscillator signal generation using delay locked loops
CN103944544B (zh) 2014-02-27 2017-01-04 英特尔公司 多相位信号产生器及多相位信号产生方法
CN103929173B (zh) * 2014-04-11 2016-08-24 华为技术有限公司 分频器和无线通信设备
US9158325B1 (en) * 2014-04-22 2015-10-13 Infineon Technologies Ag Cable quality detection and power consumer devices
US10177748B2 (en) * 2014-12-02 2019-01-08 Telefonaktiebolaget Lm Ericsson (Publ) Electronic latch, a method for an electronic latch, a frequency division by two and a 4-phase generator
US9900030B2 (en) 2016-04-13 2018-02-20 Futurewei Technologies, Inc. Transmitter harmonics calibration to improve transmit linearity
US10694405B2 (en) 2016-11-03 2020-06-23 Futurewei Technologies, Inc. Apparatus and method for setting a local oscillator duty ratio based on an image distortion level
CN111756329A (zh) 2016-11-04 2020-10-09 华为技术有限公司 双模振荡器及多相位振荡器
US10205401B1 (en) * 2017-07-11 2019-02-12 Alexei V. Nikitin Controllers for regulated power inverters, AC/DC, and DC/DC converters
US10564274B2 (en) * 2017-09-05 2020-02-18 Analog Devices, Inc. Phase or delay control in multi-channel RF applications
US10333763B1 (en) * 2018-06-18 2019-06-25 Futurewei Technologies, Inc. System and method for hybrid transmitter
US10615749B2 (en) * 2018-06-20 2020-04-07 Qualcomm Incorporated Modulator
US10678296B2 (en) 2018-08-03 2020-06-09 Futurewei Technologies, Inc. Multi-phase signal generation

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