CN112787657A - 一种可编程忆阻器逻辑电路 - Google Patents

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Abstract

本发明公开了一种可编程忆阻器逻辑电路，包括第一阈值型忆阻器Ma、第二阈值型忆阻器Mb、第三阈值型忆阻器Mc、第四阈值型忆阻器Md、第一NMOS晶体管M1、第二NMOS晶体管M2、第三NMOS晶体管M3、第四NMOS晶体管M4、第五NMOS晶体管M5、第六NMOS晶体管M6、第一电阻R1和第二电阻R2、第一使能端S1、第二使能端S2和第三使能端S3。该电路通过调节使能端来实现在同一电路中完成“与”、“或”、“非”逻辑运算的功能，电路结构简单，功能调节灵活，对基于忆阻器的数字逻辑电路的研究具有重大意义。

Description

一种可编程忆阻器逻辑电路
技术领域
本发明属于电路设计技术领域，涉及一种可编程忆阻器逻辑电路，具体涉及一种在同一电路中实现多种逻辑运算功能的电路。
背景技术
忆阻器是表示磁通和电荷关系的二端口电路器件，是一种具有非易失性的电阻，由于忆阻器拥有纳米尺寸，擦写速度快，记忆特性，开关特性和良好的CMOS兼容性，所以其在非易失性存储器、大规模集成电路、人工神经网络、人工智能和数字逻辑电路等方向有着巨大的研究潜能。阈值型忆阻器具有独特的高、低两个电阻值状态和确定的阈值电压，很契合地对应于数字逻辑中的“0”和“1”，并调节方便。
基于忆阻器的数字逻辑电路的研究，如今成果较为广泛。但是一般的忆阻数字逻辑电路都只可以在同一电路中实现一种逻辑运算功能，应用时较为复杂，在实现多种逻辑运算功能时需要大量电路元件，占用较多电路面积。因此，本发明涉及一种可编程忆阻器逻辑电路，具体涉及一种在同一电路中实现多种逻辑运算功能的电路。
发明内容
针对现在技术和研究成本上存在的问题，本发明提供一种新型结构的可编程忆阻器逻辑电路，该电路通过使能端控制MOS晶体管的状态和阈值型忆阻器的阻态，用以实现同一电路具有多种逻辑运算的功能，为忆阻器逻辑电路提供了新的应用领域和设计思路。
本发明解决技术问题所采取的技术方案如下：一种可编程忆阻器逻辑电路，包括四个阈值型忆阻器，六个NMOS晶体管，两个电阻。其中第一阈值型忆阻器Ma的正端连接第一NMOS晶体管M1的漏极；第二阈值型忆阻器Mb的正端连接第二NMOS晶体管M2的漏极，Ma、Mb的负端均连接时钟信号VCLK；第四阈值型忆阻器Md的负端连接第五NMOS晶体管M5的漏极，Md的正端连接时钟信号VCLK；第一NMOS晶体管M1的栅极连接信号输入端A，M1的源极连接第一电阻R1的一端；第二NMOS晶体管M2的栅极连接信号输入端B，M2的源极连接第三阈值型忆阻器Mc的正端；第五NMOS晶体管M5的栅极连接第二使能端S2，M5的源极连接第二电阻R2的一端；第四NMOS晶体管M4的漏极连接第一电阻R1的另一端，M4的栅极连接第一使能端S1；第三NMOS晶体管M3的漏极连接第三阈值型忆阻器Mc的负端，M3的栅极连接信号输入端C；第六NMOS晶体管M6的漏极连接第二电阻R2的另一端，M6的栅极连接第三使能端S3，M3、M4、M6的源极均连接地端；输出端VOUT为第一NMOS晶体管M1与第一电阻R1的连接点、第二NMOS晶体管M2与第三阈值型忆阻器Mc的连接点和第五NMOS晶体管M5与第二电阻R2的连接点。
作为进一步的改进方案，第一使能端S1、第二使能端S2和第三使能端S3均为高电平有效。
作为进一步的改进方案，第一电阻R1和第二电阻R2满足：1/2RON<R1<RON，RON<R2<ROFF，RON<<ROFF，R1<<ROFF。
与现有技术相比，本发明设计了一种可编程忆阻逻辑电路。该电路通过调节使能端来实现在同一电路中完成“与”、“或”、“非”逻辑运算的功能，电路结构简单，功能调节灵活，对基于忆阻器的数字逻辑电路的研究具有重大意义。
附图说明
图1是阈值型忆阻器的器件示意图。
图2是阈值型忆阻器的伏安特性曲线。
图3是本发明可编程忆阻器逻辑电路原理图。
图4是本发明可编程忆阻器逻辑电路仿真测试图。
表1是本发明使能控制端与输入、输出信号之间的逻辑关系表。
具体实施方式
下面结合附图对本发明实例作详细说明。
参见图1，所示是阈值型忆阻器的器件示意图，图2是阈值型忆阻器的伏安特性曲线，由图2可知，当加在阈值型忆阻器两端为超过阈值电压的信号时，其阻值在高阻态ROFF和低阻态RON之间相互转换，具有明显的开关特性和可控性。
本发明正是利用阈值型忆阻器的上述特性来设计可编程忆阻器逻辑电路，由图3所示，本发明可编程忆阻器逻辑电路由四个阈值型忆阻器，六个NMOS晶体管，两个电阻组成。S1、S2、S3是使能控制端，高电平有效。A、B、C为信号输入端，VCLK为时钟信号，VOUT为信号输出端，Ma、Mb、Mc、Md均为阈值型忆阻器模型，假设忆阻器的初始状态均为高阻态ROFF，第一、第二、第三阈值型忆阻器Ma、Mb、Mc的高阻值ROFF相等且均低于第四阈值型忆阻器Md的高阻值，M1、M2、M3、M4、M5、M6均为NMOS晶体管，同时令电阻R1和R2满足：1/2RON<R1<RON，RON<R2<ROFF，RON<<ROFF，R1<<ROFF。通过使能端控制MOS晶体管的状态和阈值型忆阻器的阻态，实现在同一电路中完成多种逻辑运算的功能。
当VCLK为低电平时，电路输出VOUT为低电平；当VCLK为高电平时，电路输出VOUT保持不变；以下工作状态均为VCLK处于上升沿时。
1、当使能控制端S1S2S3＝100，输入信号C＝1时，第三NMOS晶体管M3和第四NMOS晶体管M4处于导通状态且第三阈值型忆阻器Mc的阻态保持高阻态ROFF不变，第五NMOS晶体管M5和第六NMOS晶体管M6处于截止状态。
(1)当输入信号AB＝00时，第一NMOS晶体管M1和第二NMOS晶体管M2处于截止状态，输出信号VOUT为逻辑0；
(2)当输入信号AB＝01时，第一NMOS晶体管M1为截止状态，第二NMOS晶体管M2为导通状态，第二阈值型忆阻器Mb由高阻态ROFF转换为低阻态RON，第三阈值型忆阻器Mc和第一电阻R1的并联支路与第二阈值型忆阻器Mb构成串联分压电路，由于R1<<ROFF，第三阈值型忆阻器Mc与第一电阻R1并联后的阻值约等于R1，输出信号VOUT为逻辑0；
(3)当输入信号AB＝10与AB＝01时同理，第二NMOS晶体管M2为截止状态，第一NMOS晶体管M1为导通状态，第一阈值型忆阻器Ma转换为低阻态RON，第三阈值型忆阻器Mc和第一电阻R1的并联支路与第一阈值型忆阻器Ma构成串联分压电路，输出信号VOUT为逻辑0；
(4)当输入信号AB＝11时，由于第一NMOS晶体管M1和第二NMOS晶体管M2均处于导通状态，第一阈值型忆阻器Ma和第二阈值型忆阻器Mb的阻态均转换为低阻态RON，第一阈值型忆阻器Ma和第二阈值型忆阻器Mb的并联支路与第三阈值型忆阻器Mc和第一电阻R1的并联支路构成串联分压电路，由于1/2RON<R1<RON，输出信号VOUT为逻辑1。
因此，当使能控制端S1S2S3＝100，信号C＝1时，该电路实现了“与”逻辑运算功能。
2、当使能控制端S1S2S3＝011，输入信号C＝0，第三NMOS晶体管M3和第四NMOS晶体管M4始终处于截止状态，第五NMOS晶体管M5和第六NMOS晶体管M6始终处于导通状态，第四阈值型忆阻器Md始终保持高阻态ROFF。
(1)当输入信号AB＝00时，第一NMOS晶体管M1和第二NMOS晶体管M2均处于截止状态，输出为第二电阻R2与第四阈值型忆阻器Md分压，由于R2<ROFF，输出信号VOUT为逻辑0；
(2)当输入信号AB＝10时，第一NMOS晶体管M1为导通状态，第二NMOS晶体管M2为截止状态，第一阈值型忆阻器Ma转换为低阻态RON，第一阈值型忆阻器Ma和第四阈值型忆阻器Md的并联支路与第二电阻R2构成串联分压电路，因为RON<R2<ROFF，输出信号VOUT为逻辑1；
(3)当输入信号AB＝01与AB＝10时同理，第一NMOS晶体管M1为截止状态，第二NMOS晶体管M2为导通状态，第二阈值型忆阻器Mb转换为低阻态RON，第二阈值型忆阻器Mb和第四阈值型忆阻器Md的并联支路与第二电阻R2构成串联分压电路，输出信号VOUT为逻辑1；
(4)当输入信号AB＝11时，第一NMOS晶体管M1和第二NMOS晶体管M2均处于导通状态，第一阈值型忆阻器Ma和第二阈值型忆阻器Mb转换为低阻态RON，第一阈值型忆阻器Ma、第二阈值型忆阻器Mb和第四阈值型忆阻器Md的并联支路与第二电阻R2构成串联分压电路，输出信号VOUT为逻辑1。
因此，当使能控制端S1S2S3＝011，输入信号C＝0时，该电路实现了“或”逻辑运算功能。
3、当使能控制端S1S2S3＝010，输入信号AB＝00，第一NMOS晶体管M1、第二NMOS晶体管M2、第四NMOS晶体管M4、第六NMOS晶体管M6处于截止状态，第五NMOS晶体管M5为导通状态。
(1)当输入信号C＝0时，第三NMOS晶体管M3为截止状态，第五NMOS晶体管M5为导通状态，输出信号VOUT为逻辑1；
(2)当输入信号C＝1时，第三NMOS晶体管M3和第五NMOS晶体管M5处于导通状态，第三阈值型忆阻器Mc和第四阈值型忆阻器Md处于高阻态ROFF，第三阈值型忆阻器Mc与第四阈值型忆阻器Md构成串联分压电路，且第三阈值型忆阻器Mc的高阻值低于第四阈值型忆阻器Md的高阻值，则输出信号VOUT为逻辑0。
因此，在使能控制端S1S2S3＝010，输入信号AB＝00时，该电路实现了“非”逻辑运算功能。
以上分析均忽略MOS管源漏之间的压降。
综上，当VCLK为低电平时，电路输出VOUT为低电平；当VCLK为高电平时，电路输出VOUT保持不变；当VCLK处于上升沿时：当输入信号C＝1，使能控制端S1S2S3＝100时，输入信号A、B构成了“与”逻辑；当输入信号C＝0，使能控制端S1S2S3＝011时，输入信号A、B构成了“或”逻辑；当输入信号AB＝00，使能控制端S1S2S3＝010时，输入信号C构成了“非”逻辑。使能控制端与输入、输出信号之间的逻辑关系如表1所示。通过选择不同的使能端，就能实现不同的逻辑运算功能，进而达到可编程逻辑电路的设计。
表1输出信号之间的逻辑关系
Figure BDA0002891512900000061
Figure BDA0002891512900000071
如图4所示为该可编程忆阻器逻辑电路的PSPICE仿真结果。
定义VCLK是幅值为5V，频率为1MHZ的脉冲信号；定义忆阻器Ma、Mb、Mc的高阻值均为16KΩ，忆阻器Md的高阻值为40KΩ，以上忆阻器阈值电压均约为2.6V，低阻值均为1KΩ；第一电阻值为900Ω，第二电阻值为11KΩ；输入信号A、B、C均是幅值为5V的脉冲信号。如图4可知，
在0-4μs时，电路实现“与”逻辑运算功能；
在4μs-8μs时，电路实现“或”逻辑运算功能；
在8μs-10μs时，电路实现“非”逻辑运算功能。
以上逻辑均符合数字逻辑电路判断。
从图4仿真结果可以看出，此电路可以在使能端的控制下实现与、或、非三种逻辑运算功能，进而实现可编程电路功能。
本领域的普通技术人员应当认识到，以上实施例仅是用来验证本发明，而并非作为对本发明的限定，只要是在本发明的范围内，对以上实施例的变化、变形都将落在本发明的保护范围内。

Claims (3)

1.一种可编程忆阻器逻辑电路，其特征在于，至少包括第一阈值型忆阻器Ma、第二阈值型忆阻器Mb、第三阈值型忆阻器Mc、第四阈值型忆阻器Md、第一NMOS晶体管M1、第二NMOS晶体管M2、第三NMOS晶体管M3、第四NMOS晶体管M4、第五NMOS晶体管M5、第六NMOS晶体管M6、第一电阻R1和第二电阻R2，通过设置第一使能端S1、第二使能端S2和第三使能端S3，控制各个NMOS晶体管的状态和阈值型忆阻器的阻态，进而实现在同一电路中完成多种逻辑运算；
其中，所述的第一阈值型忆阻器Ma的正端连接第一NMOS晶体管M1的漏极；第二阈值型忆阻器Mb的正端连接第二NMOS晶体管M2的漏极，Ma、Mb的负端均连接时钟信号VCLK；第四阈值型忆阻器Md的负端连接第五NMOS晶体管M5的漏极，Md的正端连接时钟信号VCLK；第三阈值型忆阻器Mc的负端连接第三NMOS晶体管M3的漏极，Mc的正端连接第二NMOS晶体管M2的源极；
所述的第一NMOS晶体管M1的栅极连接信号输入端A，M1的源极连接第一电阻R1的一端；第二NMOS晶体管M2的栅极连接信号输入端B；第三NMOS晶体管M3的栅极连接信号输入端C，M3的源极连接地端；第四NMOS晶体管M4的漏极连接第一电阻R1的另一端，M4的栅极连接第一使能端S1，M4的源极连接地端；第五NMOS晶体管M5的栅极连接第二使能端S2，M5的源极连接第二电阻R2的一端；第六NMOS晶体管M6的漏极连接第二电阻R2的另一端，M6的栅极连接第三使能端S3，M6的源极连接地端；
所述的第一电阻R1的一端连接第一NMOS晶体管M1的源极，第一电阻R1的另一端连接第四NMOS晶体管M4的漏极；第二电阻R2的一端连接第五NMOS晶体管M5的源极，第二电阻R2的另一端连接第六NMOS晶体管M6的漏极。
2.根据权利要求1所述的可编程忆阻器逻辑电路，其特征在于，第一使能端S1、第二使能端S2和第三使能端S3均为高电平有效。
3.根据权利要求1所述的可编程忆阻器逻辑电路，其特征在于，第一电阻R1和第二电阻R2满足：1/2RON<R1<RON，RON<R2<ROFF，RON<<ROFF，R1<<ROFF。
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