CN112768468B - 三维存储器及其制作方法 - Google Patents

Abstract

本发明提供一种三维存储器的制作方法，包括以下步骤：提供半导体结构，所述半导体结构包括衬底；所述半导体结构包括核心区和虚拟区；所述半导体结构还包括覆盖所述核心区和所述虚拟区的第一绝缘层；在所述第一绝缘层上形成伪底部选择栅极层；去除所述虚拟区的伪底部选择栅极层，保留所述核心区的伪底部选择栅极层；在所述衬底的所述虚拟区形成第二绝缘层；以及在半导体结构上表面形成堆叠层。

Description

三维存储器及其制作方法

技术领域

本发明主要涉及半导体技术，尤其涉及一种三维存储器及其制作方法。

背景技术

随着市场对存储密度要求的不断提高，为了进一步提高存储容量，提出了三维结构的存储器。在高存储密度的三维存储器的制作工艺中，由于制作要求的精密度高，因而工艺参数的细微变化也可使得产品的品质受到很大影响，从而影响产品的性能和稳定性。

发明内容

本发明要解决的技术问题是提供三维存储器及其制作方法，解决三维存储器的制作过程中，工艺参数的细微带来的三维存储器的漏电问题，保证三维存储器的产品性能。

为解决上述技术问题，本发明提供一种三维存储器的制作方法，包括以下步骤：提供半导体结构，所述半导体结构包括衬底；所述半导体结构包括核心区和虚拟区；所述半导体结构还包括覆盖所述核心区和所述虚拟区的第一绝缘层；在所述第一绝缘层上形成伪底部选择栅极层；去除所述虚拟区的伪底部选择栅极层，保留所述核心区的伪底部选择栅极层；在所述衬底的所述虚拟区形成第二绝缘层；以及在半导体结构上表面形成堆叠层。

在本发明的一实施例中，三维存储器的制作方法还包括，所述去除所述虚拟区的伪底部选择栅极层，保留所述核心区的伪底部选择栅极层之后，所述方法还包括，将所述伪底部选择栅极层替换为底部选择栅极层。

在本发明的一实施例中，三维存储器的制作方法还包括，在半导体结构上表面形成堆叠层之后，在所述衬底的形成有第一绝缘层的面相对的一面上形成与所述底部选择栅极层连接的导电结构。

在本发明的一实施例中，三维存储器的制作方法还包括，还包括在半导体结构上表面形成堆叠层之后，在所述核心区和所述虚拟区形成穿过所述堆叠结构的沟道孔；在所述沟道孔内形成贯穿到所述衬底的导电部，所述导电部的侧壁接触所述第一绝缘层和/或第二绝缘层；在所述核心区和所述虚拟区的所述沟道孔内的导电部上方分别形成沟道结构和虚拟沟道结构。

在本发明的一实施例中，所述半导体结构还包括台阶区，所述虚拟区位于所述核心区和所述台阶区之间。

本发明还提供一种三维存储器，所述三维存储器分为核心区、虚拟区和台阶区，所述三维存储器包括：衬底；第一绝缘层，所述第一绝缘层位于所述衬底上；底部选择栅极层，所述底部选择栅极层位于所述核心区的所述第一绝缘层上；第二绝缘层，所述第二绝缘层位于所述虚拟区的所述第一绝缘层上；位于所述核心区和所述虚拟区的堆叠层。

在本发明的一实施例中，所述底部选择栅极层为直接形成或由伪底部栅极层替换为金属形成。

在本发明的一实施例中，所述三维存储器还包括位于所述衬底的形成有第一绝缘层的面相对的一面且与所述核心区的底部选择栅层连接的导电结构。

在本发明的一实施例中，所述三维存储器还包括位于所述核心区和虚拟区的导电部，所述导电部的侧壁接触所述第一绝缘层和/或第二绝缘层。

在本发明的一实施例中，所述三维存储器还包括位于所述核心区和虚拟区且贯穿所述堆叠层的沟道结构和虚拟沟道结构，所述虚拟沟道结构位于所述导电部上方。

在本发明的一实施例中，所述半导体结构还包括台阶区，所述虚拟区位于所述核心区和所述台阶区之间。

与现有技术相比，本发明具有以下优点：通过只在三维存储器的核心区形成底部选择栅极层，避免将底部选择栅极层延伸至虚拟区，或虚拟区和台阶区，并在衬底的形成有第一绝缘层的面相对的一面(或称为衬底的背面)形成与核心区的底部选择栅极层连接的导电结构，避免虚拟区的底部选择栅极层与硅外延生长结构之间绝缘的氧化物结构的磨损造成底部选择栅极层的漏电，从而保证三维存储器的品质和性能。

附图说明

附图是为提供对本申请进一步的理解，它们被收录并构成本申请的一部分，附图示出了本申请的实施例，并与本说明书一起起到解释本发明原理的作用。附图中：

图1是本申请一实施例的三维存储器的制作方法的流程图。

图2A-2E是本申请一实施例的三维存储器的制作过程的示意图。

图3A是是本申请一实施例的三维存储器的剖面结构示意图。

图3B是一种三维存储器的剖面结构示意图。

具体实施方式

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

在本申请的描述中，需要理解的是，方位词如“前、后、上、下、左、右”、“横向、竖向、垂直、水平”和“顶、底”等所指示的方位或位置关系通常是基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，在未作相反说明的情况下，这些方位词并不指示和暗示所指的装置或元件必须具有特定的方位或者以特定的方位构造和操作，因此不能理解为对本申请保护范围的限制。

为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述作出相应解释。

此外，需要说明的是，使用“第一”、“第二”等词语来限定零部件，仅仅是为了便于对相应零部件进行区别，如没有另行声明，上述词语并没有特殊含义，因此不能理解为对本申请保护范围的限制。

本申请中使用了流程图用来说明根据本申请的实施例的系统所执行的操作。应当理解的是，前面或下面操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。

本申请的实施例描述三维存储器和三维存储器的制作方法。

图1是本申请一实施例的三维存储器的制作方法的流程图。如图1所例示，本申请的三维存储器的制作方法包括，步骤101，提供半导体结构，半导体结构包括衬底；半导体结构包括核心区和虚拟区。半导体结构还包括覆盖所述核心区和所述虚拟区的第一绝缘层。步骤102，在第一绝缘层上形成伪底部选择栅极层。步骤103，去除虚拟区的伪底部选择栅极层，保留核心区的伪底部选择栅极层。步骤104，在衬底的虚拟区形成第二绝缘层。步骤105，在半导体结构上表面沉积形成堆叠层。

图2A至图2E是本申请一实施例的展现三维存储器的制作过程的示意图。以下结合该制作过程的示意图阐述本申请的三维存储器的制作方法的流程。

具体地，在步骤101，提供半导体结构。在图2中，半导体结构200包括衬底201。在一实施例中，衬底201典型的为含硅的衬底，例如Si、SOI(绝缘体上硅)、SiGe、Si:C等。衬底201上可根据需要设置一些掺杂的阱，例如N阱或者P阱。

在一些实施例中，半导体结构200包括核心区(Core Area)、虚拟区(Dummy Area)和台阶区(SS Area，Stair Step Area)。虚拟区位于核心区和台阶区之间。在半导体结构中，台阶区可位于该结构的四周。虚拟区和台阶区可直接相连，也可通过其他的区域相连。

在一些实施例中，半导体结构还包括覆盖所述核心区和所述虚拟区的第一绝缘层202。具体的制作方式例如为，当衬底为Si材质时，通过氧化工艺形成第一绝缘层，这时的第一绝缘层202的材质为氧化硅。

在步骤102，在第一绝缘层202上形成底部选择栅极层203，或者也可形成伪底部选择栅极层203，当形成伪底部选择栅极层203时，其在之后将被替换并形成底部选择栅极层。当在第一绝缘层202上直接形成底部选择栅极层203，例如通过沉积反应方式形成，底部选择栅极层203的材质为金属。当在第一绝缘层202上形成伪底部选择栅极层203，其作为用于形成底部选择栅极层的牺牲层，将在之后的步骤中被替换为金属。金属的材质例如为钨(W)。

而后，在步骤103，去除虚拟(Dummy)区的底部选择栅极层或伪底部选择栅极层，保留核心(Core)区的底部选择栅极层或伪底部选择栅极层。同时，也可去除台阶区的底部选择栅极层或伪底部选择栅极层。去除虚拟(Dummy)区和台阶(SS)区的底部选择栅极层或伪底部选择栅极层，例如通过干法刻蚀或湿法刻蚀工艺。去除虚拟区和台阶区的底部选择栅极层或伪底部选择栅极层，并保留核心区的底部选择栅极层或伪底部选择栅极层后形成的半导体结构如图2B所例示。

在步骤104，在衬底的虚拟区形成第二绝缘层204。在衬底的台阶区也可形成第二绝缘层204。在一实施例中，可直接在衬底的虚拟区和台阶区沉积形成第二绝缘层。在另一实施例中，也可先在衬底的核心区、虚拟区和台阶区沉积第二绝缘层材质的材料204p，沉积后的结构示意图如图2C所例示。而后，去除核心区上沉积的第二绝缘层材质的材料，保留形成位于衬底的虚拟区和台阶区的第二绝缘层。去除核心区上沉积的第二绝缘层材质的材料的方式例如通过机械研磨工艺。去除核心区上沉积的第二绝缘层材质的材料，并保留形成位于衬底的虚拟区和台阶区的第二绝缘层后的半导体结构200如图2D所例示。

接下来，在步骤105，在半导体结构上表面形成堆叠层。如图2E所例示，堆叠层205可包括间隔的栅极层206和间隔层207。在栅极层和间隔层之间还可包括包围栅极层的栅介质层。形成的半导体结构的示意图如图2E所例示。

在之后的形成三维存储器的步骤中，还可包括在核心区形成沟道结构，在虚拟区形成虚拟沟道结构。如图3A所示，沟道孔从外向内的方向依次设置有存储器层225、沟道层223和填充柱224。在此，存储器层225可以包括电荷阻挡层220、电荷俘获层221和隧穿层222。在台阶区SS还可形成与栅极层连接的接触部226。为便于展示，图3A中的台阶区SS未完整示出。

在一些实施例中，本申请的技术方案还包括，在半导体结构上表面形成堆叠层之后，在衬底的形成有第一绝缘层202的面相对的一面上形成与核心区的底部选择栅极层203连接的导电结构231。该导电结构231与衬底201之间具有绝缘层232。该导电结构的材料可为金属。

在本申请一实施例中，在核心区和虚拟区形成贯穿到衬底的导电部，导电部的侧壁接触第一绝缘层和/或第二绝缘层。具体实现的过程，例如为，在所述核心区和所述虚拟区形成穿过所述堆叠结构的沟道孔，而后在所述沟道孔内形成贯穿到所述衬底的导电部，之后再在所述核心区和所述虚拟区的所述沟道孔内的导电部上方分别形成沟道结构和虚拟沟道结构。在三维存储器，例如3D NAND的制作工艺中，对于一些技术方案而言，如图3B所示，由于虚拟区的沟道孔的关键尺寸(Critical Dimension，CD)比核心区的关键尺寸稍大，导致硅外延生长(SEG)结构212b的高度较低；且虚拟区由于沟道孔刻蚀的负载效应，例如沟道孔的分布密度的不同对刻蚀的影响，使不同沟道孔的外延生长结构的高度变化(Variation)较大，形成的沟道孔的深度亦有变化，从而导致底部选择栅极层的漏电。外延生长结构即为导电部结构。如图3B所示，在该技术方案中，对于虚拟区的底部选择栅极层，因前述的硅外延生长结构，即导电部的高度较低和高度变化较大的缘故，使得用于底部选择栅极层与硅外延生长结构212b之间绝缘的氧化物结构234磨损很大，从而造成底部选择栅极层的漏电。

在虚拟区的虚拟沟道孔中，由于前述的沟道孔刻蚀的负载效应带来的沟道孔高度的变化，例如沟道孔刻蚀较深时，此时在形成沟道层时亦可能在沟道孔底部沉积的材料较多，从而进一步挤占用于底部选择栅极层与硅外延生长结构212b之间绝缘的氧化物结构234的空间，导致发生漏电的可能性更高。

而本申请的技术方案中，参考图3A，通过只在三维存储器的核心区形成底部选择栅极层，并通过在衬底的背面形成与核心区的底部选择栅极层连接的导电结构，实现后续在三维存储器编程时对底部选择栅极的控制，从而可避免将底部选择栅极层延伸至虚拟区和台阶区，引起前述的因虚拟区的沟道孔的关键尺寸比核心区的沟道孔的关键尺寸稍大，导致硅外延生长(SEG)结构212(也可称为导电部)的高度较低；且由于虚拟区的沟道孔刻蚀的负载效应的影响，使不同沟道孔内的外延生长结构的高度变化较大，形成的沟道孔的深度的变化等因素，使得用于底部选择栅极层与导电部之间绝缘的氧化物结构磨损很大，从而造成底部选择栅极层的漏电的问题。故本申请的技术方案可保证三维存储器的品质和性能。

本申请还提供一种三维存储器，包括：衬底，第一绝缘层，底部选择栅极层，第二绝缘层和堆叠层。

在一些实施例中，形成三维存储器的半导体结构200包括核心区(Core Area)、虚拟区(Dummy Area)和台阶区(SS Area，Staircase Area)。虚拟区位于核心区和台阶区之间。在半导体结构中，台阶区可位于该结构的四周。本申请的剖面图结构仅为示意。虚拟区和台阶区可并非直接相连，也可通过其他的区域相连。

衬底201典型的为含硅的衬底，例如Si、SOI(绝缘体上硅)、SiGe、Si:C等。衬底201上可根据需要设置一些掺杂的阱，例如N阱或者P阱。第一绝缘层位于衬底上。底部选择栅极层位于核心区的第一绝缘层上。底部选择栅极层为直接形成或由伪底部栅极层替换为金属形成。第二绝缘层位于虚拟区和台阶区的第一绝缘层上。

本申请的三维存储器还包括位于核心区和虚拟区的堆叠层。堆叠层205可包括间隔的栅极层206和间隔层207。

在一些实施例中，三维存储器还包括分布核心区的沟道结构和位于虚拟区形成虚拟沟道结构。沟道孔从外向内的方向依次设置有存储器层、沟道层和填充柱。在此，存储器层可以包括电荷阻挡层、电荷俘获层和隧穿层。

在一实施例中，在三维存储器的衬底的形成有第一绝缘层的面相对的一面，具有与核心区的底部选择栅极层连接的导电结构。该导电结构与衬底之间具有绝缘层。该导电结构的材料可为金属。在虚拟区具有贯穿到衬底的导电部，导电部的侧壁接触第一绝缘层和/或第二绝缘层。此时，位于虚拟区的贯穿堆叠层的虚拟沟道孔结构即在导电部的上方。

本申请的三维存储器可避免因虚拟区的沟道孔的关键尺寸比核心区的沟道孔的关键尺寸稍大，导致硅外延生长(SEG)结构的高度较低；且由于虚拟区的沟道孔刻蚀的负载效应的影响，使不同沟道孔的外延生长结构的高度变化较大，形成的沟道孔的深度的变化等因素，使得用于底部选择栅极层与导电部之间绝缘的氧化物结构磨损很大，从而造成底部选择栅极层的漏电的问题，有利于保证三维存储器的产品性能。

上文已对基本概念做了描述，显然，对于本领域技术人员来说，上述发明披露仅仅作为示例，而并不构成对本申请的限定。虽然此处并没有明确说明，本领域技术人员可能会对本申请进行各种修改、改进和修正。该类修改、改进和修正在本申请中被建议，所以该类修改、改进、修正仍属于本申请示范实施例的精神和范围。

同时，本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。

同理，应当注意的是，为了简化本申请披露的表述，从而帮助对一个或多个发明实施例的理解，前文对本申请实施例的描述中，有时会将多种特征归并至一个实施例、附图或对其的描述中。但是，这种披露方法并不意味着本申请对象所需要的特征比权利要求中提及的特征多。实际上，实施例的特征要少于上述披露的单个实施例的全部特征。

虽然本申请已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本申请，在没有脱离本申请精神的情况下还可作出各种等效的变化或替换，因此，只要在本申请的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

Claims (9)

1.一种三维存储器的制作方法，包括以下步骤：

提供半导体结构，所述半导体结构包括衬底；所述半导体结构包括核心区和虚拟区；所述半导体结构还包括覆盖所述核心区和所述虚拟区的第一绝缘层；

在所述第一绝缘层上形成伪底部选择栅极层；

去除所述虚拟区的伪底部选择栅极层，保留所述核心区的伪底部选择栅极层；

在所述衬底的所述虚拟区形成第二绝缘层；以及

在半导体结构上表面形成堆叠层；

所述方法还包括，在半导体结构上表面形成堆叠层之后，在所述衬底的形成有第一绝缘层的面相对的一面上形成与所述底部选择栅极层连接的导电结构。

2.根据权利要求1所述的三维存储器的制作方法，其特征在于，所述去除所述虚拟区的伪底部选择栅极层，保留所述核心区的伪底部选择栅极层之后，所述方法还包括，将所述伪底部选择栅极层替换为底部选择栅极层。

3.根据权利要求1所述的三维存储器的制作方法，其特征在于，还包括在半导体结构上表面形成堆叠层之后，

在所述核心区和所述虚拟区形成穿过堆叠结构的沟道孔；

在所述沟道孔内形成贯穿到所述衬底的导电部，所述导电部的侧壁接触所述第一绝缘层和/或第二绝缘层；

在所述核心区和所述虚拟区的所述沟道孔内的导电部上方分别形成沟道结构和虚拟沟道结构。

4.根据权利要求1所述的三维存储器的制作方法，其特征在于，所述半导体结构还包括台阶区，所述虚拟区位于所述核心区和所述台阶区之间。

5.一种三维存储器，所述三维存储器分为核心区和虚拟区，所述三维存储器包括：

衬底；

第一绝缘层，所述第一绝缘层位于所述衬底上；

底部选择栅极层，所述底部选择栅极层仅位于所述核心区的所述第一绝缘层上；

第二绝缘层，所述第二绝缘层位于所述虚拟区的所述第一绝缘层上；

位于所述核心区和所述虚拟区的堆叠层；

所述三维存储器还包括，位于所述衬底的形成有第一绝缘层的面相对的一面且与所述核心区的底部选择栅层连接的导电结构。

6.根据权利要求5所述的三维存储器，其特征在于，所述底部选择栅极层为直接形成或由伪底部栅极层替换为金属形成。

7.根据权利要求5所述的三维存储器，其特征在于，还包括位于所述核心区和虚拟区的导电部，所述导电部的侧壁接触所述第一绝缘层和/或第二绝缘层。

8.根据权利要求7所述的三维存储器，其特征在于，还包括位于所述核心区和虚拟区且贯穿所述堆叠层的沟道结构和虚拟沟道结构，所述沟道结构和虚拟沟道结构位于所述导电部上方。

9.根据权利要求5所述的三维存储器，其特征在于，所述三维存储器还包括台阶区，所述虚拟区位于所述核心区和所述台阶区之间。