CN112599069A - 栅极驱动单元、栅极驱动电路和显示装置 - Google Patents

Abstract

本发明提供一种栅极驱动单元、栅极驱动电路和显示装置。栅极驱动单元包括上拉节点控制电路、下拉节点控制电路和输出电路；上拉节点控制电路在第一扫描控制信号、第二扫描控制信号和下拉节点的电位的控制下，根据第一扫描电压、第二扫描电压和第一电压信号，控制上拉节点的电位，使得当上拉节点的电位为有效电压时，第一时钟信号的电位为无效电压。本发明通使得上拉节点和下拉节点无竞争，并能够消除驱动过程中的短路电流，降低发热风险及功耗，并可以兼容双向扫描功能。

Description

栅极驱动单元、栅极驱动电路和显示装置

技术领域

本发明涉及领域显示技术领域，尤其涉及一种栅极驱动单元、栅极驱动电路和显示装置。

背景技术

在现有的栅极驱动单元中，会产生短路电流，进而会出现由于短路电流导致晶体管发热，存在烧坏晶体管的风险；并且，上拉节点与下拉节点相互竞争，而会导致栅极驱动单元无输出的情况发生。

发明内容

本发明的主要目的在于提供一种栅极驱动单元、栅极驱动电路和显示装置解决现有的栅极驱动单元中上拉节点和下拉节点之间存在竞争，并且驱动过程中的短路电流大，发热风险及功耗高的问题。

为了达到上述目的，本发明提供了一种栅极驱动单元，包括上拉节点控制电路、下拉节点控制电路和输出电路；

所述下拉节点控制电路分别与第一时钟信号端、上拉节点和下拉节点电连接，用于在所述第一时钟信号端提供的时钟信号和所述上拉节点的电位的控制下，控制所述下拉节点的电位；

所述上拉节点控制电路分别与第一扫描控制端、第二扫描控制端、所述上拉节点、第一扫描电压端、第二扫描电压端、所述下拉节点和第一电压端电连接，用于在所述第一扫描控制端提供的第一扫描控制信号、所述第二扫描控制端提供的第二扫描控制信号和所述下拉节点的电位的控制下，根据所述第一扫描电压端提供的第一扫描电压、所述第二扫描电压端提供的第二扫描电压和所述第一电压端提供的第一电压信号，控制所述上拉节点的电位，以使得当所述上拉节点的电位为有效电压时，所述第一时钟信号的电位为无效电压；

所述输出电路分别与所述上拉节点、所述下拉节点、第二时钟信号端、第二电压端和栅极驱动信号输出端电连接，用于在所述上拉节点的电位和所述下拉节点的电位的控制下，根据所述第二时钟信号端提供的时钟信号和所述第二电压端提供的第二电压信号，控制所述栅极驱动信号输出端输出栅极驱动信号。

可选的，所述上拉节点控制电路包括第一上拉控制子电路和第二上拉控制子电路；

所述第一上拉控制子电路分别与第一扫描控制端、第二扫描控制端、所述上拉节点、第一扫描电压端和第二扫描电压端电连接，用于在所述第一扫描控制信号和所述第二扫描控制信号的控制下，根据所述第一扫描电压和所述第二扫描电压，控制所述上拉节点的电位，以使得所述上拉节点的电位为有效电压时，所述第一时钟信号的电位为无效电压；

所述第二上拉控制子电路分别与所述上拉节点、所述下拉节点和第一电压端电连接，用于在所述下拉节点的电位的控制下，控制所述上拉节点与所述第一电压端之间连通。

可选的，所述第一上拉控制子电路包括第一晶体管和第二晶体管；

所述第一晶体管的控制极与输入端电连接，所述第一晶体管的第一极与所述第一扫描电压端电连接，所述第一晶体管的第二极与所述上拉节点电连接；

所述第二晶体管的控制极与复位端电连接，所述第二晶体管的第一极与所述上拉节点电连接，所述第二晶体管的第二极与所述第二扫描电压端电连接；

所述第一扫描控制端为所述输入端，所述第二扫描控制端为所述复位端。

可选的，所述栅极驱动单元包含于栅极驱动电路，所述栅极驱动电路与四个不同的时钟信号线电连接；

所述输入端与第n-1级栅极驱动信号输出端电连接，所述复位端与第n+2级栅极驱动信号输出端电连接；

所述第一扫描控制端为所述输入端，所述第二扫描控制端为所述复位端；

所述栅极驱动单元的栅极驱动信号输出端为第n级栅极驱动信号输出端；n为正整数。

可选的，所述第一上拉控制子电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管，其中，

所述第三晶体管的控制极与所述第一扫描电压端电连接，所述第三晶体管的第一极与第一控制端电连接，所述第三晶体管的第二极与第n-1级栅极驱动信号输出端电连接；

所述第四晶体管的控制极与所述第二扫描电压端电连接，所述第四晶体管的第一极与第n-2级栅极驱动信号输出端电连接，所述第四晶体管的第二极与所述第一控制端电连接；

所述第五晶体管的控制极与所述第一扫描电压端电连接，所述第五晶体管的第一极与第二控制端电连接，所述第五晶体管的第二极与第n+2级栅极驱动信号输出端电连接；

所述第六晶体管的控制极与所述第二扫描电压端电连接，所述第六晶体管的第一极与第n+1级栅极驱动信号输出端电连接，所述第六晶体管的第二极与所述第二控制端电连接；

所述第一晶体管的控制极与所述第一控制端电连接，所述第一晶体管的第一极与所述第一扫描电压端电连接，所述第一晶体管的第二极与所述上拉节点电连接；

所述第二晶体管的控制极与所述第二控制端电连接，所述第二晶体管的第一极与所述上拉节点电连接，所述第二晶体管的第二极与所述第二扫描电压端电连接；

所述栅极驱动单元包含于栅极驱动电路，所述栅极驱动电路与四个不同的时钟信号线电连接；

当所述栅极驱动电路正向扫描时，所述第一扫描控制端为所述第n-1级栅极驱动信号输出端，所述第二扫描控制端为所述第n+2级栅极驱动信号输出端；

当所述栅极驱动电路反向扫描时，所述第一扫描控制端为第n+1级栅极驱动信号输出端，所述第二扫描控制端为第n-2级栅极驱动信号输出端；

所述栅极驱动单元的栅极驱动信号输出端为第n级栅极驱动信号输出端，n为正整数。

可选的，所述下拉节点控制电路包括第七晶体管、第八晶体管、复位晶体管和第一电容，其中，

所述第七晶体管的控制极与所述第七晶体管的第一极都与所述第一时钟信号端电连接，所述第七晶体管的第二极与所述下拉节点电连接；

所述第八晶体管的控制极与所述上拉节点电连接，所述第八晶体管的第一极与所述下拉节点电连接，所述第八晶体管的第二极与所述第一电压端电连接；

所述复位晶体管的控制极与所述栅极驱动信号输出端电连接，所述复位晶体管的第一极与所述下拉节点电连接，所述复位晶体管的第二极与所述第一电压端电连接；

所述第一电容的第一端与所述下拉节点电连接，所述第一电容的第二端与第一电压端电连接。

可选的，所述上拉节点控制电路还包括第三上拉控制子电路；

所述第三上拉控制子电路分别与帧复位端、所述上拉节点和所述第一电压端电连接，用于在帧复位端提供的帧复位信号的控制下，控制所述上拉节点与所述第一电压端电连接。

可选的，所述第二上拉控制子电路包括第九晶体管，所述第三上拉控制子电路包括第十晶体管；

所述第九晶体管的控制极与所述下拉节点电连接，所述第九晶体管的第一极与所述上拉节点电连接，所述第九晶体管的第二极与所述第一电压端电连接；

所述第十晶体管的控制极与所述帧复位端电连接，所述第十晶体管的第一极与所述上拉节点电连接，所述第十晶体管的第二极与所述第一电压端电连接；

所述输出电路包括第十一晶体管、第十二晶体管和第二电容；

所述第十一晶体管的控制极与所述上拉节点电连接，所述第十一晶体管的第一极与所述第二时钟信号端电连接，所述第十一晶体管的第二极与所述栅极驱动信号输出端电连接；

所述第十二晶体管的控制极与所述下拉节点电连接，所述第十二晶体管的第一极与所述栅极驱动信号输出端电连接，所述第十二晶体管的第二极与所述第二电压端电连接；

所述第二电容的第一端与所述上拉节点电连接，所述第二电容的第二端与所述栅极驱动信号输出端电连接。

本发明还提供了一种栅极驱动电路，包括多级上述的栅极驱动单元。

可选的，所述栅极驱动电路与四个不同的时钟信号线电连接；

所述栅极驱动电路处于单向扫描模式，第一级栅极驱动单元的输入端与起始信号端电连接，第一级栅极驱动单元的复位端与第三级栅极驱动信号输出端电连接；第m级栅极驱动单元的输入端与第m-1级栅极驱动单元的栅极驱动信号输出端电连接，第m级栅极驱动单元的复位端与第m+2级栅极驱动单元的栅极驱动信号输出端电连接；

m为大于1的整数。

可选的，所述栅极驱动电路与四个不同的时钟信号线电连接；所述栅极驱动电路处于双向扫描模式；

第a级栅极驱动单元分别与第a-2级栅极驱动单元的栅极驱动信号输出端、第a-1级栅极驱动单元的栅极驱动信号输出端、第a+1级栅极驱动单元的栅极驱动信号输出端和第a+2级栅极驱动单元的栅极驱动信号输出端电连接；

第一级栅极驱动单元分别与第一控制信号端、第二控制信号端、第二级栅极驱动单元的栅极驱动信号输出端和第三级栅极驱动单元的栅极驱动信号输出端电连接；

第二级栅极驱动单元分别与第二控制信号端、第一级栅极驱动单元的栅极驱动信号输出端、第三级栅极驱动单元的栅极驱动信号输出端和第四级栅极驱动单元的栅极驱动信号输出端电连接；

当所述栅极驱动电路正向扫描时，第a级栅极驱动单元的第一扫描控制端为所述第a-1级栅极驱动信号输出端，所述第a级栅极驱动单元的第二扫描控制端为所述第a+2级栅极驱动信号输出端；

当所述栅极驱动电路反向扫描时，第a级栅极驱动单元的第一扫描控制端为第a+1级栅极驱动信号输出端，所述第a级栅极驱动单元的第二扫描控制端为第a-2级栅极驱动信号输出端；

a为大于2的整数。

本发明还提供了一种显示装置包括上述的栅极驱动电路。

本发明实施例所述的栅极驱动单元、栅极驱动电路和显示装置通过上拉节点控制电路控制所述上拉节点的电位，以使得当所述上拉节点的电位为有效电压时，所述第一时钟信号的电位为无效电压，从而使得上拉节点和下拉节点无竞争，并能够消除驱动过程中的短路电流，降低发热风险及功耗，并可以兼容双向扫描功能。

附图说明

图1是本发明实施例所述的栅极驱动单元的结构图；

图2是本发明另一实施例所述的栅极驱动单元的结构图；

图3是本发明又一实施例所述的栅极驱动单元的结构图；

图4是本发明实施例所述的栅极驱动单元的电路图；

图5是本发明如图4所示的栅极驱动单元的实施例的工作时序图；

图6A是本发明如图4所示的栅极驱动单元的实施例在第一阶段的工作状态示意图；

图6B是本发明如图4所示的栅极驱动单元的实施例在第二阶段的工作状态示意图；

图6C是本发明如图4所示的栅极驱动单元的实施例在第三阶段的工作状态示意图；

图6D是本发明如图4所示的栅极驱动单元的实施例在第四阶段的工作状态示意图；

图7是本发明如图4所示的栅极驱动单元的实施例的仿真工作时序图；

图8是本发明如图4所示的栅极驱动单元的实施例中的下拉节点的电流的波形图；

图9是本发明实施例所述的栅极驱动单元的电路图；

图10是本发明如图9所示的栅极驱动单元的实施例的工作时序图；

图11A是本发明如图9所示的栅极驱动单元的实施例在第一阶段的工作状态示意图；

图11B是本发明如图9所示的栅极驱动单元的实施例在第二阶段的工作状态示意图；

图11C是本发明如图9所示的栅极驱动单元的实施例在第三阶段的工作状态示意图；

图11D是本发明如图9所示的栅极驱动单元的实施例在第四阶段的工作状态示意图；

图12是本发明如图9所示的栅极驱动单元的实施例的仿真工作时序图；

图13是本发明如图9所示的栅极驱动单元的实施例中的下拉节点的电流的波形图

图14是本发明实施例所述的栅极驱动电路的结构图；

图15是本发明另一实施例所述的栅极驱动电路的结构图；

图16是本发明又一实施例所述的栅极驱动电路的结构图；

图17是本发明另一实施例所述的栅极驱动电路的结构图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。

在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。

在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。

如图1所示，本发明实施例所述的栅极驱动单元包括上拉节点控制电路11、下拉节点控制电路12和输出电路13；

所述下拉节点控制电路12分别与第一时钟信号端CLKB、上拉节点PU和下拉节点PD电连接，用于在所述第一时钟信号端CLKB提供的时钟信号和所述上拉节点PU的电位的控制下，控制所述下拉节点PD的电位；

所述上拉节点控制电路11分别与第一扫描控制端S1、第二扫描控制端S2、所述上拉节点PU、第一扫描电压端CN、第二扫描电压端CNB、所述下拉节点PD和第一电压端V1电连接，用于在所述第一扫描控制端S1提供的第一扫描控制信号、所述第二扫描控制端S2提供的第二扫描控制信号和所述下拉节点PD的电位的控制下，根据所述第一扫描电压端CN提供的第一扫描电压、所述第二扫描电压端CNB提供的第二扫描电压和所述第一电压端V1提供的第一电压信号，控制所述上拉节点PU的电位，以使得当所述上拉节点PU的电位为有效电压时，所述第一时钟信号的电位为无效电压；

所述输出电路13分别与所述上拉节点PU、所述下拉节点PD、第二时钟信号端CLK、第二电压端V2和栅极驱动信号输出端OUT电连接，用于在所述上拉节点PU的电位和所述下拉节点PD的电位的控制下，根据所述第二时钟信号端CLK提供的时钟信号和所述第二电压端V2提供的第二电压信号，控制所述栅极驱动信号输出端OUT输出栅极驱动信号。

本发明实施例所述的栅极驱动单元通过上拉节点控制电路11控制所述上拉节点PU的电位，以使得当所述上拉节点PU的电位为有效电压时，所述第一时钟信号的电位为无效电压，从而使得上拉节点PU和下拉节点PD无竞争，消除驱动过程中的短路电流，降低发热风险及功耗，并可以兼容双向扫描功能。

在本发明实施例所述的栅极驱动单元中，所述下拉节点控制电路12可以分别与第一时钟信号端CLKB、上拉节点PU、下拉节点PD和第一电压端电连接，配置为在第一时钟信号的控制下，控制所述下拉节点PD与所述第一时钟信号端CLKB之间连通，并在上拉节点PU的电位的控制下，控制所述下拉节点PD与所述第一电压端电连接，在实际操作时，所述第一电压端可以为第一低电压端，PU和PD之间存在竞争关系，本发明实施例所述的栅极驱动单元控制当所述上拉节点PU的电位为有效电压时，所述第一时钟信号的电位为无效电压，则不会出现当PU的电位有效时，不能控制PD的电位变为无效电压从而导致误输出的问题，并且不会出现所述下拉节点控制电路12包括的两个与PD电连接的晶体管同时打开而造成的出现短路电流，降低发热风险及功耗。

在本发明实施例中，所述第一电压端和所述第二电压端可以都为第一低电压端，但不以此为限。

可选的，所述第一电压端和所述第二电压端可以为相同的电压端，或者，所述第一电压端和所述第二电压端可以为不同的电压端。

在本发明实施例中，当所述上拉节点PU控制的晶体管为n型晶体管时，所述有效电压可以为高电压；当所述上拉节点PU控制的晶体管为p型晶体管时，所述有效电压可以为低电压；

当所述第一时钟信号控制的晶体管为n型晶体管时，所述无效电压可以为低电压；当所述第一时钟信号控制的晶体管为p型晶体管时，所述有效电压可以为高电压。

如图2所示，在图1所示的栅极驱动单元的实施例的基础上，所述上拉节点控制电路可以包括第一上拉控制子电路111和第二上拉控制子电路112；

所述第一上拉控制子电路111分别与第一扫描控制端S1、第二扫描控制端S2、所述上拉节点PU、第一扫描电压端CN和第二扫描电压端CNB电连接，用于在所述第一扫描控制信号和所述第二扫描控制信号的控制下，根据所述第一扫描电压和所述第二扫描电压，控制所述上拉节点PU的电位，以使得所述上拉节点PU的电位为有效电压时，所述第一时钟信号的电位为无效电压；

所述第二上拉控制子电路112分别与所述上拉节点PU、所述下拉节点PD和第一电压端V1电连接，用于在所述下拉节点PD的电位的控制下，控制所述上拉节点PU与所述第一电压端V1之间连通。

在本发明实施例中，所述上拉节点控制电路可以包括第一上拉控制子电路111和第二上拉控制子电路112，第一上拉控制子电路111在所述第一扫描控制信号和所述第二扫描控制信号的控制下，根据所述第一扫描电压和所述第二扫描电压，控制所述上拉节点PU的电位，以使得所述上拉节点PU的电位为有效电压时，所述第一时钟信号的电位为无效电压，第二上拉控制子电路112在下拉节点PD的电位的控制下，控制上拉节点PU的电位。

根据一种具体实施方式，所述第一上拉控制子电路可以包括第一晶体管和第二晶体管；

所述第一晶体管的控制极与输入端电连接，所述第一晶体管的第一极与所述第一扫描电压端电连接，所述第一晶体管的第二极与所述上拉节点电连接；

所述第二晶体管的控制极与复位端电连接，所述第二晶体管的第一极与所述上拉节点电连接，所述第二晶体管的第二极与所述第二扫描电压端电连接；

所述第一扫描控制端为所述输入端，所述第二扫描控制端为所述复位端。

当所述栅极驱动单元包含于的栅极驱动电路进行单向扫描时，所述第一上拉控制子电路可以包括第一晶体管和第二晶体管，此时第一扫描控制端为所述输入端，所述第二扫描控制端为所述复位端。

可选的，所述栅极驱动单元包含于栅极驱动电路，所述栅极驱动电路与四个不同的时钟信号线电连接；

所述输入端与第n-1级栅极驱动信号输出端电连接，所述复位端与第n+2级栅极驱动信号输出端电连接；

所述第一扫描控制端为所述输入端，所述第二扫描控制端为所述复位端；

所述栅极驱动单元的栅极驱动信号输出端为第n级栅极驱动信号输出端；n为正整数。

在具体实施时，所述栅极驱动单元包含于的栅极驱动电路可以接入四个不同的时钟信号，每个时钟信号的占空比为25％，并输入端与第n-1级栅极驱动信号输出端电连接，复位端与第n+2级栅极驱动信号输出端电连接，第n-1级栅极驱动信号输出端为第n-1级栅极驱动单元的栅极驱动信号输出端，第n+2级栅极驱动信号输出端为第n+2级栅极驱动单元的栅极驱动信号输出端，控制第n-1级栅极驱动单元工作的时钟信号，与控制第n+2级栅极驱动单元工作的时钟信号不同。

在实际操作时，所述栅极驱动电路也可以接入六个不同的时钟信号，或者，所述栅极驱动电路也可以接入八个不同的时钟信号，只要保证当所述上拉节点PU的电位为有效电压时，所述第一时钟信号的电位为无效电压即可。

根据另一种具体实施方式，所述第一上拉控制子电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管，其中，

所述第三晶体管的控制极与所述第一扫描电压端电连接，所述第三晶体管的第一极与第一控制端电连接，所述第三晶体管的第二极与第n-1级栅极驱动信号输出端电连接；

所述第四晶体管的控制极与所述第二扫描电压端电连接，所述第四晶体管的第一极与第n-2级栅极驱动信号输出端电连接，所述第四晶体管的第二极与所述第一控制端电连接；

所述第五晶体管的控制极与所述第一扫描电压端电连接，所述第五晶体管的第一极与第二控制端电连接，所述第五晶体管的第二极与第n+2级栅极驱动信号输出端电连接；

所述第六晶体管的控制极与所述第二扫描电压端电连接，所述第六晶体管的第一极与第n+1级栅极驱动信号输出端电连接，所述第六晶体管的第二极与所述第二控制端电连接；

所述第一晶体管的控制极与所述第一控制端电连接，所述第一晶体管的第一极与所述第一扫描电压端电连接，所述第一晶体管的第二极与所述上拉节点电连接；

所述第二晶体管的控制极与所述第二控制端电连接，所述第二晶体管的第一极与所述上拉节点电连接，所述第二晶体管的第二极与所述第二扫描电压端电连接；

所述栅极驱动单元包含于栅极驱动电路，所述栅极驱动电路与四个不同的时钟信号线电连接；

当所述栅极驱动电路正向扫描时，所述第一扫描控制端为所述第n-1级栅极驱动信号输出端，所述第二扫描控制端为所述第n+2级栅极驱动信号输出端；

当所述栅极驱动电路反向扫描时，所述第一扫描控制端为第n+1级栅极驱动信号输出端，所述第二扫描控制端为第n-2级栅极驱动信号输出端；

所述栅极驱动单元的栅极驱动信号输出端为第n级栅极驱动信号输出端，n为正整数。

在具体实施时，所述第一上拉控制子电路可以包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管，以在能实现栅极驱动电路双向扫描。

如图3所示，在图2所示的栅极驱动单元的实施例的基础上，

所述第一上拉控制子电路111包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6，其中，

所述第三晶体管M3的栅极与所述第一扫描电压端CN电连接，所述第三晶体管M3的漏极与第一控制端Ct1电连接，所述第三晶体管M3的源极与第n-1级栅极驱动信号输出端OUT(n-1)电连接；

所述第四晶体管M4的栅极与所述第二扫描电压端CNB电连接，所述第四晶体管M4的漏极与第n-2级栅极驱动信号输出端OUT(n-2)电连接，所述第四晶体管M4的源极与所述第一控制端Ct1电连接；

所述第五晶体管M5的控制极与所述第一扫描电压端CN电连接，所述第五晶体管M5的漏极与第二控制端Ct2电连接，所述第五晶体管的源极与第n+2级栅极驱动信号输出端OUT(n+2)电连接；

所述第六晶体管M6的栅极与所述第二扫描电压端CNB电连接，所述第六晶体管M6的漏极与第n+1级栅极驱动信号输出端OUT(n+1)电连接，所述第六晶体管M6的源极与所述第二控制端Ct2电连接；

所述第一晶体管M1的栅极与所述第一控制端Ct1电连接，所述第一晶体管M1的漏极与所述第一扫描电压端CN电连接，所述第一晶体管M1的源极与所述上拉节点PU电连接；

所述第二晶体管M2的栅极与所述第二控制端Ct2电连接，所述第二晶体管M2的漏极与所述上拉节点PU电连接，所述第二晶体管M2的源极与所述第二扫描电压端CNB电连接；

所述栅极驱动单元包含于栅极驱动电路，所述栅极驱动电路与四个不同的时钟信号线电连接；

当所述栅极驱动电路正向扫描时，所述第一扫描控制端为所述第n-1级栅极驱动信号输出端，所述第二扫描控制端为所述第n+2级栅极驱动信号输出端；

当所述栅极驱动电路反向扫描时，所述第一扫描控制端为第n+1级栅极驱动信号输出端，所述第二扫描控制端为第n-2级栅极驱动信号输出端；

所述栅极驱动单元的栅极驱动信号输出端为第n级栅极驱动信号输出端，n为正整数。

在图3所示的栅极驱动单元的实施例中，所有的晶体管都为NMOS管(N型金属-氧化物-半导体场效应晶体管)，但不以此为限。

当本发明实施例所述的栅极驱动单元采用如图3所示的第一上拉控制子电路111的结构时，包括该栅极驱动单元的栅极驱动电路可以实现双向扫描。

本发明如图3所示的栅极驱动单元的实施例在工作时，在所述栅极驱动电路进行正向扫描时，S1为输入端，S2为复位端，CN提供高电压信号，CNB提供低电压信号，M3和M5打开，M4和M6关断，Ct1与OUT(n-1)电连接，Ct2与OUT(n+2)电连接，也即，M1的栅极与OUT(n-1)电连接，M2的栅极与OUT(n+2)电连接，控制第n-1级栅极驱动单元工作的时钟信号，与控制第n+2级栅极驱动单元工作的时钟信号不同；此时，M1和M3提供输入功能，M2和M5提供复位功能；

在所述栅极驱动电路进行反向扫描时，S1为复位端，S2为输入端，CN提供低电压信号，CNB提供高电压信号，M3和M5关断，M4和M6打开，Ct1与OUT(n-2)电连接，Ct2与OUT(n+1)电连接，其中，OUT(n-2)为第n-2级栅极驱动单元的栅极驱动信号输出端，OUT(n+1)为第n+1级栅极驱动单元的栅极驱动信号输出端，控制第n-2级栅极驱动单元工作的时钟信号，与控制第n+1级栅极驱动单元工作的时钟信号不同；此时，M1和M4提供复位功能，M2和M6提供输入功能。

在具体实施时，所述下拉节点控制电路还可以与栅极驱动信号输出端电连接，还可以用于在所述栅极驱动信号输出端提供的栅极驱动信号的控制下，控制所述下拉节点与所述第一电压端之间连通，以对所述下拉节点进行复位，所述下拉节点控制电路还可以用于维持所述下拉节点的电位。

可选的，所述下拉节点控制电路包括第七晶体管、第八晶体管、复位晶体管和第一电容，其中，

所述第七晶体管的控制极与所述第七晶体管的第一极都与所述第一时钟信号端电连接，所述第七晶体管的第二极与所述下拉节点电连接；

所述第八晶体管的控制极与所述上拉节点电连接，所述第八晶体管的第一极与所述下拉节点电连接，所述第八晶体管的第二极与所述第一电压端电连接；

所述复位晶体管的控制极与所述栅极驱动信号输出端电连接，所述复位晶体管的第一极与所述下拉节点电连接，所述复位晶体管的第二极与所述第一电压端电连接；

所述第一电容的第一端与所述下拉节点电连接，所述第一电容的第二端与第一电压端电连接。

在具体实施时，所述上拉节点控制电路还可以包括第三上拉控制子电路；

所述第三上拉控制子电路分别与帧复位端、所述上拉节点和所述第一电压端电连接，用于在帧复位端提供的帧复位信号的控制下，控制所述上拉节点与所述第一电压端电连接；

所述帧复位端在两帧时间之间的空白时间段提供有效电压，以对所述上拉节点进行复位。

可选的，所述第二上拉控制子电路包括第九晶体管，所述第三上拉控制子电路包括第十晶体管；

所述第九晶体管的控制极与所述下拉节点电连接，所述第九晶体管的第一极与所述上拉节点电连接，所述第九晶体管的第二极与所述第一电压端电连接；

所述第十晶体管的控制极与所述帧复位端电连接，所述第十晶体管的第一极与所述上拉节点电连接，所述第十晶体管的第二极与所述第一电压端电连接；

所述输出电路包括第十一晶体管、第十二晶体管和第二电容；

所述第十一晶体管的控制极与所述上拉节点电连接，所述第十一晶体管的第一极与所述第二时钟信号端电连接，所述第十一晶体管的第二极与所述栅极驱动信号输出端电连接；

所述第十二晶体管的控制极与所述下拉节点电连接，所述第十二晶体管的第一极与所述栅极驱动信号输出端电连接，所述第十二晶体管的第二极与所述第二电压端电连接；

所述第二电容的第一端与所述上拉节点电连接，所述第二电容的第二端与所述栅极驱动信号输出端电连接。

在图4所示的实施例中，第一电压端和第二电压端都为第一低电压端，所有的晶体管都为NMOS管，但不以此为限如图2所示的栅极驱动单元的实施例的基础上，如图4所示，所述上拉节点控制电路还包括第三上拉控制子电路113；所述第一上拉控制子电路111包括第一晶体管M1和第二晶体管M2；

所述第一晶体管M1的栅极与输入端电连接，所述第一晶体管M1的漏极与高电压端电连接，所述第一晶体管M1的源极与所述上拉节点PU电连接；所述高电压端用于提供高电压Vdd；所述输入端与第n-1级栅极驱动信号输出端OUT(n-1)电连接；

所述第二晶体管M2的栅极与复位端电连接，所述第二晶体管M2的漏极与所述上拉节点PU电连接，所述第二晶体管M2的源极与第二低电压端电连接；所述第二低电压端用于提供第二低电压Vss；所述复位端与第n+2级栅极驱动信号输出端OUT(n+2)电连接；

所述下拉节点控制电路12包括第七晶体管M7、第八晶体管M8、复位晶体管M0和第一电容C1，其中，

所述第七晶体管M7的栅极与所述第七晶体管M7的漏极都与所述第一时钟信号端CLKB电连接，所述第七晶体管M7的源极与所述下拉节点PD电连接；

所述第八晶体管M8的栅极与所述上拉节点PU电连接，所述第八晶体管M8的漏极与所述下拉节点PD电连接，所述第八晶体管M8的源极与第一低电压端电连接；所述第一低电压端用于提供第一低电压VGL；

所述复位晶体管M0的栅极与所述栅极驱动信号输出端OUT电连接，所述复位晶体管M0的漏极与所述下拉节点PD电连接，所述复位晶体管M0的源极与所述第一低电压端电连接；

所述第一电容C1的第一端与所述下拉节点PD电连接，所述第一电容C1的第二端与所述第一低电压端电连接；

所述第二上拉控制子电路112包括第九晶体管M9，所述第三上拉控制子电路113包括第十晶体管M10；

所述第九晶体管M9的栅极与所述下拉节点PD电连接，所述第九晶体管M9的漏极与所述上拉节点PU电连接，所述第九晶体管M9的源极与所述第一低电压端电连接；

所述第十晶体管M10的栅极与所述帧复位端TT_RST电连接，所述第十晶体管M10的漏极与所述上拉节点PU电连接，所述第十晶体管M10的源极与所述第一低电压端电连接；

所述输出电路13包括第十一晶体管M11、第十二晶体管M12和第二电容C2；

所述第十一晶体管M11的栅极与所述上拉节点PU电连接，所述第十一晶体管M11的漏极与所述第二时钟信号端CLK电连接，所述第十一晶体管M11的源极与所述栅极驱动信号输出端OUT电连接；

所述第十二晶体管M12的栅极与所述下拉节点PD电连接，所述第十二晶体管M12的漏极与所述栅极驱动信号输出端OUT电连接，所述第十二晶体管M12的源极与所述第一低电压端电连接；

所述第二电容C2的第一端与所述上拉节点PU电连接，所述第二电容C2的第二端与所述栅极驱动信号输出端OUT电连接。

在图4所示的实施例中，所述第一扫描控制端为所述输入端，所述第二扫描控制端为所述复位端，所述第一扫描电压端为所述高电压端，所述第二扫描电压端为所述第二低电压端。

在本发明实施例中，M1的漏极可以被替换为与M1的栅极电连接，M2的源极可以替换为与第一低电压端电连接，也即，第一扫描电压端可以被替换为输入端，第二扫描电压端可以被替换为第一低电压端，但不以此为限。

如图5所示，图4所示的栅极驱动单元的实施例包含于的栅极驱动电路可以接入第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4；

CLKB提供的时钟信号可以为CLK4，CLK提供的时钟信号可以为CLK2；

CLK1的占空比、CLK2的占空比、CLK3的占空比和CLK4的占空比可以都为25％；

图4所示的栅极驱动单元为第n级栅极驱动单元，则第n-1级栅极驱动单元被CLK1和CLK3控制，第n+2级栅极驱动单元被CLK2和CLK4控制，能够确保在PU作用期间(也即PU的电位为高电压时)，CLKB提供低电压信号，全程无PU和PD竞争。

如图5所示，本发明如图4所示的栅极驱动单元的实施例在工作时，

在第一阶段t1，OUT(n-1)提供高电压，OUT(n+2)提供低电压，如图6A所示，M1打开，M2关闭，CLK4为低电压，CLK2为低电压，M7关闭，PU的电位被拉升为高电压，M8打开，PD的电位为低电压，M11打开，OUT接入CLK2，OUT输出低电压，M0关闭，M12关闭，M5关闭；此时由于M7关闭，则不会产生经过M7和M8的短路电流；

在第一阶段t1，CLK4为低电压，此时M7关闭，PD和PU不会产生竞争；

在第二阶段t2，OUT(n-1)提供低电压，OUT(n+2)提供低电压，CLK2为高电压，CLK4为低电压，如图6B所示，M1和M2都关闭，M7关闭，M11打开，OUT输出高电压，并PU的电位被C2自举拉升，由于此时CLK为低电压，因此不会有PD的竞争，同时，PU开启M8，OUT开启M0，以继续拉低PD的电位，不会有短路电流形成；

在第三阶段t3，OUT(n-1)提供低电压，OUT(n+2)提供低电压，CLK2为低电压，CLK4为低电压，如图6C所示，M1和M2都关断，PU的电位维持为高电压，M7关断，M8打开，PD的电位仍为低电压，M11打开，M12关闭，OUT提供低电压，M0关闭，此时由于M7关闭，无短路电流形成；

在第四阶段t4，OUT(n-1)提供低电压，OUT(n+2)提供高电压，CLK2为低电压，CLK4为高电压，如图6D所示，M1关闭，M2打开，PU的电位被拉低为低电压，M11和M8关闭，M7打开，第四时钟信号CLK4通过打开的M7为C1充电，以提升PD的电位，M11关闭，M12打开，OUT输出低电压。

如图5所示，用于输入的第一阶段t1和用于输出的第二阶段t2之间间隔较小，不会由于漏电降低上拉节点PU的电位的幅度，不会降低驱动能力。

图7是本发明如图4所示的栅极驱动单元的实施例的仿真工作时序图，图8是本发明如图4所示的栅极驱动单元的实施例中的下拉节点的电流的波形图。如图8所示，恒定的短路电流被消除，全程只有两个瞬态电流。

在图7中，横轴是时间，单位为s(秒)，纵轴的单位为V(伏特)。

在图8中，横轴是时间，单位为s(秒)，纵轴的单位为A(安)。

在图9所示的栅极驱动单元的实施例中，所有的晶体管都为NMOS管，第一电压端和第二电压端都为第一低电压端，但不以此为限。

如图2所示的栅极驱动单元的实施例的基础上，如图9所示，所述第一上拉控制子电路111包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6，其中，

所述第一上拉控制子电路111包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6，其中，

所述第三晶体管M3的栅极与所述第一扫描电压端CN电连接，所述第三晶体管M3的漏极与第一控制端Ct1电连接，所述第三晶体管M3的源极与第n-1级栅极驱动信号输出端OUT(n-1)电连接；

所述第四晶体管M4的栅极与所述第二扫描电压端CNB电连接，所述第四晶体管M4的漏极与第n-2级栅极驱动信号输出端OUT(n-2)电连接，所述第四晶体管M4的源极与所述第一控制端Ct1电连接；

所述第五晶体管M5的控制极与所述第一扫描电压端CN电连接，所述第五晶体管M5的漏极与第二控制端Ct2电连接，所述第五晶体管的源极与第n+2级栅极驱动信号输出端OUT(n+2)电连接；

所述第六晶体管M6的栅极与所述第二扫描电压端CNB电连接，所述第六晶体管M6的漏极与第n+1级栅极驱动信号输出端OUT(n+1)电连接，所述第六晶体管M6的源极与所述第二控制端Ct2电连接；

所述第一晶体管M1的栅极与所述第一控制端Ct1电连接，所述第一晶体管M1的漏极与所述第一扫描电压端CN电连接，所述第一晶体管M1的源极与所述上拉节点PU电连接；

所述第二晶体管M2的栅极与所述第二控制端Ct2电连接，所述第二晶体管M2的漏极与所述上拉节点PU电连接，所述第二晶体管M2的源极与所述第二扫描电压端CNB电连接；

所述下拉节点控制电路12包括第七晶体管M7、第八晶体管M8、复位晶体管M0和第一电容C1，其中，

所述第七晶体管M7的栅极与所述第七晶体管M7的漏极都与所述第一时钟信号端CLKB电连接，所述第七晶体管M7的源极与所述下拉节点PD电连接；

所述第八晶体管M8的栅极与所述上拉节点PU电连接，所述第八晶体管M8的漏极与所述下拉节点PD电连接，所述第八晶体管M8的源极与第一低电压端电连接；所述第一低电压端用于提供第一低电压VGL；

所述复位晶体管M0的栅极与所述栅极驱动信号输出端OUT电连接，所述复位晶体管M0的漏极与所述下拉节点PD电连接，所述复位晶体管M0的源极与所述第一低电压端电连接；

所述第一电容C1的第一端与所述下拉节点PD电连接，所述第一电容C1的第二端与所述第一低电压端电连接；

所述第二上拉控制子电路112包括第九晶体管M9，所述第三上拉控制子电路113包括第十晶体管M10；

所述第九晶体管M9的栅极与所述下拉节点PD电连接，所述第九晶体管M9的漏极与所述上拉节点PU电连接，所述第九晶体管M9的源极与所述第一低电压端电连接；

所述第十晶体管M10的栅极与所述帧复位端TT_RST电连接，所述第十晶体管M10的漏极与所述上拉节点PU电连接，所述第十晶体管M10的源极与所述第一低电压端电连接；

所述输出电路13包括第十一晶体管M11、第十二晶体管M12和第二电容C2；

所述第十一晶体管M11的栅极与所述上拉节点PU电连接，所述第十一晶体管M11的漏极与所述第二时钟信号端CLK电连接，所述第十一晶体管M11的源极与所述栅极驱动信号输出端OUT电连接；

所述第十二晶体管M12的栅极与所述下拉节点PD电连接，所述第十二晶体管M12的漏极与所述栅极驱动信号输出端OUT电连接，所述第十二晶体管M12的源极与所述第一低电压端电连接；

所述第二电容C2的第一端与所述上拉节点PU电连接，所述第二电容C2的第二端与所述栅极驱动信号输出端OUT电连接。

本发明如图9所示的栅极驱动单元的实施例在工作时，能够保证在PU作用期间，CLKB提供的时钟信号的电位为无效电压，全程无PU和PD竞争，并能够兼容双向扫描功能。

在图9所示的栅极驱动单元的实施例中，CLKB提供的时钟信号可以为第四时钟信号CLK4，CLK提供的时钟信号可以为第二时钟信号CLK2。

下面以图9所示的栅极驱动单元的实施例在正向扫描为例说明。

如图10所示，本发明如图9所示的栅极驱动单元的实施例在进行正向扫描时，CN提供高电压，CNB提供低电压，M3和M5打开，M1的栅极与OUT(n-1)电连接，M2的栅极与OUT(n+2)电连接；

在第一阶段t1，CLK2和CLK4都为低电压，OUT(n-1)提供高电压，OUT(n+2)提供低电压，如图11A所示，M1开启，CN提供的高电压写入PU，此时CLK4为低电压，M7关闭，M8开启，PD的电位为低电压，不会有PD的竞争，并且不会有短路电流形成；

在第二阶段t2，CLK2为高电压，CLK4为低电压，OUT(n-1)提供低电压，OUT(n+2)提供低电压，如图11B所示，M11打开，OUT输出高电压，PU的电位被C2自举拉升到较高电位，此时M7关闭，不会有PD的竞争；同时PU开启M8，OUT开启M0，以继续拉低PD的电位，不会有短路电流形成；

在第三阶段t3，CLK2和CLK4都为低电压，OUT(n-1)提供低电压，OUT(n+2)提供低电压，如图11C所示，M1和M2都关断，PU的电位维持为高电压，M7关断，M8打开，PD的电位仍为低电压，M11打开，M12关闭，OUT提供低电压，M0关闭，此时由于M7关闭，无短路电流形成；

在第四阶段t4，CLK4为高电压，CLK2为低电压，OUT(n-1)提供低电压，OUT(n+2)提供高电压，如图11D所示，M1关断，M2开启，CNB提供的低电压写入PU，PU的电位变为低电压，M7打开，M8关闭，PD的电位为高电压，M11关闭，M12打开，OUT输出低电压，M0关断。

图12是本发明如图9所示的栅极驱动单元的实施例的仿真工作时序图，图13是本发明如图9所示的栅极驱动单元的实施例中的下拉节点的电流的波形图。如图13所示，恒定的短路电流被消除，全程只有两个瞬态电流。

在图12中，横轴是时间，单位为s(秒)，纵轴的单位为V(伏特)。

在图13中，横轴是时间，单位为s(秒)，纵轴的单位为A(安)。

本发明实施例所述的栅极驱动电路包括多级上述的栅极驱动单元。

根据一种具体实施方式，所述栅极驱动电路可以与四个不同的时钟信号线电连接；

所述栅极驱动电路处于单向扫描模式，第一级栅极驱动单元的输入端与起始信号端电连接，第一级栅极驱动单元的复位端与第三级栅极驱动信号输出端电连接；第m级栅极驱动单元的输入端与第m-1级栅极驱动单元的栅极驱动信号输出端电连接，第m级栅极驱动单元的复位端与第m+2级栅极驱动单元的栅极驱动信号输出端电连接；

m为大于1的整数。

如图14所示，当显示装置采用栅极驱动单元单边驱动像素电路时，本发明实施例所述的栅极驱动电路包括的奇数级栅极驱动单元可以设置于AA区(有效显示区)左侧边，本发明实施例所述的栅极驱动电路包括的偶数级栅极驱动单元可以设置于AA区的右侧边；

在图14中，标号为G1的为第一级栅极驱动单元，标号为G2的为第二级栅极驱动单元，标号为G3的为第三级栅极驱动单元，标号为G4的为第四级栅极驱动单元，标号为G5的为第五级栅极驱动单元，标号为G6的为第六级栅极驱动单元；

G1、G3和G5设置于AA区左侧边，G2、G4和G6设置于AA区右侧边；

G1接入第一时钟信号CLK1和第三时钟信号CLK3；

G3接入第一时钟信号CLK1和第三时钟信号CLK3；

G5接入第一时钟信号CLK1和第三时钟信号CLK3；

G2接入第二时钟信号CLK2和第四时钟信号CLK4；

G3接入第二时钟信号CLK2和第四时钟信号CLK4；

G5接入第二时钟信号CLK2和第四时钟信号CLK4；

G1通过其栅极驱动信号输出端为第一行像素电路P1提供栅极驱动信号，G2通过其栅极驱动信号输出端为第二行像素电路P2提供栅极驱动信号，G3通过其栅极驱动信号输出端为第三行像素电路P3提供栅极驱动信号，G4通过其栅极驱动信号输出端为第四行像素电路P4提供栅极驱动信号，G5通过其栅极驱动信号输出端为第五行像素电路P5提供栅极驱动信号，G6通过其栅极驱动信号输出端为第六行像素电路P6提供栅极驱动信号；

G1的输入端与起始信号端STV电连接；G1的复位端与G3的栅极驱动信号输出端电连接；

G2的输入端与G1的栅极驱动信号输出端电连接，G2的复位端与G4的栅极驱动信号输出端电连接；

G3的输入端与G2的栅极驱动信号输出端电连接，G3的复位端与G5的栅极驱动信号输出端电连接；

G4的输入端与G3的栅极驱动信号输出端电连接，G4的复位端与G6的栅极驱动信号输出端电连接；

G5的输入端与G4的栅极驱动信号输出端电连接，G5的复位端与第七级栅极驱动单元的栅极驱动信号输出端电连接(图14中未示出)；

G6的输入端与G5的栅极驱动信号输出端电连接，G6的复位端与第八级栅极驱动单元的栅极驱动信号输出端电连接(图14中未示出)。

如图15所示，当所述显示装置采用栅极驱动单元双边驱动像素电路时，所述显示装置可以包括左侧栅极驱动电路和右侧栅极驱动电路；

所述左侧栅极驱动电路可以包括第一级左侧栅极驱动单元G11、第二级左侧栅极驱动单元G12、第三级左侧栅极驱动单元G13和第四级左侧栅极驱动单元G14；

所述右侧栅极驱动电路可以包括第一级右侧栅极驱动单元G21、第二级右侧栅极驱动单元G22、第三级右侧栅极驱动单元G23和第四级右侧栅极驱动单元G24；

G11接入第一时钟信号CLK1和第三时钟信号CLK3，G13接入第一时钟信号CLK1和第三时钟信号CLK3；

G12接入第二时钟信号CLK2和第四时钟信号CLK4，G14接入第二时钟信号CLK2和第四时钟信号CLK4；

G11通过其栅极驱动信号输出端为第一行像素电路P1提供栅极驱动信号，G21通过其栅极驱动信号输出端为第一行像素电路P1提供栅极驱动信号，G12通过其栅极驱动信号输出端为第二行像素电路P2提供栅极驱动信号，G22通过其栅极驱动信号输出端为第二行像素电路P2提供栅极驱动信号，G13通过其栅极驱动信号输出端为第三行像素电路P3提供栅极驱动信号，G23通过其栅极驱动信号输出端为第三行像素电路P3提供栅极驱动信号，G14通过其栅极驱动信号输出端为第四行像素电路P4提供栅极驱动信号，G24通过其栅极驱动信号输出端为第四行像素电路P4提供栅极驱动信号；

G11的输入端与左侧起始信号端STV11电连接，G11的复位端与G13的栅极驱动信号输出端电连接；

G12的输入端与G11的栅极驱动信号输出端电连接，G12的复位端与G14的栅极驱动信号输出端电连接；

G13的输入端与G12的栅极驱动信号输出端电连接，G13的复位端与第五级左侧栅极驱动单元的栅极驱动信号输出端(图中未示出)电连接；

G14的输入端与G13的栅极驱动信号输出端电连接，G14的复位端与第六级左侧栅极驱动单元的栅极驱动信号输出端(图中未示出)电连接；

G21的输入端与右侧起始信号端STV12电连接，G21的复位端与G23的栅极驱动信号输出端电连接；

G22的输入端与G21的栅极驱动信号输出端电连接，G22的复位端与G24的栅极驱动信号输出端电连接；

G23的输入端与G22的栅极驱动信号输出端电连接，G23的复位端与第五级右侧栅极驱动单元的栅极驱动信号输出端(图中未示出)电连接；

G24的输入端与G23的栅极驱动信号输出端电连接，G24的复位端与第六级右侧栅极驱动单元的栅极驱动信号输出端(图中未示出)电连接。

在图15所示的实施例中，STV11和STV12可以为相同的信号端。

根据另一种具体实施方式，所述栅极驱动电路与四个不同的时钟信号线电连接；所述栅极驱动电路处于双向扫描模式；

第a级栅极驱动单元分别与第a-2级栅极驱动单元的栅极驱动信号输出端、第a-1级栅极驱动单元的栅极驱动信号输出端、第a+1级栅极驱动单元的栅极驱动信号输出端和第a+2级栅极驱动单元的栅极驱动信号输出端电连接；

第一级栅极驱动单元分别与第一控制信号端、第二控制信号端、第二级栅极驱动单元的栅极驱动信号输出端和第三级栅极驱动单元的栅极驱动信号输出端电连接；

第二级栅极驱动单元分别与第二控制信号端、第一级栅极驱动单元的栅极驱动信号输出端、第三级栅极驱动单元的栅极驱动信号输出端和第四级栅极驱动单元的栅极驱动信号输出端电连接；

当所述栅极驱动电路正向扫描时，第a级栅极驱动单元的第一扫描控制端为所述第a-1级栅极驱动信号输出端，所述第a级栅极驱动单元的第二扫描控制端为所述第a+2级栅极驱动信号输出端；

当所述栅极驱动电路反向扫描时，第a级栅极驱动单元的第一扫描控制端为第a+1级栅极驱动信号输出端，所述第a级栅极驱动单元的第二扫描控制端为第a-2级栅极驱动信号输出端；

a为大于2的整数。

如图16所示，当显示装置采用栅极驱动单元双边驱动像素电路时，本发明实施例所述的栅极驱动电路包括的奇数级栅极驱动单元可以设置于AA区(有效显示区)左侧边，本发明实施例所述的栅极驱动电路包括的偶数级栅极驱动单元可以设置于AA区的右侧边；

在图16中，标号为G1的为第一级栅极驱动单元，标号为G2的为第二级栅极驱动单元，标号为G3的为第三级栅极驱动单元，标号为G4的为第四级栅极驱动单元，标号为G5的为第五级栅极驱动单元，标号为G6的为第六级栅极驱动单元；

G1、G3和G5设置于AA区左侧边，G2、G4和G6设置于AA区右侧边；

G1接入第一时钟信号CLK1和第三时钟信号CLK3；

G3接入第一时钟信号CLK1和第三时钟信号CLK3；

G5接入第一时钟信号CLK1和第三时钟信号CLK3；

G2接入第二时钟信号CLK2和第四时钟信号CLK4；

G3接入第二时钟信号CLK2和第四时钟信号CLK4；

G5接入第二时钟信号CLK2和第四时钟信号CLK4；

G1通过其栅极驱动信号输出端为第一行像素电路P1提供栅极驱动信号，G2通过其栅极驱动信号输出端为第二行像素电路P2提供栅极驱动信号，G3通过其栅极驱动信号输出端为第三行像素电路P3提供栅极驱动信号，G4通过其栅极驱动信号输出端为第四行像素电路P4提供栅极驱动信号，G5通过其栅极驱动信号输出端为第五行像素电路P5提供栅极驱动信号，G6通过其栅极驱动信号输出端为第六行像素电路P6提供栅极驱动信号；

G1分别与第一起始信号端STV21和第二起始信号端STV22电连接；G1分别与G2的栅极驱动信号输出端和G3的栅极驱动信号输出端电连接；

G2分别与所述第二起始信号端STV22、G1的栅极驱动信号输出端、G3的栅极驱动信号输出端和G4的栅极驱动信号输出端电连接；

G3分别与G2的栅极驱动信号输出端电连接，G1的栅极驱动信号输出端、G4的栅极驱动信号输出端和G5的栅极驱动信号输出端电连接；

G4分别与G3的栅极驱动信号输出端、G2的栅极驱动信号输出端、G5的栅极驱动信号输出端和G6的栅极驱动信号输出端电连接；

G5分别与G4的栅极驱动信号输出端、G3的栅极驱动信号输出端、第六级栅极驱动单元的栅极驱动信号输出端和第七级栅极驱动单元的栅极驱动信号输出端电连接(图16中未示出)；

G6分别G5的栅极驱动信号输出端、G4的栅极驱动信号输出端、第七级栅极驱动单元的栅极驱动信号输出端和第八级栅极驱动单元的栅极驱动信号输出端电连接(图16中未示出)。

在图16所示的实施例中，第一控制信号端为第一起始信号端STV21，第二控制信号端为第二起始信号端STV22。

如图17所示，当所述显示装置采用栅极驱动单元双边驱动像素电路时，所述显示装置可以包括左侧栅极驱动电路和右侧栅极驱动电路；

所述左侧栅极驱动电路可以包括第一级左侧栅极驱动单元G11、第二级左侧栅极驱动单元G12、第三级左侧栅极驱动单元G13和第四级左侧栅极驱动单元G14；

所述右侧栅极驱动电路可以包括第一级右侧栅极驱动单元G21、第二级右侧栅极驱动单元G22、第三级右侧栅极驱动单元G23和第四级右侧栅极驱动单元G24；

G11接入第一时钟信号CLK1和第三时钟信号CLK3，G13接入第一时钟信号CLK1和第三时钟信号CLK3；

G12接入第二时钟信号CLK2和第四时钟信号CLK4，G14接入第二时钟信号CLK2和第四时钟信号CLK4；

G11通过其栅极驱动信号输出端为第一行像素电路P1提供栅极驱动信号，G21通过其栅极驱动信号输出端为第一行像素电路P1提供栅极驱动信号，G12通过其栅极驱动信号输出端为第二行像素电路P2提供栅极驱动信号，G22通过其栅极驱动信号输出端为第二行像素电路P2提供栅极驱动信号，G13通过其栅极驱动信号输出端为第三行像素电路P3提供栅极驱动信号，G23通过其栅极驱动信号输出端为第三行像素电路P3提供栅极驱动信号，G14通过其栅极驱动信号输出端为第四行像素电路P4提供栅极驱动信号，G24通过其栅极驱动信号输出端为第四行像素电路P4提供栅极驱动信号；

G11分别第一左侧起始信号端STV31、第二左侧起始信号端STV32、G12的栅极驱动信号输出端和G13的栅极驱动信号输出端电连接；

G12分别与第二左侧起始信号端STV32、G11的栅极驱动信号输出端、G13的栅极驱动信号输出端和G14的栅极驱动信号输出端电连接；

G13分别与G11的栅极驱动信号输出端、G12的栅极驱动信号输出端、G14的栅极驱动信号输出端和第五级左侧栅极驱动单元的栅极驱动信号输出端(图中未示出)电连接；

G14分别与G12的栅极驱动信号输出端、G13的栅极驱动信号输出端、第五级左侧栅极驱动单元的栅极驱动信号输出端和第六级左侧栅极驱动单元的栅极驱动信号输出端(图中未示出)电连接；

G21分别第一右侧起始信号端STV41、第二右侧起始信号端STV42、G22的栅极驱动信号输出端和G23的栅极驱动信号输出端电连接；

G22分别与第二右侧起始信号端STV42、G21的栅极驱动信号输出端、G23的栅极驱动信号输出端和G24的栅极驱动信号输出端电连接；

G23分别与G21的栅极驱动信号输出端、G22的栅极驱动信号输出端、G24的栅极驱动信号输出端和第五级右侧栅极驱动单元的栅极驱动信号输出端(图中未示出)电连接；

G24分别与G23的栅极驱动信号输出端、G22的栅极驱动信号输出端、第五级右侧栅极驱动单元的栅极驱动信号输出端和第六级右侧栅极驱动单元的栅极驱动信号输出端(图中未示出)电连接。

在图17所示的实施例中，在左侧栅极驱动电路中，第一控制信号端为第一左侧起始信号端STV31，第二控制信号端为第二左侧起始信号端STV32；

在右侧栅极驱动电路中，第一控制信号端为第一右侧起始信号端STV41，第二控制信号端为第二右侧起始信号端STV42。

在图17所示的实施例中，STV31和STV41可以为相同的信号端，STV32和STV42可以为相同的信号端。

本发明实施例所述的显示装置包括上述的栅极驱动电路。

本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (12)

1.一种栅极驱动单元，其特征在于，包括上拉节点控制电路、下拉节点控制电路和输出电路；

所述下拉节点控制电路分别与第一时钟信号端、上拉节点和下拉节点电连接，用于在所述第一时钟信号端提供的时钟信号和所述上拉节点的电位的控制下，控制所述下拉节点的电位；

所述上拉节点控制电路分别与第一扫描控制端、第二扫描控制端、所述上拉节点、第一扫描电压端、第二扫描电压端、所述下拉节点和第一电压端电连接，用于在所述第一扫描控制端提供的第一扫描控制信号、所述第二扫描控制端提供的第二扫描控制信号和所述下拉节点的电位的控制下，根据所述第一扫描电压端提供的第一扫描电压、所述第二扫描电压端提供的第二扫描电压和所述第一电压端提供的第一电压信号，控制所述上拉节点的电位，以使得当所述上拉节点的电位为有效电压时，所述第一时钟信号的电位为无效电压；

所述输出电路分别与所述上拉节点、所述下拉节点、第二时钟信号端、第二电压端和栅极驱动信号输出端电连接，用于在所述上拉节点的电位和所述下拉节点的电位的控制下，根据所述第二时钟信号端提供的时钟信号和所述第二电压端提供的第二电压信号，控制所述栅极驱动信号输出端输出栅极驱动信号。

2.如权利要求1所述的栅极驱动单元，其特征在于，所述上拉节点控制电路包括第一上拉控制子电路和第二上拉控制子电路；

所述第一上拉控制子电路分别与第一扫描控制端、第二扫描控制端、所述上拉节点、第一扫描电压端和第二扫描电压端电连接，用于在所述第一扫描控制信号和所述第二扫描控制信号的控制下，根据所述第一扫描电压和所述第二扫描电压，控制所述上拉节点的电位，以使得所述上拉节点的电位为有效电压时，所述第一时钟信号的电位为无效电压；

所述第二上拉控制子电路分别与所述上拉节点、所述下拉节点和第一电压端电连接，用于在所述下拉节点的电位的控制下，控制所述上拉节点与所述第一电压端之间连通。

3.如权利要求2所述的栅极驱动单元，其特征在于，所述第一上拉控制子电路包括第一晶体管和第二晶体管；

所述第一晶体管的控制极与输入端电连接，所述第一晶体管的第一极与所述第一扫描电压端电连接，所述第一晶体管的第二极与所述上拉节点电连接；

所述第二晶体管的控制极与复位端电连接，所述第二晶体管的第一极与所述上拉节点电连接，所述第二晶体管的第二极与所述第二扫描电压端电连接；

所述第一扫描控制端为所述输入端，所述第二扫描控制端为所述复位端。

4.如权利要求3所述的栅极驱动单元，其特征在于，所述栅极驱动单元包含于栅极驱动电路，所述栅极驱动电路与四个不同的时钟信号线电连接；

所述输入端与第n-1级栅极驱动信号输出端电连接，所述复位端与第n+2级栅极驱动信号输出端电连接；

所述第一扫描控制端为所述输入端，所述第二扫描控制端为所述复位端；

所述栅极驱动单元的栅极驱动信号输出端为第n级栅极驱动信号输出端；n为正整数。

5.如权利要求2所述的栅极驱动单元，其特征在于，所述第一上拉控制子电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管，其中，

所述第三晶体管的控制极与所述第一扫描电压端电连接，所述第三晶体管的第一极与第一控制端电连接，所述第三晶体管的第二极与第n-1级栅极驱动信号输出端电连接；

所述第四晶体管的控制极与所述第二扫描电压端电连接，所述第四晶体管的第一极与第n-2级栅极驱动信号输出端电连接，所述第四晶体管的第二极与所述第一控制端电连接；

所述第五晶体管的控制极与所述第一扫描电压端电连接，所述第五晶体管的第一极与第二控制端电连接，所述第五晶体管的第二极与第n+2级栅极驱动信号输出端电连接；

所述第六晶体管的控制极与所述第二扫描电压端电连接，所述第六晶体管的第一极与第n+1级栅极驱动信号输出端电连接，所述第六晶体管的第二极与所述第二控制端电连接；

所述第一晶体管的控制极与所述第一控制端电连接，所述第一晶体管的第一极与所述第一扫描电压端电连接，所述第一晶体管的第二极与所述上拉节点电连接；

所述第二晶体管的控制极与所述第二控制端电连接，所述第二晶体管的第一极与所述上拉节点电连接，所述第二晶体管的第二极与所述第二扫描电压端电连接；

所述栅极驱动单元包含于栅极驱动电路，所述栅极驱动电路与四个不同的时钟信号线电连接；

当所述栅极驱动电路正向扫描时，所述第一扫描控制端为所述第n-1级栅极驱动信号输出端，所述第二扫描控制端为所述第n+2级栅极驱动信号输出端；

当所述栅极驱动电路反向扫描时，所述第一扫描控制端为第n+1级栅极驱动信号输出端，所述第二扫描控制端为第n-2级栅极驱动信号输出端；

所述栅极驱动单元的栅极驱动信号输出端为第n级栅极驱动信号输出端，n为正整数。

6.如权利要求1至5中任一权利要求所述的栅极驱动单元，其特征在于，所述下拉节点控制电路包括第七晶体管、第八晶体管、复位晶体管和第一电容，其中，

所述第七晶体管的控制极与所述第七晶体管的第一极都与所述第一时钟信号端电连接，所述第七晶体管的第二极与所述下拉节点电连接；

所述第八晶体管的控制极与所述上拉节点电连接，所述第八晶体管的第一极与所述下拉节点电连接，所述第八晶体管的第二极与所述第一电压端电连接；

所述复位晶体管的控制极与所述栅极驱动信号输出端电连接，所述复位晶体管的第一极与所述下拉节点电连接，所述复位晶体管的第二极与所述第一电压端电连接；

所述第一电容的第一端与所述下拉节点电连接，所述第一电容的第二端与第一电压端电连接。

7.如权利要求2至5中任一权利要求所述的栅极驱动单元，其特征在于，所述上拉节点控制电路还包括第三上拉控制子电路；

所述第三上拉控制子电路分别与帧复位端、所述上拉节点和所述第一电压端电连接，用于在帧复位端提供的帧复位信号的控制下，控制所述上拉节点与所述第一电压端电连接。

8.如权利要求7所述的栅极驱动单元，其特征在于，所述第二上拉控制子电路包括第九晶体管，所述第三上拉控制子电路包括第十晶体管；

所述第九晶体管的控制极与所述下拉节点电连接，所述第九晶体管的第一极与所述上拉节点电连接，所述第九晶体管的第二极与所述第一电压端电连接；

所述第十晶体管的控制极与所述帧复位端电连接，所述第十晶体管的第一极与所述上拉节点电连接，所述第十晶体管的第二极与所述第一电压端电连接；

所述输出电路包括第十一晶体管、第十二晶体管和第二电容；

所述第十一晶体管的控制极与所述上拉节点电连接，所述第十一晶体管的第一极与所述第二时钟信号端电连接，所述第十一晶体管的第二极与所述栅极驱动信号输出端电连接；

所述第十二晶体管的控制极与所述下拉节点电连接，所述第十二晶体管的第一极与所述栅极驱动信号输出端电连接，所述第十二晶体管的第二极与所述第二电压端电连接；

所述第二电容的第一端与所述上拉节点电连接，所述第二电容的第二端与所述栅极驱动信号输出端电连接。

9.一种栅极驱动电路，其特征在于，包括多级如权利要求1至8中任一权利要求所述的栅极驱动单元。

10.如权利要求9所述的栅极驱动电路，其特征在于，所述栅极驱动电路与四个不同的时钟信号线电连接；

所述栅极驱动电路处于单向扫描模式，第一级栅极驱动单元的输入端与起始信号端电连接，第一级栅极驱动单元的复位端与第三级栅极驱动信号输出端电连接；第m级栅极驱动单元的输入端与第m-1级栅极驱动单元的栅极驱动信号输出端电连接，第m级栅极驱动单元的复位端与第m+2级栅极驱动单元的栅极驱动信号输出端电连接；

m为大于1的整数。

11.如权利要求9所述的栅极驱动电路，其特征在于，所述栅极驱动电路与四个不同的时钟信号线电连接；所述栅极驱动电路处于双向扫描模式；

第a级栅极驱动单元分别与第a-2级栅极驱动单元的栅极驱动信号输出端、第a-1级栅极驱动单元的栅极驱动信号输出端、第a+1级栅极驱动单元的栅极驱动信号输出端和第a+2级栅极驱动单元的栅极驱动信号输出端电连接；

第一级栅极驱动单元分别与第一控制信号端、第二控制信号端、第二级栅极驱动单元的栅极驱动信号输出端和第三级栅极驱动单元的栅极驱动信号输出端电连接；

第二级栅极驱动单元分别与第二控制信号端、第一级栅极驱动单元的栅极驱动信号输出端、第三级栅极驱动单元的栅极驱动信号输出端和第四级栅极驱动单元的栅极驱动信号输出端电连接；

当所述栅极驱动电路正向扫描时，第a级栅极驱动单元的第一扫描控制端为所述第a-1级栅极驱动信号输出端，所述第a级栅极驱动单元的第二扫描控制端为所述第a+2级栅极驱动信号输出端；

当所述栅极驱动电路反向扫描时，第a级栅极驱动单元的第一扫描控制端为第a+1级栅极驱动信号输出端，所述第a级栅极驱动单元的第二扫描控制端为第a-2级栅极驱动信号输出端；

a为大于2的整数。

12.一种显示装置，其特征在于，包括如权利要求10或11所述的栅极驱动电路。

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