CN112578841A - 带隙基准电路 - Google Patents

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CN112578841A CN202011306895.3A CN202011306895A CN112578841A CN 112578841 A CN112578841 A CN 112578841A CN 202011306895 A CN202011306895 A CN 202011306895A CN 112578841 A CN112578841 A CN 112578841A
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王于波
胡毅
刘兴
唐晓柯
李振国
冯文楠
张帆
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    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
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Abstract

本发明提供一种带隙基准电路，属于集成电路技术领域。所述带隙基准电路包括：电源模块，与电源端相连接，用于输出电流信号；以及误差放大模块，包括两级运算放大电路，与所述电源模块相连接，用于对所述电流信号进行补偿，以使得所述带隙基准电路输出第一参考源电压。通过上述技术方案，采用由两级运算放大电路构成的误差放大模块对电信号进行补偿，可以得到高精度、低温漂的带隙基准电压，且带隙基准电路的结构简单，还可以适用于纯模拟电路领域中。

Description

带隙基准电路
技术领域
本发明涉及集成电路技术领域，具体地涉及一种带隙基准电路。
背景技术
带隙基准参考源电路广泛地应用于模拟电路中，其能够提供一个与工艺、电压和温度无关的电压，带隙基准参考源电路中的基准电压源已成为大规模和超大规模基础电路以及机会所有数字模拟系统中不可缺少的基本电路模块。基准电压源可广泛应用于高精度比较器、A/D和D/A转换器、随机动态存储器、闪存以及系统集成芯片等电路中。
基准电压源输出的基准电压的温度特性和精度对整个系统的性能有直接的影响。经典的带隙基准参考源结构是利用一个具有正温度系数的电压与具有负温度系数的电压以合适的权重相加，产生一个零温度系数的参考电压。例如，双极性晶体管的基极-发射极电压(VBE)具有负温度系数，而两个工作在不相等电流密度下的双极性晶体管的基极-发射极电压之差(ΔVBE)与绝对温度成正比。这种带隙基准电路最为常用的产生正负温度系数电压的方法可满足中等精度应用需求的电路。
限制带隙基准参考源精度的一个重要因素是运放失调的影响。在现有技术中，通常采用以下方式消除失调以保证带隙基准参考源精度：针对运放本身设计低失调电压的放大器，例如运放采用前置斩波电路或者相关双采样电路等消除失调，或者采用Chopper技术，通过控制钟控开关使运放两输入端的环境一致，以抵消运放失调对带隙基准输出的影响。
上述处理方式中，仅仅靠设计低失调或零失调放大器往往会牺牲运放的其他性能，代价太大。而chopper技术必须用到数字电路的控制信号，在纯模拟电路领域并不适用。
发明内容
本发明实施例的目的是提供一种带隙基准电路，用于解决上述技术问题中的一者或多者。
为了实现上述目的，本发明实施例提供一种带隙基准电路，所述带隙基准电路包括：电源模块，与电源端相连接，用于输出电流信号；以及误差放大模块，包括两级运算放大电路，与所述电源模块相连接，用于对所述电流信号进行补偿，以使得所述带隙基准电路输出第一参考源电压。
可选的，所述电源模块包括第一晶体管Q1、第二晶体管Q2、第一电阻R1、第二电阻R2、第三电阻R3和第五PMOS管MP5，所述第一晶体管Q1的集电极和基极接地，所述第二晶体管Q2的集电极和基极接地；所述第一晶体管Q1的发射极通过所述第一电阻R1与所述第五PMOS管MP5的漏极相连接，且所述第一晶体管Q1的发射极与所述误差放大模块相连接；所述第二晶体管Q2的发射极通过所述第三电阻R3和第二电阻R2与所述第五PMOS管MP5的漏极相连接；所述第五PMOS管MP5的源极与所述电源端相连接，所述第五PMOS管MP5的栅极与所述误差放大模块相连接。
可选的，所述两级运算放大电路中的第一级运算放大电路包括第一PMOS管MP1、第二PMOS管MP2。第三PMOS管MP3、第一NMOS管MN1和第二NMOS管MN2，所述第一PMOS管MP1的漏极与所述第一NMOS管MNI1的漏极及栅极和所述第二NMOS管MN2的栅极相连接，所述第一PMOS管MP1的栅极与所述第一晶体管Q1的发射极相连接，所述第一PMOS管MP1的源极与所述第三PMOS管MP3的漏极相连接；所述第二PMOS管MP2的漏极与第二NMOS管MN2的漏极相连接，所述第二PMOS管MP2的栅极连接至串联连接的第二电阻R2和第三电阻R3之间的公共点，所述第二PMOS管MP2的源极与所述第三PMOS管MP3的漏极相连接；所述第一NMOS管MN1的源极和第二NMOS管MN2的源极与接地端相连接；所述第三PMOS管MP3的源极与所述电源端相连接。
可选的，所述两级运算放大电路中的第二级运算放大电路包括第三NMOS管MN3和第四PMOS管MP4，所述第三NMOS管MN3的源极与接地端相连接，所述第三NMOS管MN3的栅极与所述第二PMOS管MP2的漏极和所述第二NMOS管MN2的漏极相连接，所述第三NMOS管MN3的漏极与所述第四PMOS管MP4的漏极和所述第三PMOS管MP3的栅极相连接；所述第四PMOS管MP4的栅极与所述第三PMOS管MP3的栅极相连接，所述第四PMOS管MP4的源极与所述电源端、所述第三PMOS管MP3的源极和所述第五PMOS管MP5的源极相连接。
可选的，所述第一PMOS管MP1、第二PMOS管MP2和第三NMOSF管MN3工作在亚阈区。
可选的，所述第一PMOS管MP1、第二PMOS管MP2和第三NMOSF管MN3的宽长比均不相等。
可选的，所述带隙基准电路还包括：分压电阻，设置在所述带隙基准电路的输出端和接地端之间，用于分压所述第一参考源电压以使得所述带隙基准电路输出具有不同电压值的参考源电压。
所述分压电阻包括第四电阻R4和第五电阻R5，所述第四电阻R4和所述第五电阻R5串联连接后接入所述输出端和所述接地端之间，其中，在所述第四电阻R4和所述第五电阻R5之间的公共点输出第二参考源电压。
可选的，所述第一电阻R1、第二电阻R2和第三电阻R3为同种类型电阻。
可选的，所述第一电阻R1和所述第二电阻R2的阻值相等。
通过上述技术方案，采用由两级运算放大电路构成的误差放大模块对电信号进行补偿，可以得到高精度、低温漂的带隙基准电压，且带隙基准电路的结构简单，还可以适用于纯模拟电路领域中。
本发明实施例的其它特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
附图是用来提供对本发明实施例的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明实施例，但并不构成对本发明实施例的限制。在附图中：
图1是本发明实施例提供的带隙基准电路的结构示意图；
图2是本发明实施例提供的带隙基准电路的电路原理图。
具体实施方式
以下结合附图对本发明实施例的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明实施例，并不用于限制本发明实施例。
首先需要说明的是，本发明实施例中的术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征，并且在需要的情况下，这些技术特征所能达到的效果基本相同。
图1是本发明实施例提供的带隙基准电路的结构示意图。如图1所示，如图1所示，本发明实施例提供的带隙基准电路包括：电源模块110和与其相连接的误差放大模块120。其中，电源模块110还与电源端相连接，能够输出一电信号，误差放大模块120能够对所述电源模块110输出的电信号进行补偿，从而使得所述带隙基准电路能够输出第一参考源电压，且该第一参考源电压是一恒定电压值，其值与负载、功率供给、温度漂移和时间等影响因素无关。
本发明实施例提供的误差放大模块120由两级运算放大电路构成，如图1所示，包括第一级运算放大电路121和第二级运算放大电路122。
图2是本发明实施例提供的带隙基准电路的电路原理图，现结合图2详细解释本发明实施例提供的带隙基准电路。
如图2所示，所述电源模块包括第一晶体管Q1、第二晶体管Q2、第一电阻R1、第二电阻R2、第三电阻R3和第五PMOS管MP5。所述第一晶体管Q1和第二晶体管Q2均为双极型晶体管。
其中，所述第一晶体管Q1的集电极和基极接地，所述第二晶体管Q2的集电极和基极接地，所述第一晶体管Q1的发射极通过所述第一电阻R1与所述第五PMOS管MP5的漏极相连接，且所述第一晶体管Q1的发射极与所述误差放大模块相连接，所述第二晶体管Q2的发射极通过所述第三电阻R3和第二电阻R2与所述第五PMOS管MP5的漏极相连接，所述第五PMOS管MP5的源极与所述电源端VDD相连接，所述第五PMOS管MP5的栅极与所述误差放大模块相连接。
本发明实施例提供的带隙基准电路中，第五PMOS管MP5作为电流源将电流I1和电流I2分配为两路，分别流经第一电阻R1和第二电阻R2。
在图2示出的第一级运算放大电路中，其包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第一NMOS管MN1和第二NMOS管MN2。
其中，所述第一PMOS管MP1的漏极与所述第一NMOS管MNI1的漏极及栅极和所述第二NMOS管MN2的栅极相连接，所述第一PMOS管MP1的栅极与所述第一晶体管Q1的发射极相连接，所述第一PMOS管MP1的源极与所述第三PMOS管MP3的漏极相连接；所述第二PMOS管MP2的漏极与第二NMOS管MN2的漏极相连接，所述第二PMOS管MP2的栅极连接至串联连接的第二电阻R2和第三电阻R3之间的公共点，所述第二PMOS管MP2的源极与所述第三PMOS管MP3的漏极相连接；所述第一NMOS管MN1的源极和第二NMOS管MN2的源极与接地端GND相连接；所述第三PMOS管MP3的源极与电源端VDD相连接。
在图2示出的第二级运算放大电路中，其包括第三NMOS管MN3和第四PMOS管MP4。
所述第三NMOS管MN3的源极与接地端GND相连接，所述第三NMOS管MN3的栅极与所述第二PMOS管MP2的漏极和所述第二NMOS管MN2的漏极相连接，所述第三NMOS管MN3的漏极与所述第四PMOS管MP4的漏极和所述第三PMOS管MP3的栅极相连接，所述第四PMOS管MP4的栅极与所述第三PMOS管MP3的栅极相连接，所述第四PMOS管MP4的源极与所述电源端VDD、所述第三PMOS管MP3的源极和所述第五PMOS管MP5的源极相连接。
本发明实施例提供的带隙基准电路中，第三PMOS管MP3和第四PMOS管MP4作为电流源提供固定偏置电流，第一PMOS管MP1和第二PMOS管MP2为第一级运算放大电路的输入管，第一NMOS管MN1和第二NMOS管MN2构成电流镜，同时作为第一级运算放大电路中的负载，第三NMOS管MN3是第二级运算放大电路的输入管，第四PMOS管MP4为第二级运算放大电路的负载。
本发明该实施例提供的带隙基准电路中，从反相输入端VIN经运算放大电路输出到第五PMOS管MP5的栅极、第一电阻R1以及第一晶体管Q1组成的环路是一个正反馈环路，而从正相输入端VIP经运算放大电路输出到第五PMOS管MP5、第二电阻R2、第三电阻R3及第二晶体管Q2组成的是一个负反馈环路。正反馈回路的反馈点来自第一晶体管Q1的发射极电压，该电压随电流增大而增大，但晶体管的发射极电压对流过电流的敏感度非常低，而负反馈回路的反馈点电压变化量是电流I2与第三电阻R3的乘积，因此只要第三电阻R3的阻值设计的不是特别小，就能够保证负反馈系数大于正反馈系数，使得环路表现为负反馈。
本发明该实施例提供的误差放大模块中的输入管都工作在亚阈区，且输入管的宽长比不同，以便于能够有效减小运放失调对带隙基准电压的影响，提高带隙基电路的性能，即能够输出高精度且低温漂的带隙基准电压，也就是第一参考源电压。
在本发明实施例提供的带隙基准电路中，在电流镜(第一NMOS管MN1和第二NMOS管MN2)的尺寸不相等的情况下，当环路稳定后，第一NMOS管MN1和第二NMOS管MN2的栅源电压VGS会有一个差值ΔVGS，相当于在VIN与VIP之间除ΔVBE外又人为引入一个ΔVGS，且ΔVGS与绝对温度成正比。本发明提出的电路结构利用该ΔVGS，产生带二次项系数的PTAT(与绝对温度成正比)电流，使其与双极晶体管VBE的二次项相抵消，实现高阶温度系数补偿。
基于本发明上述实施例提供的技术方案，虽然能够输出一个与温度无关的第一参考源电压，但其电压值为固定值，因此为了满足不同的使用需求，还可以考虑在带隙基准电路的输出端与接地端之间设置分压电阻，以使得带隙基准电路能够输出具有不同电压值的参考源电压。
如图2所示，将串联连接的第四电阻R4和第五电阻R5接入带隙基准电路的输出端和接地端GND之间，由第四电阻R4与第五电阻R5对输出电压VBG进行分压，由所述第四电阻R4和所述第五电阻R5之间的公共点输出的即为第二参考源电压。其中，所述第二参考源电压的具体电压值由所述输出电压VBG、第四电阻R4和第五电阻R5共同确定，因此所述第四电阻R4和所述第五电阻R5的阻值比例可以由用户根据实际需求自行设定。
由于同种类型电阻具有一致性好的优点，本发明该实施例中提供的所述第一电阻R1、第二电阻R2和第三电阻R3优选为同种类型电阻，以利于得到高精度的输出电压(即参考源电压)。其中，在具有分压电阻的情况下，所述分压电阻与所述第一电阻R1、第二电阻R2和第三电阻R3可以均为同种类型电阻。
现对图2中示出的带隙基准电路进行进一步解释说明。
在本发明实施例中，误差放大模块的增益足够大，并且输入阻抗无穷大，使得VIN点与VIP点之间的电压差值等于每一级输入管的ΔVGS之和，忽略电路中的失配，(如电阻间的失配、MOS管间的失配和晶体管间的失配)。第一晶体管Q1的发射极-基极电压为VEB1，第二晶体管Q2的发射极-基极电压VEB2，第一电阻R1和第二电阻R2的阻值相等。
在图2中，晶体管的集电极电流与其发射极-基极电压之间的关系如公式(1)所示：
Figure BDA0002788580330000081
其中，IS为晶体管的饱和电流，VT为热电压，VT＝KT/q；q为电子电荷，VEB为晶体管的发射极-基极电压，k为波尔兹曼常数，T为绝对温度。
晶体管中的电流如公式(2)所示：
Figure BDA0002788580330000082
所以晶体管的发射极-基极电压如公式(3)所示：
Figure BDA0002788580330000083
图2中示出的误差放大模块的正负输入端电压差值为ΔVGS，因此第三电阻R3两端的电压差ΔVR3如公式(4)所示：
Figure BDA0002788580330000091
在公式(4)中，假定第一晶体管Q1与第二晶体管Q2的发射极面积之比为1：N，则二者的饱和电流之比为：
IS1∶IS2＝1∶N (5)
那么公式(4)可以写为公式(6)：
Figure BDA0002788580330000092
第一晶体管Q1的电流IQ1和第二晶体管Q2的电流IQ2分别如公式(7)和公式(8)所示：
Figure BDA0002788580330000093
Figure BDA0002788580330000094
将公式(7)和公式(8)代入公式(6)得到公式(9)：
Figure BDA0002788580330000095
在公式(9)中，VBG-VEB1远大于ΔVGS，中间两项消掉后约等号成立。
工作在亚阈区的MOS管的电流方程如公式(10)所示：
Figure BDA0002788580330000096
在公式(10)中，n为亚阈值斜坡因子，是一个与工艺有关的常量，典型值为1～1.5。
忽略第一NMOS管MN1与第二NMOS管MN2的沟道长度效应，在带隙基准电路中流过第一PMOS管MP1和第二PMOS管MP2的电流比为L/1，结合上述公式可得公式(11)：
ΔVGS＝VGS1-VGS2＝nVTln[L×M] (11)
从上述公式(11)中可以看出，ΔVGS与绝对温度成正比。
对公式(9)中的ΔVR3温度求偏导，得到公式(12)：
Figure BDA0002788580330000101
在公式(12)，第一项和第三项是与温度无关的常量，用于抵消VEB中的负一次项温度系数，第二项中的VTln(ΔVGS)只含有二次项系数，用于抵消VEB中的二次项。
因此，输出电压VBG和VBG_SUB分别如公式(13)和(14)所示：
Figure BDA0002788580330000102
Figure BDA0002788580330000103
考虑到运算放大电路中由于有限增益或者工艺偏差，在两个输入端存在失调电压VOS，则由VOS在带隙基准电压VBG中引入的偏差为公式(15)所示：
Figure BDA0002788580330000104
本发明实施例提供的带隙基准电路中，VOS引入偏差的表达式在分母中多了一个ΔVGS，可以减小运放失调对带隙基准参考源的影响。
本发明实施例提供的带隙基准电路中，利用运放工作在亚阈区输入管的ΔVGS，产生带二次项系数的且与绝对温度成正比的电流(ΔVEB/R)且该电流没有高阶系数，使其与晶体管VBE的二次项相抵消，实现高阶温度系数补偿。其中，上述与绝对温度成正比的电流没有高阶系数，且该电流除了与绝对温度成正比外，还包含一个二阶项βTlnT,可以用来消除双极型晶体管VBE中的αTlnT。所述与绝对温度成正比的电流与电阻相乘，咋加上晶体管VBE的电压，最终就能够得到高精度且低温漂的带隙基准电压(即第一参考源电压)。同时，在带隙基准输出电压表达式中涵盖该ΔVGS，减小运放失调电压的影响。
本发明实施例提供的带隙基准电路的结构简单，且无需为减小失调而设计高难度和高复杂度的运算放大器，且也不需要使用Chopper电路，因而能够完全适用于纯模拟电路领域。
以上结合附图详细描述了本发明实施例的可选实施方式，但是，本发明实施例并不限于上述实施方式中的具体细节，在本发明实施例的技术构思范围内，可以对本发明实施例的技术方案进行多种简单变型，这些简单变型均属于本发明实施例的保护范围。
另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合。为了避免不必要的重复，本发明实施例对各种可能的组合方式不再另行说明。
还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、商品或者设备中还存在另外的相同要素。
以上仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。

Claims (10)

1.一种带隙基准电路，其特征在于，所述带隙基准电路包括：
电源模块，与电源端相连接，用于输出电流信号；以及
误差放大模块，包括两级运算放大电路，与所述电源模块相连接，用于对所述电流信号进行补偿，以使得所述带隙基准电路输出第一参考源电压。
2.根据权利要求1所述的带隙基准电路，其特征在于，所述电源模块包括第一晶体管Q1、第二晶体管Q2、第一电阻R1、第二电阻R2、第三电阻R3和第五PMOS管MP5，
所述第一晶体管Q1的集电极和基极接地，所述第二晶体管Q2的集电极和基极接地；
所述第一晶体管Q1的发射极通过所述第一电阻R1与所述第五PMOS管MP5的漏极相连接，且所述第一晶体管Q1的发射极与所述误差放大模块相连接；
所述第二晶体管Q2的发射极通过所述第三电阻R3和第二电阻R2与所述第五PMOS管MP5的漏极相连接；
所述第五PMOS管MP5的源极与所述电源端相连接，所述第五PMOS管MP5的栅极与所述误差放大模块相连接。
3.根据权利要求2所述的带隙基准电路，其特征在于，所述两级运算放大电路中的第一级运算放大电路包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第一NMOS管MN1和第二NMOS管MN2，
所述第一PMOS管MP1的漏极与所述第一NMOS管MNI1的漏极及栅极和所述第二NMOS管MN2的栅极相连接，所述第一PMOS管MP1的栅极与所述第一晶体管Q1的发射极相连接，所述第一PMOS管MP1的源极与所述第三PMOS管MP3的漏极相连接；
所述第二PMOS管MP2的漏极与第二NMOS管MN2的漏极相连接，所述第二PMOS管MP2的栅极连接至串联连接的第二电阻R2和第三电阻R3之间的公共点，所述第二PMOS管MP2的源极与所述第三PMOS管MP3的漏极相连接；
所述第一NMOS管MN1的源极和第二NMOS管MN2的源极与接地端相连接；
所述第三PMOS管MP3的源极与所述电源端相连接。
4.根据权利要求3所述的带隙基准电路，其特征在于，所述两级运算放大电路中的第二级运算放大电路包括第三NMOS管MN3和第四PMOS管MP4，
所述第三NMOS管MN3的源极与接地端相连接，所述第三NMOS管MN3的栅极与所述第二PMOS管MP2的漏极和所述第二NMOS管MN2的漏极相连接，所述第三NMOS管MN3的漏极与所述第四PMOS管MP4的漏极和所述第三PMOS管MP3的栅极相连接；
所述第四PMOS管MP4的栅极与所述第三PMOS管MP3的栅极相连接，所述第四PMOS管MP4的源极与所述电源端、所述第三PMOS管MP3的源极和所述第五PMOS管MP5的源极相连接。
5.根据权利要求4所述的带隙基准电路，其特征在于，所述第一PMOS管MP1、第二PMOS管MP2和第三NMOSF管MN3工作在亚阈区。
6.根据权利要求4所述的带隙基准电路，其特征在于，所述第一PMOS管MP1、第二PMOS管MP2和第三NMOSF管MN3的宽长比均不相等。
7.根据权利要求1所述的带隙基准电路，其特征在于，所述带隙基准电路还包括：
分压电阻，设置在所述带隙基准电路的输出端和接地端之间，用于分压所述第一参考源电压以使得所述带隙基准电路输出具有不同电压值的参考源电压。
8.根据权利要求7所述的带隙基准电路，其特征在于，所述分压电阻包括第四电阻R4和第五电阻R5，
所述第四电阻R4和所述第五电阻R5串联连接后接入所述输出端和所述接地端之间，
其中，在所述第四电阻R4和所述第五电阻R5之间的公共点输出第二参考源电压。
9.根据权利要求2所述的带隙基准电路，其特征在于，所述第一电阻R1、第二电阻R2和第三电阻R3为同种类型电阻。
10.根据权利要求2所述的带隙基准电路，其特征在于，所述第一电阻R1和所述第二电阻R2的阻值相等。
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