CN112542502B - 阵列基板及其制备方法、显示面板 - Google Patents

阵列基板及其制备方法、显示面板 Download PDF

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Abstract

本发明公开了一种阵列基板，包括一平坦层及设置于所述平坦层上的一复合电极，所述复合电极的边缘侧表面与所述平坦层的表面形成至少一底切结构，其中，所述复合电极包括至少一金属电极和至少一透明电极，所述金属电极与所述透明电极交替层叠设置。

Description

阵列基板及其制备方法、显示面板
技术领域
本申请涉及显示装置技术领域，尤其涉及一种阵列基板及其制备方法、显示面板。
背景技术
柔性AMOLED屏为显示行业注入了新的生机，但是良率一直是其面临的重要问题，提高良率是面板商家亟需解决的首要任务。现在的AMOLED产品中，ITO的成膜温度为室温(25℃左右)，形成非晶(a-ITO)，会经常出现样阳极Pin Hole(塞孔，气泡)、阳极“黑点”(硫化)、像素显示异常、阳极刻蚀等良率问题，请参阅图1和图2，图1和图2是现有技术中湿法蚀刻形成的复合电极的结构示意图。所述复合电极300包括依次层叠设置的一第一电极310、一金属电极320及一第二电极ITO330，其中，所述第一电极310及所述第二电极330均为非晶ITO，所述金属电极320为银。目前在Array工艺中，通过退火(退火温度通常为250℃左右)，提高多晶(poly-ITO)的透过率和功函数，降低poly-ITO的表面粗糙度，从而提供阳极的反射率，以及发光的色差。其中，大面积的阳极残留可能会导致像素间短路的问题，以及顶层ITO过刻太多，导致使银裸露问题的出现。如图1和图2所示的，当对阳极的刻蚀工艺采用湿法刻蚀时，一般会出现“底切”现象，造成坡度角异常，进而导致PDL(像素定义层)搭接问题。
因此，亟需提供一种新的包含复合电极的阵列基板及其制备方法、显示面面板，以解决上述问题。
发明内容
本申请实施例提供一种阵列基板及其制备方法、显示面板，通过将复合电极的边缘侧表面配置为与一平坦层的表面形成至少一底切结构，复合电极包括至少一金属电极和至少一透明电极，二者交替层叠设置，其中，透明电极为多晶ITO，金属电极为银，透明电极通过高温成膜工艺形成透明电极，以及通过干法刻蚀形成底切结构，实现透明电极更好地保护金属银，防止复合电极作为阳极出现“黑点”即硫化，获得良好的底切结构便于搭接。
本申请提供一种阵列基板，包括一平坦层及设置于所述平坦层上的一复合电极，所述复合电极的边缘侧表面与所述平坦层的表面形成至少一底切结构，其中，所述复合电极包括至少一金属电极和至少一透明电极，所述金属电极与所述透明电极交替层叠设置。
在一些实施例中，所述复合电极包括依次层叠设置的一第一透明电极、一所述金属电极及一第二透明电极；其中，所述第一透明电极的侧表面与所述平坦层的表面接触并形成一第一底切结构；所述金属电极的侧表面与所述金属电极接触所述第一透明电极的表面相接触并形成一第二底切结构；所述第二透明电极的侧表面与所述第二透明电极接触所述金属电极的表面相接触并形成一第三底切结构。
在一些实施例中，所述第一透明电极和所述第二透明电极分别独立地为多晶透明ITO；所述金属电极为银。
在一些实施例中，所述阵列基板还包括阵列设置的复数个薄膜晶体管，所述平坦层设置于所述复数个薄膜晶体管上并覆盖所述复数个薄膜晶体管。
本申请还提出一种如上所述的阵列基板的制备方法，包括如下步骤：
提供一平坦层，并在所述平坦层上依次形成一第一透明导电层、一金属层，以及一第二透明导电层的步骤；
在所述第二透明导电层背离所述平坦层一侧的表面形成一光阻层，以对所述第二透明导电层进行图案化处理，以获得一第二透明电极，该图案化处理方式为干法刻蚀；
采用湿法刻蚀对所述金属层进行图案化处理形成一金属电极；
采用干法蚀刻对所述第一透明导电层图案化处理，获得一第一透明电极。
在一些实施例中，采用高温成膜工艺在温度条件为300℃～500℃的环境下分别形成所述第一透明导电层、所述第二透明导电层，所述第一透明导电层、所述第二透明导电层分别独立地为多晶透明ITO。
在一些实施例中，所述金属电极接触所述第二透明导电层的区域长度与所述第一透明电极接触所述光阻层的区域长度的差值的绝对值，大于所述第一透明电极接触所述金属层的区域长度与所述第一透明电极接触所述光阻层的区域长度的差值的绝对值。
在一些实施例中，所述第二透明电极接触所述平坦层的区域长度与所述第一透明电极接触所述光阻层的区域长度的差值的绝对值，大于金属电极接触所述第二透明电极层的区域长度与所述第一透明电极接触所述光阻层的区域长度的差值的绝对值。
在一些实施例中，在获得一第一透明电极的步骤中，通过调整干刻气体的流量比、压力、功率参数，以获得所述第一透明电极。
在一些实施例中，在获得一第一透明电极的步骤中，以及在获得一第二透明电极的步骤中，采用物理轰击惰性气体或大分子气体的方式清除刻蚀残留，其中干法刻蚀的气体为氯系、溴化氢、碘化氢、甲基系气体中的任一种。
本申请还提供一种显示面板，包括如上所述的阵列基板。
本申请所述的阵列基板及其制备方法、显示面板，通过将复合电极的边缘侧表面配置为与一平坦层的表面形成至少一底切结构，复合电极包括至少一金属电极和至少一透明电极，二者交替层叠设置，其中，透明电极为多晶ITO，金属电极为银，通过高温成膜工艺形成透明电极，可以提高多晶ITO的透过率和功函数，降低多晶ITO的表面粗糙度，减少针孔(Pin Hole)，增加膜层的致密性，实现多晶ITO更好地保护金属银，保护空气中的水、氧、氯、硫等腐蚀银，防止复合电极作为阳极出现“黑点”即硫化，并且提高了银的反射率。以及通过干法刻蚀形成多个透明电极的底切结构(坡度角)，有效地防止了现有技术中ITO残留问题、解决了阳极坡度角差，不易于搭接，同时也有效地控制关键尺寸损失量(CD LOSS)，可以得到最小的CD LOSS，从而做出更大的开口，获得良好的底切结构便于搭接，改善了良率，降低生产成本，提高产品的竞争力。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1和图2是现有技术中湿法蚀刻形成的复合电极的结构示意图。
图3是本申请中一种阵列基板的复合电极的结构示意图。
图4是图3对应的优异的坡度角SEM图。
图5a至图5h是本申请一种阵列基板的复合电极的制备过程结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参见图3，图3是本申请中一种阵列基板的复合电极的结构示意图；在本实施例中，提供一种阵列基板。如图3所示，所述阵列基板包括依次层叠设置的一薄膜晶体管层10、一平坦层20，以及一复合电极层30，其中，所述薄膜晶体管层10包括阵列设置于一衬底基板(图中未示意)上的至少一薄膜晶体管，所述平坦层20设置于所述薄膜晶体管上并覆盖所述薄膜晶体管。在本申请中，所述复合电极30的边缘侧表面与所述平坦层20的表面21相接触并形成至少一底切结构，其中，所述复合电极30包括至少一金属电极32和至少一透明电极，所述金属电极32与所述透明电极交替层叠设置。
如图3所示的，在本实施例中，作为一种优选实施例，所述复合电极30包括依次层叠设置的一第一透明电极31、一所述金属电极32及一第二透明电极33。
续见图3，作为优选实施例，所述第一透明电极31的侧表面与所述平坦层20的所述表面接触并形成一第一底切结构41；具体地，所述第一透明电极31背离所述平坦层20一侧的表面具有至少一第一倾斜面311，所述第一倾斜面311对应为所述第一透明电极31的所述侧表面，所述第一倾斜面311与所述平坦层20的所述表面相接触形成所述第一底切结构41,所述第一底切结构41为锐角。
如图3所示的，作为优选实施例，所述金属电极32的侧表面与所述金属电极32接触所述第一透明电极31的表面相接触并形成一第二底切结构42；具体地，所述金属电极32背离所述第一透明电极31的一侧的表面具有至少一第二倾斜面321，所述第二倾斜面321对应为所述金属电极32的所述侧表面，所述第二倾斜面321与所述第一透明电极31的所述表面相接触并形成所述第二底切结构42，所述第二底切结构42为锐角。
如图3所示的，作为优选实施例，所述第二透明电极33的侧表面与所述第二透明电极33接触所述金属电极32的表面相接触并形成一第三底切结构43。具体地，所述第二透明电极33背离所述金属电极32的一侧的表面具有至少一第三倾斜面331，所述第三倾斜面331对应为所述第二透明电极33的所述侧表面，所述第三倾斜面331与所述第二透明电极32的所述表面相接触并形成所述第三底切结构43，所述第三底切结构43为锐角。
在本申请实施例中，作为优选实施例，所述透明电极即第一透明电极31、所述第二透明电极33优选为多晶透明电极，本实施例中优选为所述第一透明电极31和所述第二透明电极33分别独立地为多晶透明氧化铟锡(poly-ITO)，在其他实施例中，有时也可选取为氧化铟(In2O3)、In2O3-SnO2中的一种。
在本申请实施例中，所述金属电极32优选为金属银，在其他实施例中，所述金属电极32包括但不限于为银、铝，和/或二者合金中的任意一者。
在本申请实施例中，所述第一倾斜面311、所述第二倾斜面321及所述第三倾斜面331依次连接形成所述复合电极30的外表面，该外表面成膜良好。如图4所示的，图4是图3对应的优异的坡度角SEM图。
本申请还提供一种如上所述的阵列基板的制备方法，以下结合图5a～图5h详细描述一种阵列基板的制备方法，所述制备方法包括如下步骤：
步骤S01：提供一平坦层20，并在所述平坦层20上依次形成一第一透明导电层310、一金属层320，以及一第二透明导电层330的步骤；所述步骤S01请参见图5a～图5c。在本步骤中，还具体包括：
步骤S11：采用高温成膜工艺在温度条件为300℃～500℃的环境下形成一第一透明导电层310，如图5a所示；
在本步骤中，采用高温成膜工艺形成的所述第一透明导电层310为多晶ITO(poly-ITO)。
步骤S12：在温度条件为50℃～120℃的环境下形成所述金属层320，如图5b所示；
在本步骤中，所述金属层320的材料为银。
步骤S13：采用高温成膜工艺在温度条件为300℃～500℃的环境下形成一第二透明导电层320，如图5c所示；
在本步骤中，以及在所述步骤S11中，所述第二透明导电层330为多晶ITO，由于成膜温度为300℃～500℃，相较于现有技术中采用低温成膜形成的非晶ITO，本步骤的形成的所述第一透明导电层310、所述第二透明导电层330的折射率n增加，以及消光系数k的值增大，高于常规采用退火温度为250℃左右环境下形成的非晶ITO，从而本申请所述多晶ITO的透过率和功函数高于常规非晶ITO，且本申请所述多晶ITO的表面粗糙度降低，以及所述金属层320的反射率增加；并且，高温沉积形成所述多晶ITO，使得所述第一透明导电层310、所述第二透明导电层330的膜层的致密性增加，减少Pin Hole(针孔)，保护空气中的水、氧、氯、硫等腐蚀所述金属层，降低产品的“黑点”不良。以及不是采用高温炉子，从而降低了设备投入，提高产能。
步骤S02：在所述第二透明导电层330背离所述平坦层20一侧的表面形成一光阻层40，以对所述第二透明导电层330进行图案化处理，以获得一第二透明电极33，该图案化处理方式为干法刻蚀；
在本步骤中，在所述第二透明导电层330背离所述平坦层20一侧的表面涂布光阻材料(PR)410，如图5d所示；并提供一掩膜版400，其中所述掩膜版400包括中间的不透光部分401(透光率为0％)和所述不透光部分401两侧的完全透光部分402(透光率为100％)，利用所述掩膜版400对所述光阻材料410进行曝光显影后形成一光阻层40，所述光阻层40呈现半椭球形并位于所述第二透明导电层330的中间位置，如图5e所示。
然后以所述光阻层40作为阻挡层，采用干刻方法对所述第二透明导电层320进行图案化处理，以获得一第二透明电极33，如图5f所示。
在本步骤中，如图5f所示的，通过干法刻蚀获得所述第二透明电极33，定义所述第二透明电极33面接触所述金属层320的区域长度为L2，定义所述光阻层40与所述第二透明电极33面接触的区域长度为L1，计算所述第二透明电极33的关键尺寸损失量(CD LOSS)的值为CL1，CL1为所述第二透明电极33接触所述金属层320的区域长度L2与所述第二透明电极33接触所述光阻层40的区域长度的差值的绝对值，即CL1＝|L2-L1|。
在本步骤中，如图5f所示的，所述第二透明电极33背离所述金属层320的一侧的表面形成第三倾斜面331，所述第三倾斜面331与所述金属层320相接触并形成所述第三底切结构43，所述第三底切结构43为锐角。
在获得所述第二透明电极33的步骤中，干法刻蚀的气体为氯系、溴化氢、碘化氢、甲基系气体中的任一种。
例如干刻气体包括氯气(Cl2)、三氯化硼(BCl3)、溴化氢(HBr)、碘化氢(HI)、甲烷(CH4)、丙酮(CH3COCH3)等气体。
由于上述干刻气体对所述多晶ITO刻蚀后的生产物为InCl3、SnCl4、InBr3、SnBr4、InI3、SnI4、In(CH3)3、Sn(CH3)4，所述生产物为蒸汽压较高的生成物，易发生沉积，所以为了防止所述生产物沉积过多，产生的杂质(particle)过多造成刻蚀残留，因此需要对所述生产物进行后处理。
在本实施例中，采用物理轰击惰性气体或大分子气体的方式清除刻蚀残留，即利用物理刻蚀较强的气体对所述生产物进行后处理，其中所述大分子气体、所述惰性气体等为该物理刻蚀较强的气体，例如三氯化硼大分子气体，氩气等惰性气体。具体采用物理轰击的方式清洁干刻腔室内壁，以防止所述生产物的沉积残留。
步骤S03：采用湿法刻蚀对所述金属层320进行图案化处理形成一金属电极32，如图5g所示的；
在本步骤中，所述金属电极32背离所述第一透明导电层310一侧的边缘侧表面形成第二倾斜面321，所述第二倾斜面321与所述第一透明导电层310相接触并形成一第二底切结构42，所述第二底切结构42为锐角，所述第二底切结构42为所述金属电极42的坡度角。
其中，定义所述金属电极32面接触所述第一透明导电层310的区域长度为L4，定义所述光阻层40与所述第二透明电极33面接触的区域长度为L3，计算所述金属电极32的关键尺寸损失量(CD LOSS)的值为CL2，CL2为所述金属电极32接触所述第一透明导电层310的区域长度L4与所述第一透明电极31接触所述光阻层40的区域长度L3的差值的绝对值，即CL2＝|L4-L3|。其中，本步骤中L3的值等于步骤S02中的L1的值。
在本步骤中，为了使得所述第二透明电极33相对所述金属电极32形成的坡度角为锐角，需要保证所述金属电极32的CD LOSS(CL2)大于所述第二透明电极33的CD LOSS(CL1)。即，所述金属电极32接触所述第一透明导电层310的区域长度与所述第二透明电极33接触所述光阻层40的区域长度的差值的绝对值，大于所述第一透明电极31接触所述金属层320的区域长度与所述第二透明电极33接触所述光阻层40的区域长度的差值的绝对值。
在本步骤中，湿法刻蚀的刻蚀液为本技术领域较常规使用的刻蚀液，例如可以为HNO3、H3PO4、CH3COOH系刻蚀液，所述刻蚀液仅对所述金属层320即银进行刻蚀，而对所述多晶ITO不刻蚀，从而不需要考虑刻蚀液对所述多晶ITO的腐蚀情况，因此所述刻蚀液的配方不需要特殊化，从而，所述金属层320的刻蚀液只需要简单保证所述金属层320的CD LOSS(即CL2)即可，因此所述金属层320的成本会较低，成本可以控制在10元/升以下，从而降低本申请所述复合电极的制作成本。
步骤S04：采用干法蚀刻对所述第一透明导电层310图案化处理，获得一第一透明电极31，如图5h所示。
在本步骤中，如图5h所示的，所述第一透明电极31背离所述平坦层20的一侧的表面形成第一倾斜面311，所述第一倾斜面311与所述平坦层20相接触并形成所述第一底切结构41，所述第一底切结构41为锐角。
在本步骤中，与所述步骤S02的步骤中的相同点为，二者均采用干法刻蚀，干刻气体的种类选择一致，对生产物的后处理手段一致。
其中，定义所述第二透明电极33面接触所述平坦层20的区域长度为L6，定义所述光阻层40与所述第一透明电极31面接触的区域长度为L5，计算所述第二透明电极33的关键尺寸损失量CL3为：CL3＝|L5-L6|。其中，本步骤中L5的值等于步骤S02中的L1的值。
在本步骤中，为了使得所述第一透明电极31相对所述金属电极32形成的坡度角为锐角，需要保证所述第一透明电极31的CD LOSS(CL3)大于所述金属电极32的CD LOSS(CL2)。即，所述第一透明电极31接触所述平坦层20的区域长度L6与所述第二透明电极33接触所述光阻层40的区域长度L5的差值的绝对值，大于所述金属电极32接触所述第一透明导电层310的区域长度L4与所述第二透明电极33接触所述光阻层40的区域长度L3的差值的绝对值。
本步骤与步骤S02的不同之处在于，通过调整所述干刻气体的流量比、压力、功率等参数，以使得所述第二透明电极33具有一关键尺寸损失量CL3，CL3大于所述金属电极32的关键尺寸损失量CL2，并且使得所述第一底切结构31与所述第二底切结构32的坡度角相匹配，以使得所述复合电极的多晶ITO-Ag-多晶ITO的层叠结构形成良好的坡度角，均为锐角。
需要进行说明的是，在步骤S01中采用高温成膜工艺制备所述多晶ITO膜层，在步骤S04以及在步骤S02中对所述多晶ITO通过采用干法刻蚀形成多晶ITO电极，以实现定向控制所述复合电极的多晶ITO-Ag-多晶ITO的层叠膜层中的坡度角，通过使得所述层叠结构形成良好的坡度角，进而实现便于PDL搭接的目的。以及，所述第一透明电极31、是第二透明电极33能够很好地保护所述复合电极表面，进一步保护产品。从而有效地防止了ITO残留问题，解决了现有技术中阳极坡度角差，不易于搭接，同也有效的控制CD LOSS，可以得到最小的CD LOSS，通过所述干法刻蚀方法可以减少阳极之间的Gap，从而做出更大的开口。此外改善了良率，降低了生产成本，提高产品的竞争力。
此外，本申请还提供一种显示面板，包括如上所述的阵列基板。所述显示面板包括但不限于为OLED，LCD，AMOLED等显示面板。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的一种阵列基板及其制备方法、显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (9)

1.一种阵列基板，包括一平坦层及设置于所述平坦层上的一复合电极，其特征在于，所述复合电极的边缘侧表面与所述平坦层的表面形成至少一底切结构，其中，所述复合电极包括至少一金属电极和至少一透明电极，所述金属电极与所述透明电极交替层叠设置；
所述复合电极包括依次层叠设置的一第一透明电极、一所述金属电极及一第二透明电极；其中，所述第一透明电极的侧表面与所述平坦层的表面接触并形成一第一底切结构；所述金属电极的侧表面与所述金属电极接触所述第一透明电极的表面相接触并形成一第二底切结构；所述第二透明电极的侧表面与所述第二透明电极接触所述金属电极的表面相接触并形成一第三底切结构。
2.根据权利要求1所述的阵列基板，其特征在于，所述第一透明电极和所述第二透明电极分别独立地为多晶透明ITO；所述金属电极为银。
3.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括阵列设置的复数个薄膜晶体管，所述平坦层设置于所述复数个薄膜晶体管上并覆盖所述复数个薄膜晶体管。
4.一种如权利要求1至3中任一项所述的阵列基板的制备方法，包括如下步骤：
提供一平坦层，并在所述平坦层上依次形成一第一透明导电层、一金属层，以及一第二透明导电层的步骤；
在所述第二透明导电层背离所述平坦层一侧的表面形成一光阻层，以对所述第二透明导电层进行图案化处理，以获得一第二透明电极，该图案化处理方式为干法刻蚀；
采用湿法刻蚀对所述金属层进行图案化处理形成一金属电极；
采用干法蚀刻对所述第一透明导电层图案化处理，获得一第一透明电极；所述第一透明电极的侧表面与所述平坦层的表面接触并形成一第一底切结构；所述金属电极的侧表面与所述金属电极接触所述第一透明电极的表面相接触并形成一第二底切结构；所述第二透明电极的侧表面与所述第二透明电极接触所述金属电极的表面相接触并形成一第三底切结构。
5.根据权利要求4所述的阵列基板的制备方法，其特征在于，采用高温成膜工艺在温度条件为300℃～500℃的环境下分别形成所述第一透明导电层、所述第二透明导电层。
6.根据权利要求4所述的阵列基板的制备方法，其特征在于，所述金属电极接触所述第二透明导电层的区域长度与所述第一透明电极接触所述光阻层的区域长度的差值的绝对值，大于所述第一透明电极接触所述金属层的区域长度与所述第一透明电极接触所述光阻层的区域长度的差值的绝对值。
7.根据权利要求4所述的阵列基板的制备方法，其特征在于，所述第二透明电极接触所述平坦层的区域长度与所述第一透明电极接触所述光阻层的区域长度的差值的绝对值，大于金属电极接触所述第二透明电极层的区域长度与所述第一透明电极接触所述光阻层的区域长度的差值的绝对值；其中，通过调整干刻气体的流量比、压力、功率参数，获得所述第一透明电极。
8.根据权利要求4所述的阵列基板的制备方法，其特征在于，在获得一第一透明电极的步骤中，以及在获得一第二透明电极的步骤中，采用物理轰击惰性气体或大分子气体的方式清除刻蚀残留，其中干法刻蚀的气体为氯系、溴化氢、碘化氢、甲基系气体中的任一种。
9.一种显示面板，包括如权利要求1至3中任一项所述的阵列基板。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112002636A (zh) * 2020-08-06 2020-11-27 武汉华星光电半导体显示技术有限公司 阵列基板、其制备方法以及显示面板
CN113671760B (zh) * 2021-08-19 2023-10-13 京东方科技集团股份有限公司 一种显示面板及显示设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107065357A (zh) * 2017-05-18 2017-08-18 深圳市华星光电技术有限公司 阵列基板及其制造方法、液晶显示面板
CN108155196A (zh) * 2017-12-28 2018-06-12 深圳市华星光电半导体显示技术有限公司 一种阵列基板及其制备方法
CN110890388A (zh) * 2019-11-28 2020-03-17 昆山国显光电有限公司 阵列基板和显示面板
CN110911461A (zh) * 2019-11-26 2020-03-24 深圳市华星光电半导体显示技术有限公司 Oled显示面板及其制作方法
CN111554634A (zh) * 2020-05-14 2020-08-18 京东方科技集团股份有限公司 一种阵列基板的制作方法、阵列基板及显示面板

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107065357A (zh) * 2017-05-18 2017-08-18 深圳市华星光电技术有限公司 阵列基板及其制造方法、液晶显示面板
CN108155196A (zh) * 2017-12-28 2018-06-12 深圳市华星光电半导体显示技术有限公司 一种阵列基板及其制备方法
CN110911461A (zh) * 2019-11-26 2020-03-24 深圳市华星光电半导体显示技术有限公司 Oled显示面板及其制作方法
CN110890388A (zh) * 2019-11-28 2020-03-17 昆山国显光电有限公司 阵列基板和显示面板
CN111554634A (zh) * 2020-05-14 2020-08-18 京东方科技集团股份有限公司 一种阵列基板的制作方法、阵列基板及显示面板

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