CN112530929A - 电子组件及其制作方法、摄像头和电子装置 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 56
- 238000006073 displacement reaction Methods 0.000 claims abstract description 4
- 238000004804 winding Methods 0.000 claims abstract description 4
- 239000012212 insulator Substances 0.000 claims description 21
- 238000003825 pressing Methods 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 9
- 239000000463 material Substances 0.000 description 6
- 239000002184 metal Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 239000003292 glue Substances 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 239000000428 dust Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- 239000011135 tin Substances 0.000 description 2
- 229920000297 Rayon Polymers 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- ZPOLOEWJWXZUSP-AATRIKPKSA-N bis(prop-2-enyl) (e)-but-2-enedioate Chemical compound C=CCOC(=O)\C=C\C(=O)OCC=C ZPOLOEWJWXZUSP-AATRIKPKSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000000084 colloidal system Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012806 monitoring device Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
- H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
- H01L23/4952—Additional leads the additional leads being a bump or a wire
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49575—Assemblies of semiconductor devices on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/111—Manufacture and pre-treatment of the bump connector preform
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
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- Power Engineering (AREA)
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Abstract
本申请公开了一种电子组件、摄像头、电子装置和所述电子组件的制作方法。所述电子组件包括:基板、芯片和键合排线。所述基板设有多个第一焊盘;所述芯片包括相背的第一面和第二面,所述第一面固定在所述基板上,所述第二面设有多个第二焊盘;所述键合排线包括间隔设置的多个连接线,所述多个连接线与所述多个第一焊盘一一对应,每个所述连接线的第一端连接所述第一焊盘,所述连接线的第二端连接所述第二焊盘。本申请实施方式的电子组件中,基板和芯片通过键合排线的多个连接线键合,每次可以连接多个第一焊盘和多个第二焊盘,可以缩短基板和芯片的键合时间,效率较高。
Description
技术领域
本申请涉及芯片封装技术领域,尤其涉及一种电子组件、摄像头、电子装置和所述电子组件的制作方法。
背景技术
在摄像头、指纹传感器等电气部件中,这些电气部件通常包括基板和芯片,芯片设置在基板上。在相关技术中,芯片通过打线或者倒装的方式与基板键合。这些方式需要使基板上的每个焊盘单独打线或单独设置连接材料,效率较低。
发明内容
本申请提供一种电子组件、摄像头、电子装置和所述电子组件的制作方法。
本申请实施方式提出一种电子组件。所述电子组件包括:基板,设有多个第一焊盘;芯片,包括相背的第一面和第二面,所述第一面固定在所述基板上,所述第二面设有多个第二焊盘;键合排线,包括间隔设置的多个连接线,所述多个连接线与所述多个第一焊盘一一对应,每个所述连接线的第一端连接所述第一焊盘,所述连接线的第二端连接所述第二焊盘。
本申请实施方式的电子组件中,基板和芯片通过键合排线的多个连接线键合,每次可以连接多个第一焊盘和多个第二焊盘,可以缩短基板和芯片的键合时间,效率较高。
在某些实施方式中,所述键合排线包括绝缘体,所述绝缘体隔离所述多个连接线。如此,绝缘体避免了所述多个连接线间相互接触而引起短路。
在某些实施方式中,所述绝缘体包括第一绝缘层,所述连接线与所述第一绝缘层相互间隔设置于同一层。如此,所述连接线与所述第一绝缘层同层设置,多个所述连接线间避免接触引起短路。
在某些实施方式中,所述绝缘体包括第一绝缘层,所述多个连接线设置在所述第一绝缘层的一侧表面,所述连接线的两端均伸出在所述第一绝缘层外。如此,所述连接线的两端伸出所述第一绝缘层以使所述连接线可以与芯片和基板电连接。
在某些实施方式中,所述绝缘体包括第一绝缘层,所述多个连接线设置在所述第一绝缘层的第一表面,所述第一绝缘层对应所述连接线的两端开设有通孔,所述连接线的两端通过所述通孔露出在所述第一绝缘层与所述第一表面相背的第二表面外。如此,所述连接线的两端通过所述第一绝缘层所设的通孔露出,无需将所述连接线伸出所述第一绝缘层,同时避免了连接线键合时可能引起的短路。
在某些实施方式中,所述绝缘体还包括与所述第一绝缘层层叠设置的第二绝缘层,所述第二绝缘层覆盖所述多个连接线。如此,所述第二绝缘层可以起到防尘防氧化的作用。
在某些实施方式中,所述键合排线包括依次连接的第一连接部、第二连接部和第三连接部,所述第一连接部、所述第二连接部和所述第三连接部形成折弯结构,第一端形成在所述第一连接部,第二端形成在所述第三连接部。如此,所述键合排线的结构使连接线更加紧凑,避免连接线翘曲,便于所述第一端和所述第二端与相应焊盘的对位。
在某些实施方式中,沿所述多个连接线的排布方向,相邻的两个所述连接线之间的间距相等。如此,方便所述键合排线与所述对应焊盘之间的压合。
在某些实施方式中,所述键合排线包括设置在所述连接线的第一端的第一导电块和设置在所述连接线的第二端的第二导电块,所述第一导电块与所述第一焊盘固定连接,所述第二导电块与所述第二焊盘固定连接。如此,通过导电块实现连接,使连接更加牢固,同时便于所述键合排线与所述基板和所述芯片的键合。
在某些实施方式中,沿垂直于所述连接线的延伸方向上,所述连接线的线宽为0.3mm-0.6mm。如此,连接线的直径较小,从整体上节省了金属的用量,降低了成本。
在某些实施方式中,所述电子组件包括粘接所述芯片和所述基板的胶体。如此,所述芯片能牢固的固定在所述基板上。
本申请的实施方式提出一种摄像头,所述摄像头包括以上所述的电子组件和镜头,所述镜头设置在所述芯片的上方。
本申请实施方式的摄像头采用上述电子组件,使得摄像头的制造时间缩短,并节约了制造成本。
本申请的实施方式提出一种电子装置,所述电子装置包括本申请提出的摄像头。
本申请实施方式的电子装置使用上述摄像头,可以减少电子装置中摄像头的制造时间和成本。
本申请的实施方式提出一种电子组件的制作方法,所述电子组件制作方法提供了一安装单元,所述安装单元包括基板和芯片,所述基板设有多个第一焊盘,所述芯片包括相背的第一面和第二面,所述芯片的第一面固定在所述基板上,所述第二面设有多个第二焊盘;
还提供了键合排线,所述键合排线包括间隔设置的多个连接线,所述多个连接线与所述多个第一焊盘一一对应;
将每个所述连接线的第一端固定连接所述第一焊盘;
将所述连接线的第二端固定连接所述第二焊盘。
在某些实施方式中,所述第一端设有第一导电块,所述第二端设有第二导电块,
所述将每个所述连接线的第一端固定连接所述第一焊盘包括:
采用压头将所述第一端压合在所述基板上,并使所述第一导电块与所述第一焊盘固定连接;
所述将所述连接线的第二端固定连接所述第二焊盘包括:
采用压头将所述第二端压合在所述芯片上,并使所述第二导电块与所述第二焊盘固定连接。
在某些实施方式中所述第一端与所述第二端的压合条件为超声波或温度为170℃-210℃。
本申请的附加方面和优点将在下面的描述中部分给出,部分将从下面的描述中变得明显,或通过本申请的实践了解到。
附图说明
本申请的上述和/或附加的方面和优点从结合下面附图对实施方式的描述中将变得明显和容易理解,其中:
图1是本申请实施方式的电子组件的剖面图;
图2是本申请实施方式的基板的平面示意图;
图3是本申请实施方式的芯片的平面示意图;
图4是本申请实施方式的电子组件的平面示意图;
图5是本申请的第一种实施方式的键合排线的剖面示意图;
图6是图5的实施方式的键合排线中连接线与第一绝缘层的结构示意图;
图7是本申请的第二种实施方式的键合排线的剖面示意图;
图8是图7的实施方式的键合排线中连接线与第一绝缘层的结构示意图;
图9是本申请的第三种实施方式的键合排线的剖面示意图;
图10是图9的实施方式的键合排线中连接线与第一绝缘层的结构示意图;
图11是本申请实施方式的键合排线的状态示意图;
图12是本申请实施方式的电子组件的再一平面示意图;
图13是本申请实施方式的摄像头的剖面示意图;
图14是本申请实施方式的电子装置的平面示意图;
图15是本申请实施方式的电子组件制作方法的流程图;
图16是本申请实施方式的电子组件制作方法的过程示意图。
主要元件符号说明:
电子组件100、基板101、芯片102、键合排线103、第一焊盘111、第二焊盘221、第一面210、第二面220、连接线310、绝缘体320、第一绝缘层321、通孔3211、第二绝缘层322、第一端311、第二端312、焊盘区110、放置区120、胶体330、第一连接部3101、第二连接部3102、第三连接部3103、第一导电块3111、第二导电块3121、镜头160、摄像头200、电子装置300、制作方法400。
具体实施方式
下面详细描述本申请的实施方式,所述实施方式的示例在附图中示出,其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的,仅用于解释本申请,而不能理解为对本申请的限制。
在本申请的描述中,需要理解的是,术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本申请和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本申请的限制。此外,术语“第一”、“第二”仅用于描述目的,而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此,限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中,“多个”的含义是两个或两个以上,除非另有明确具体的限定。
在本申请的描述中,需要说明的是,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或一体地连接;可以是机械连接,也可以是电连接或可以相互通讯;可以是直接相连,也可以通过中间媒介间接相连,可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言,可以根据具体情况理解上述术语在本申请中的具体含义。
在本申请中,除非另有明确的规定和限定,第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触,也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且,第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方,或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方,或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开,下文中对特定例子的部件和设置进行描述。当然,它们仅仅为示例,并且目的不在于限制本申请。此外,本申请可以在不同例子中重复参考数字和/或参考字母,这种重复是为了简化和清楚的目的,其本身不指示所讨论各种实施方式和/或设置之间的关系。此外,本申请提供了的各种特定的工艺和材料的例子,但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
请参阅图1,本申请实施方式提出一种电子组件100。电子组件100包括基板101、芯片102和键合排线103。基板101上设有多个第一焊盘111。芯片102包括相背的第一面210和第二面220,第一面210固定在基板101上,第二面220设有多个第二焊盘221。键合排线103包括间隔设置的多个连接线310,多个连接线310与多个第一焊盘111一一对应。每个连接线310的第一端311对应连接第一焊盘111,每个连接线310的第二端312对应连接第二焊盘221,以使所述第一焊盘111与所述第二焊盘221对应导通。
具体地,芯片封装是指利用膜技术及微细加工技术,将芯片及其他要素在框架或基板上布置、粘贴固定及连接等构成整体立体结构的工艺。
如图2所示,基板101可以为硬质电路板,例如,基板101为印刷电路板。当然,基板101也可以为柔性电路板。基板101用于对芯片102的固定及承载引线。基板101上设有焊盘区110和放置区120,焊盘区110和放置区120间彼此分开。放置区120用于芯片102的放置。焊盘区110上设有多个第一焊盘111。第一焊盘111的数量可以为多个。第一焊盘111可以为形状大小均一的条形焊盘,也可以为形状相同长度不同的条形焊盘,或者为大小相同的圆形的金属焊盘及上述形状的组合,可根据实际需求进行选择。多个第一焊盘111之间彼此独立(即相互之间不导通),进而可以实现芯片102与基板101间多个信号的独立传递,降低多个信号间的干扰风险。
如图3所示,芯片,又称微电路、微芯片、集成电路。在本实施方式中,芯片102的具体类型并不受特别限制,本申请实施方式中,芯片102可以为图像传感器,或者说,芯片102可以将光信号转化为电信号,电信号经过处理后可以转化成图像。例如,芯片102可以用于摄像头中以拍摄目标物体图像,芯片102也可以用于指纹识别模块中用以识别指纹图像。
进一步地,芯片102可以为裸片(die),或者说,芯片102的外围没有被封装体封装。
芯片102位于基板101上的放置区120上,芯片102有相背设置的第一面210和第二面220,第一面210与放置区120贴合,第二面220上设有多个第二焊盘221。第二焊盘221的数量可以为多个,且与第一焊盘111相对应。
如图4所示,键合排线103包括多个连接线310。连接线310的数量可以为多个且与焊盘的数量相对应。连接线310可以为金线、铜线或其他导通性良好的线,由于该类线具有较低的电阻,从而可以显著提高芯片102与基板101之间信号的稳定传递。
连接线310的两端分别为第一端311和第二端312。多个第一端311分别与基板101上的多个第一焊盘111相对应,多个第二端312分别与芯片102上的多个第二焊盘221相对应。由此,键合排线103两端分别与焊盘一一对应,可同时进行压合封装,缩短了基板101和芯片102的键合时间,提高了效率。
在某些实施方式中,键合排线103包括绝缘体320,绝缘体320隔离多个连接线310。
连接线310外部包覆有绝缘体320,绝缘体320由绝缘材料制成。绝缘材料是指能够阻止电流通过的材料。如此,连接线310之间有绝缘材料间隔,避免了多个连接线310间相互接触而引起短路。
请参阅图5、图6,在第一种实施方式中,绝缘体320包括第一绝缘层321,连接线310与第一绝缘层321相互间隔设置于同一层。
具体地,多个连接线310并排排布,连接线310与第一绝缘层321设于同一层,且第一绝缘层321设于连接线310两侧。如此,连接线310与第一绝缘层321同层设置,多个连接线310间避免接触引起短路。
请参阅图7、图8,在第二种实施方式中,绝缘体320包括第一绝缘层321,多个连接线310设置在第一绝缘层321的第一表面,连接线310的两端均伸出在第一绝缘层321外。
具体地,多个连接线310并排排布于第一绝缘层321的一侧表面上,且多个连接线310间隔设置。在相邻的两个连接线310之间填充有第二绝缘层322。同时,多个连接线310的两端均伸出第一绝缘层321外一部分。如此,连接线310的两端伸出第一绝缘层321以使连接线310可以与芯片102和基板101实现电连接,同时避免多个连接线310接触造成短路。
请参阅图9、图10,在第三种实施方式中,绝缘体320包括第一绝缘层321,多个连接线310设置在第一绝缘层321的第一表面,第一绝缘层321对应连接线310的两端开设有通孔3211,连接线310的两端通过通孔3211露出在第一绝缘层321与第一表面相背的第二表面外。
具体地,多个连接线310并排排布于第一绝缘层321的第一表面上,且多个连接线310间隔设置。在相邻的两个连接线310之间填充有第二绝缘层322。同时,第一绝缘层321相对于连接线310的两端对应开设有通孔3211。通孔3211用于露出连接线310,便于连接线310可以与芯片102和基板101实现电连接。如此,连接线310的两端通过第一绝缘层321所设的通孔3211露出,无需将所述连接线伸出所述第一绝缘层,同时避免了连接线310键合时两端可能引起的短路。
请参阅图5、图7、图9,在某些实施方式中,绝缘体320还包括与第一绝缘层321层叠设置的第二绝缘层322,第二绝缘层322覆盖多个连接线310。
具体地,第二绝缘层322覆盖于多个连接线310外。如此,第二绝缘层322可以起到防尘防氧化的作用。
如图11所示,在某些实施方式中,键合排线103包括依次连接的第一连接部3101、第二连接部3102和第三连接部3103,第一连接部3101、第二连接部3102和第三连接部3103形成折弯结构,第一端311形成在第一连接部3101,第二端312形成在第三连接部3103。
具体地,第一连接部3101与第二连接部3102可以成任意角度弯折,第三连接部3103与第二连接部3102也可以成任意角度弯折,使第二连接部3102与芯片102的侧部尽量贴合。进而使电子组件100更加紧凑,避免键合排线103翘曲。
如图4所示,在某些实施方式中,沿多个连接线310的排布方向,相邻的两个连接线310之间的间距相等。
具体地,多个连接线310的第一端311与第二端312等距紧密排列,相邻两个连接线310平行且距离相等,进而连接线310的两端更容易与相对应的焊盘进行连接,便于键合排线103的压合。
需要说明的是,相邻的两个连接线310之间的间距相等指的是,在相邻的连接线310中,两个连接线310彼此靠近的边缘之间的距离处处相等。
当然,在其他实施方式中,多个连接线310也可以呈其他排布方式。示例性地,如图12所示,在多个连接线310中,多个连接线310的第二端312等距排列,而第一端311不等距离排列。
在一些实施方式中,多个连接线310的第一端311和第二端312都不等距排列。例如,外侧部分连接线310的第一端311距离相邻连接线的第一端311距离较大,中间部分连接线310的第一端311距离较小。这样使得键合排线103适应尺寸较小的芯片102和尺寸较大的基板101。
如图11、图12所示,在某些实施方式中,键合排线103包括第一导电块3111和第二导电块3121。第一导电块3111设置在连接线310的第一端311处,第二导电块3121设置在连接线310的第二端312处。第一导电块3111与第一焊盘111固定连接,第二导电块3121与第二焊盘221固定连接。
具体地,第一端311为第一连接部3101的端侧,设有第一导电块3111,第一导电块3111可以为金、铜、锡等导电性良好的金属。第一端311与第一焊盘111通过第一导电块3111进行连接。同样的,第二端312为第二连接部3102的端侧,设有第二导电块3121,第二导电块3121可以为金、铜、锡等导电性良好的金属。第二端312与第二焊盘221通过第二导电块3121进行连接。进而实现了芯片与基板101之间的信号连接。
在某些实施方式中,沿垂直于连接线310的延伸方向上,连接线310的线宽为0.3mm-0.6mm。
具体地,为了保证连接线310的强度,连接线310的线宽不宜过小,同时为了节约成本,连接线310的线宽也不宜过大。连接线310沿垂直于连接线310的延伸方向上的线宽可以为0.3mm-0.6mm。本申请实施方式中,连接线310采用键合排线的结构,同时外部有柔性绝缘体320保护,在保证信号传输稳定的前提下,连接线310可改用更小的线径。例如,连接线310的直径可以为0.3mm、0.35mm、0.4mm、0.45mm、0.5mm、0.55mm、0.6mm等尺寸。如此,从整体上节约了金属用量,降低了成本。
在某些实施方式中,电子组件100包括粘接芯片102和基板101的胶体330。芯片102的第一面210与基板101的放置区120处贴合,采用粘胶的方式。粘胶可为富马酸二烯丙酯胶或液态非导电胶。如此,芯片102可以牢固的固定在基板101上,避免芯片102因机械抖动而脱落。
请参阅图13,本申请实施方式提出一种摄像头200,摄像头200包括以上所述的电子组件100和镜头160,镜头160设置在芯片102的正上方以使镜头160所采集到的外部图像传递至电子组件100以实现图像的采集。
如此,通过使用电子组件100,使得摄像头200的制造时间缩短,并节约了制造成本。
请参阅图14,本申请实施方式提出一种电子装置300,所述电子装置300包括本申请提出的摄像头200。
本申请实施方式的电子装置300可应用于车载、自动驾驶及监控装置,其中电子装置包括但不限于为行车记录仪、智能手机、平板电脑、笔记本电脑、电子书籍阅读器、便携多媒体播放器(PMP)、便携电话机、视频电话机、数码静物相机、移动医疗装置、可穿戴式设备等支持成像的电子装置。
摄像头200可以为电子装置的摄像头,本申请实施方式提出的电子组件100缩短了摄像头的制作时间和成本,进而也为电子装置节约了制作时间和成本。
请参阅图15、图16,本申请实施方式提出一种电子组件的制作方法400,电子组件的制作方法400包括:
S10:提供了一安装单元,安装单元包括基板101和芯片102,基板101设有多个第一焊盘111,芯片102包括相背的第一面210和第二面220,芯片102的第一面210固定在基板101上,第二面220设有多个第二焊盘221;
S20:提供了键合排线103,键合排线103包括间隔设置的多个连接线310,多个连接线310与多个第一焊盘111一一对应;
S30:将每个连接线310的第一端311固定连接第一焊盘111;
S40:将连接线310的第二端312固定连接第二焊盘221。
具体地,在步骤S10中,提供了一安装单元130,该安装单元130用于对键合排线103的固定。芯片102的第一面210与基板101的放置区120通过粘胶进行固定。
在步骤S20中,提供了键合排线103,用于连接上述安装单元130中的基板101和芯片102。
在步骤S30中,第一端311与第一焊盘111对应后,通过压合实现连接。
同样的,在步骤S40中,第二端312与第二焊盘221对应后,通过压合实现连接。
如图16所示,在某些实施方式中,第一端311设有第一导电块3111,第二端312设有第二导电块3121,将每个连接线310的第一端311固定连接第一焊盘111包括:采用压头将第一端311压合在基板101上,并使第一导电块3111与第一焊盘111固定连接;将连接线310的第二端312固定连接第二焊盘221包括:采用压头140将第二端312压合在芯片102上,并使第二导电块3121与第二焊盘221固定连接。
具体地,当对连接线310的端部与焊盘压合时,首先将多个连接线310的第一端311分别对应相应的第一焊盘111,压头具有一定的荷载,在特定条件下进行压合,直至第一导电块3111将第一端311与第一焊盘111牢固连接;然后将多个连接线310的第二端312分别对应相应的第二焊盘221,压头具有一定的荷载,在特定条件下进行压合,直至第二导电块3121将第二端312与第二焊盘221牢固连接。
在某些实施方式中,第一端311与第二端312的压合条件包括超声波或温度为170-210℃
具体地,超声波焊接是利用高频振动波传递到导电块与焊盘的表面,在加压的情况下,使导电块与焊盘表面相互摩擦而形成分子层之间的熔合;高温是通过特定温度使导电块软化,在加压的情况下,使导电块与焊盘粘合在一起,冷却后牢固连接。例如:
第一端311贴合在相对应的第一焊盘111上,第二端312贴合在相对应的第二焊盘上,在相应超声波的环境下,压头利用荷重,将第一导电块3111与第一焊盘111压合,将第二导电块3121与第二焊盘221压合,进而实现连接。
第一端311贴合在相对应的第一焊盘111上,第二端312贴合在相对应的第二焊盘上,在温度为170-210℃的环境下,压头利用荷重,将第一导电块3111与第一焊盘111压合,将第二导电块3121与第二焊盘221压合,进而实现连接。
根据本申请实施方式的摄像头200及电子装置300的其他构成以及操作对于本领域普通技术人员而言都是已知的,这里不再详细描述。
在本说明书的描述中,参考术语“一个实施方式”、“某些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合所述实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。在本说明书中,对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且,描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
尽管已经示出和描述了本申请的实施方式,本领域的普通技术人员可以理解:在不脱离本申请的原理和宗旨的情况下可以对这些实施方式进行多种变化、修改、替换和变型,本申请的范围由权利要求及其等同物限定。
Claims (15)
1.一种电子组件,其特征在于,包括:
基板,设有多个第一焊盘;
芯片,包括相背的第一面和第二面,所述第一面固定在所述基板上,所述第二面设有多个第二焊盘;和
键合排线,包括间隔设置的多个连接线,所述多个连接线与所述多个第一焊盘一一对应,每个所述连接线的第一端连接所述第一焊盘,所述连接线的第二端连接所述第二焊盘。
2.根据权利要求1所述的电子组件,其特征在于,所述键合排线包括绝缘体,所述绝缘体隔离所述多个连接线。
3.根据权利要求2所述的电子组件,其特征在于,所述绝缘体包括第一绝缘层,所述连接线与所述第一绝缘层相互间隔设置于同一层。
4.根据权利要求2所述的电子组件,其特征在于,所述绝缘体包括第一绝缘层,所述多个连接线设置在所述第一绝缘层的一侧表面,所述连接线的两端均伸出在所述第一绝缘层外。
5.根据权利要求2所述的电子组件,其特征在于,所述绝缘体包括第一绝缘层,所述多个连接线设置在所述第一绝缘层的第一表面,所述第一绝缘层对应所述连接线的两端开设有通孔,所述连接线的两端通过所述通孔露出在所述第一绝缘层与所述第一表面相背的第二表面外。
6.根据权利要求3-5任一项所述的电子组件,其特征在于,所述绝缘体还包括与所述第一绝缘层层叠设置的第二绝缘层,所述第二绝缘层覆盖所述多个连接线。
7.根据权利要求1所述的电子组件,其特征在于,所述键合排线包括依次连接的第一连接部、第二连接部和第三连接部,所述第一连接部、所述第二连接部和所述第三连接部形成折弯结构,所述第一端形成在所述第一连接部,所述第二端形成在所述第三连接部。
8.根据权利要求1所述的电子组件,其特征在于,沿所述多个连接线的排布方向,相邻的两个所述连接线之间的间距相等。
9.根据权利要求1所述的电子组件,其特征在于,所述键合排线包括设置在所述连接线的第一端的第一导电块和设置在所述连接线的第二端的第二导电块,所述第一导电块与所述第一焊盘固定连接,所述第二导电块与所述第二焊盘固定连接。
10.根据权利要求1所述的电子组件,其特征在于,沿垂直于所述连接线的延伸方向上,所述连接线的线宽为0.3mm-0.6mm。
11.一种摄像头,其特征在于,包括:
权利要求1-10任一项所述的电子组件;和
镜头,所述镜头设置在所述芯片的上方。
12.一种电子装置,其特征在于,包括权利要求11所述的摄像头。
13.一种电子组件的制作方法,其特征在于,包括:
提供一安装单元,所述安装单元包括基板和芯片,所述基板设有多个第一焊盘,所述芯片包括相背的第一面和第二面,所述芯片的第一面固定在所述基板上,所述第二面设有多个第二焊盘;
提供键合排线,所述键合排线包括间隔设置的多个连接线,所述多个连接线与所述多个第一焊盘一一对应;
将每个所述连接线的第一端固定连接所述第一焊盘;
将所述连接线的第二端固定连接所述第二焊盘。
14.根据权利要求13所述的制作方法,其特征在于,所述第一端设有第一导电块,所述第二端设有第二导电块,
所述将每个所述连接线的第一端固定连接所述第一焊盘包括:
采用压头将所述第一端压合在所述基板上,并使所述第一导电块与所述第一焊盘固定连接;
所述将所述连接线的第二端固定连接所述第二焊盘包括:
采用压头将所述第二端压合在所述芯片上,并使所述第二导电块与所述第二焊盘固定连接。
15.根据权利要求14所述的制作方法,其特征在于,所述第一端与所述第二端的压合条件为超声波或温度为170℃-210℃。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Application Number | Priority Date | Filing Date | Title |
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---|---|
CN112530929A true CN112530929A (zh) | 2021-03-19 |
Family
ID=75001300
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---|---|---|---|
CN202011501070.7A Pending CN112530929A (zh) | 2020-12-18 | 2020-12-18 | 电子组件及其制作方法、摄像头和电子装置 |
Country Status (1)
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