CN112510061A - 磁阻式记忆体元件 - Google Patents

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CN112510061A
CN112510061A CN202010350814.3A CN202010350814A CN112510061A CN 112510061 A CN112510061 A CN 112510061A CN 202010350814 A CN202010350814 A CN 202010350814A CN 112510061 A CN112510061 A CN 112510061A
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mtj
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dielectric
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罗宗祐
邹亚叡
刘致为
林劭昱
鍾良佐
王智麟
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种磁阻式记忆体元件包括多根底部导线、多根顶部导线、第一记忆体单元、及第二记忆体单元。顶部导线位于底部导线上方。第一记忆体单元位于底部导线与顶部导线之间并包括第一磁穿隧接面堆叠。第二记忆体单元邻近于第一记忆体单元并位于底部导线与顶部导线之间。第二记忆体单元包括第二磁穿隧接面堆叠，且第二磁穿隧接面堆叠的顶表面高于第一磁穿隧接面堆叠的顶表面。

Description

磁阻式记忆体元件
技术领域
本揭露是关于一种磁阻式记忆体元件。
背景技术
在半导体集成电路(integrated circuit；IC)产业中，IC材料及设计的技术进步已经产生了数代IC，其中每一代都具有比上一代更小及更复杂的电路。在IC进化的过程中，由于最小特征大小或几何大小(亦即，使用制造制程可制造的最小部件(或线路))不断减小，功能密度(亦即，单位晶片面积的互连元件的数目)一般增加。此种按比例缩小亦增加了处理及制造IC的复杂性。
发明内容
本揭露的实施例为一种磁阻式记忆体元件包括多根底部导线、多根顶部导线、第一记忆体单元、及第二记忆体单元。顶部导线位于底部导线上方。第一记忆体单元位于底部导线与顶部导线之间并包括第一磁穿隧接面堆叠。第二记忆体单元邻近于第一记忆体单元并位于底部导线与顶部导线之间。第二记忆体单元包括第二磁穿隧接面堆叠，且第二磁穿隧接面堆叠的顶表面高于第一磁穿隧接面堆叠的顶表面。
附图说明
当结合附图阅读时，根据以下详细描述可更好地理解本揭示案的态样。应注意，根据工业标准实践，各种特征未按比例绘制。事实上，为论述清楚，各特征的尺寸可任意地增加或缩小。
图1A及图1B为根据本揭示案于各种实施例中的态样的用于制造记忆体元件的方法的流程图；
图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、及图14A根据本揭示案的一些实施例分别图示各阶段半导体元件的俯视图；
图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B及图14B分别图示沿图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A及图14A中所示线B-B截取的横截面视图；
图15A为图3B中第一磁穿隧接面结构的放大横截面视图；
图15B为图4B中第一磁穿隧接面堆叠的放大横截面视图；
图16为根据本揭示案的各种实施例的图14A及图14B中记忆体元件的透视图；
图17A及图17B为根据本揭示案于各种实施例中的态样的用于制造记忆体元件的方法的流程图；
图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A、图29A、图30A及图31A根据本揭示案的一些实施例分别图示各阶段半导体元件的俯视图；
图18B、图19B、图20B、图21B、图22B、图23B、图24B、图25B、图26B、图27B、图28B、图29B、图30B、及图31B分别图示沿图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A、图29A、图30A及图31A中所示线B-B截取的横截面视图；
图32为根据本揭示案的各种实施例的图31A及图31B中记忆体元件的透视图；
图33为根据本揭示案的各种实施例的记忆体元件的俯视图；
图34为根据本揭示案的各种实施例的图33的面积P的透视图；
图35为根据本揭示案的各种实施例的记忆体元件的俯视图；
图36为根据本揭示案的各种实施例的记忆体元件的俯视图。
【符号说明】
110:晶圆
120:底部导线
130:第一磁穿隧接面堆叠
130':第一磁穿隧接面结构
130t:顶表面
132:晶种层
132':晶种层
134:扎层
134':扎层
136:间隔物层
136':间隔物层
138:基准层
138':基准层
142:隧道阻障层
142':隧道阻障层
144:自由层
144':自由层
150:第一介电结构
151:第一开口
152:第一封装层
154:第一介电层
156:第二介电层
160:第一通孔
162:阻障层
164:填充材料
170:第二磁穿隧接面结构
170':第二磁穿隧接面结构
170t:顶表面
180:第二介电结构
181:第二开口
182:第二封装层
183:沟槽
184:第三介电层
190:第二通孔
192:阻障层
194:填充材料
195:顶部导线
197:阻障层
199:填充材料
205:第一介电层
207:第一开口
210:第一通孔
212:阻障层
214:填充材料
220:第一介电结构
221:第二开口
222:第一封装层
223:沟槽
224:第二介电层
230:第二通孔
240:中间导线
242:阻障层
244:填充材料
250:第三介电层
251:第三开口
260:第三通孔
262:阻障层
264:填充材料
270:介电结构
271:第四开口
272:第二封装层
273:沟槽
274:第四介电层
276:第五介电层
280:第四通孔
282:阻障层
284:填充材料
290:顶部导线
292:阻障层
294:填充材料
310:晶圆
320:底部导线
330:第一磁穿隧接面堆叠
330t:顶表面
334:通孔
340:第二磁穿隧接面堆叠
340t:顶表面
342:通孔
344:通孔
350:第三磁穿隧接面堆叠
350t:顶表面
352:通孔
354:通孔
360:顶部导线
410:晶圆
420:记忆体结构
430:逻辑元件
510:晶圆
515:布局面积
520:记忆体结构
P:阱
S:间隔物膜
S':间隔物膜
S12:操作
S14:操作
S16:操作
S18:操作
S20:操作
S22:操作
S24:操作
S26:操作
S28:操作
S30:操作
S40:操作
S42:操作
S44:操作
S46:操作
S48:操作
S50:操作
S52:操作
S54:操作
S56:操作
S58:操作
S60:操作
C1:记忆体单元
C2:记忆体单元
C3:记忆体单元
C4:记忆体单元
C1':记忆体单元
C2':记忆体单元
C3':记忆体单元
C4':记忆体单元
D1:距离
D2:距离
E1:延伸方向
F1:底部自由层
F1':底部自由层
F2:顶部自由层
F2':顶部自由层
L1:连接线
L2:连接线
M1:遮罩层
M2:遮罩层
M3:遮罩层
M4:遮罩层
M5:遮罩层
M6:遮罩层
M7:遮罩层
M8:遮罩层
M9:遮罩层
M10:方法
M40:方法
具体实施方式
以下揭示内容提供许多不同实施例或实例，以便实施所提供标的的不同特征。下文描述部件及布置的特定实例以简化本揭示内容。当然，此等实例仅为实例且不意欲为限制性。举例而言，在随后描述中在第二特征上方或在第二特征上第一特征的形成可包括第一及第二特征形成为直接接触的实施例，以及亦可包括额外特征可形成在第一及第二特征之间，使得第一及第二特征可不直接接触的实施例。另外，本揭示案在各实例中可重复元件符号及/或字母。此重复为出于简单清楚的目的，并且本身不指示所论述各实施例及/或配置之间的关系。
另外，空间相对术语，诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者，在此为便于描述可用于描述诸图中所图示一个元件或特征与另一(些)元件或(多个)特征的关系。除图形中描绘的定向外，空间相对术语意图是包含元件在使用或操作中的不同定向。设备可为不同定向(旋转90度或在其他的定向)及可因此同样地解释在此使用的空间相对的描述词。
如本文使用，“左右”、“约”、“近似”或“大致上”一般应指给定数值或范围的20％内、或10％内或5％内。本文给定的数量为近似的，意谓除非明确指明，否则可推断出术语“左右”、“约”、“近似”或“大致上”。
本揭示案的实施例是关于整合记忆体制造，且更特定言之是关于通过形成具有不同层级磁穿隧接面(magnetic tunnel junction；MTJ)的记忆体阵列的磁阻式记忆体形成。由于不同层级磁穿隧接面，可形成高密度的整合记忆体元件。此外，可节省后段制程(back-end-of-line；BEOL)的面积。记忆体元件可用于自旋传递扭矩(spin-transfer torque；STT)MRAM或其他适当记忆体中。
图1A及图1B为根据本揭示案于各种实施例中的态样的用于制造记忆体元件的方法M10的流程图。方法M10的各种操作结合图2A至图14B论述，其中图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、及图14A根据本揭示案的一些实施例分别图示各阶段半导体元件的俯视图，以及图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B及图14B分别图示沿图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A及图14A中所示线B-B截取的横截面视图。贯穿各种视图及说明性实施例，相同元件符号用以指定相同元件。
在图1A中方法M10的操作S12中，提供晶圆110，如图2A及图2B所示。在一些实施例中，晶圆110是基板。在一些其他实施例中，晶圆110包括基板及位于该基板上方的逻辑电路。基板可为硅基板。替代地，基板可包括另一元素半导体，诸如锗；包括碳化硅的化合物半导体；包括硅锗的合金半导体；或其组合。在一些实施例中，基板为绝缘体上半导体(semiconductor on insulator；SOI)基板。基板可包括掺杂区域，诸如P阱及N阱。在一些实施例中，晶圆110为工件，包括基板及形成在该基板中及上方且附接至该基板的各种特征。在一些实施例中，逻辑电路包括通过晶体管制造制程形成的晶体管且可为平面晶体管，诸如多晶硅栅极晶体管或高介电常数金属栅极晶体管，或多栅极晶体管，诸如鳍式场效晶体管。
在图1A中方法M10的操作S14中，在晶圆110上方形成多根底部导线120，如图2A及图2B所示。在一些实施例中，底部导线120由铜或铜合金形成。在一些其他实施例中，底部导线120可由诸如以下各者的导电材料形成：钴、铝、钨、碳、Ru、Ra、TaN或其他适当材料。在又一些其他实施例中，底部导线120可为双层结构(例如，TaN层及形成于TaN层上的TiN层)。在一些实施例中，可先在晶圆110上形成毯式导电层，接着将毯式导电层图案化成多根底部导线120。在图2A中，底部导线120沿X方向延伸。在一些实施例中，底部导线120的厚度在约0.1nm至约1000nm的范围内，且底部导电120的宽度在约0.1nm至约1000nm的范围内，例如约30nm。
于图1A中方法M10的操作S16中，在底部导线120上方形成多个第一磁穿隧接面堆叠130，如图3A、图3B、图4A及图4B所示。参照图3A、图3B及图15A，其中图15A为图3B中第一磁穿隧接面结构130'的放大横截面视图。晶种层132'可形成于底部导线120及晶圆110上。晶种层132'可由诸如金属或金属合金材料等各种导电材料形成。例如，晶种层132'可由铂(Pt)、钌(Ru)、铜(Cu)、钨(W)、铝(Al)、钛(Ti)、钽(Ta)、或其他适当导电材料或其多层组合形成。晶种层132'可通过一种适当技术沉积，诸如物理气相沉积(physical vapordeposition；PVD)、电镀、或其他适当制程。在一些实施例中，晶种层132'的厚度在约0.1nm至约1000nm的范围内。
接着在晶种层132'上形成扎层134'。扎层134'(亦称为合成的反铁磁性(synthetic anti-ferromagnetic；SAF)层)的目的为经由反铁磁性耦接固定或扎住基准层138'的磁化方向。在一些实施例中，扎层134包括铁磁性材料层，因此亦称为固定铁磁性层。铁磁性材料可形成永磁体及/或展现与磁体的较强相互作用。在一些实施例中，扎层134包括钴基膜，例如钴铁硼(CoFeB)膜。扎层134可替代地包括其他材料，诸如CoFeTa、NiFe、Co、CoFe、CoPt、CoPd、FePt，或Ni、Co及Fe的合金。例如，CoFeB膜可通过PVD，或者其他适当制程形成。
扎层134'可替代地包括具有三层结构的SAF层。在一些实施例中，扎层134'包括第一扎层(或底部扎层)及第二扎层(或顶部扎层)，其间由间隔物层插入。第一扎层及第二扎层可包括铁磁性材料。在一个实例中，第一及/或第二扎层中的铁磁性材料包括CoFeB膜。铁磁性材料层可替代地包括其他材料，诸如CoFeTa、NiFe、Co、CoFe、CoPt、CoPd、FePt、或Ni、Co及Fe的合金。
扎层134'可替代地包括缓冲层、铁磁性层、底部扎层、顶部扎层，及位于底部铁磁性层与顶部铁磁性层之间的间隔物膜。缓冲层可包括Ta、Ru、或其他适当材料，且铁磁性层可包括Co。底部扎层及顶部扎层皆为多层。特定地，底部扎层包括两个或更多个铁磁性膜。特定而言，底部扎层包括交替布置的第一铁磁性材料的第一膜与第二铁磁性材料的第二膜。在一些实施例中，存在N层第一膜及N层第二膜，且N为1至约100。在一些实例中，底部扎层F1'中第一铁磁性材料及第二铁磁性材料包括Co、Pt、Ni、Fe或其他适当材料。例如，第一铁磁性材料可为Co及第二铁磁性材料可为Pt。
此外，顶部扎层包括两个或更多个铁磁性膜。特定而言，顶部扎层包括交替布置的第三铁磁性材料的第三膜与第四铁磁性材料的第四膜。在一些实施例中，存在M层第三膜及M层第二膜，且M为1至约100。在一些实施例中，N大于M。在一些实例中，顶部扎层中第三铁磁性材料及第四铁磁性材料包括Co、Pt、Ni、Fe或其他适当材料。例如，第三铁磁性材料可为Co及第四铁磁性材料可为Pt。
间隔物膜设置于底部扎层与顶部扎层之间。在一些实施例中，间隔物膜包括钌(Ru)。替代地，间隔物膜可以包括其他适当材料，诸如Ir、Ti、Ta、Cu、或Ag。间隔物膜可通过PVD制程或另一适当制程形成。
接着在扎层134'上形成间隔物层136'。间隔物层136'可由诸如金属或金属合金材料的各种导电材料形成。例如，间隔物层136'可由钽(Ta)、钼(Mo)、钨(W)、或其他适当导电材料或其分层组合形成。间隔物层136'可通过适当技术沉积，诸如物理气相沉积(PVD)、镀敷、或其他适当制程。在一些实施例中，间隔物层136'的厚度在约0.1nm至约1000nm的范围内。
在间隔物层136'上形成基准层138'。基准层138'为(单一)铁磁性层。基准层138'可包括Co、Fe、Ni、Mn、B、及/或其合金，包括例如NiFe、NiFe、CoFe、Y3Fe5O12、CoFeB、或其化合物，包括其他铁磁性材料。基准层138'可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、电子化学沉积、分子处理等制程及/或其他制程形成。基准层138'于图15A中图示为单层；然而，基准层138'可为合成的。在一些实施例中，基准层138'的厚度在约0.1nm至约1000nm的范围内。
隧道阻障层142'形成于基准层138'上。隧道阻障层142'足够薄以允许电子经由其穿隧。隧道阻障层142'具有非磁性组合物且可由可用作电绝缘体的任何适当材料形成。在一些实施例中，隧道阻障层142'包括MgO。在一些替代实施例中，隧道阻障层142'包括铝。可包括在隧道阻障层142'中的其他介电质材料的实例包括Al、Mg、Si、Hf、Sr或Ti的氧化物或氮化物，诸如SiOx、SiNx、SiOxNy、AlOx、TOx、TiOx、AlNx、及/或其组合。隧道阻障层142'可通过诸如化学气相沉积(CVD)、电浆增强化学气相沉积(PECVD)、物理气相沉积(PVD)、电子化学沉积、分子处理、氧化等制程及/或其他适当制程形成。在一些实施例中，隧道阻障层142'的厚度在约0.1nm至约1000nm的范围内。隧道阻障层142'可独立地将基准层138'与自由层144'电气隔离，或结合插置于基准层138'及自由层144'的其他层。
接着，在隧道阻障层142'上形成自由层144'。自由层144'包括底部自由层F1'、顶部自由层F2'、及介于底部自由层F1'与顶部自由层F2'之间的间隔物膜S'。在一些实例中，底部自由层F1'包括Co、Pt、Ni、Fe或其他适当材料。例如，底部自由层F1'可为CoFeB。底部自由层F1'的厚度可在约0.1nm至约1000nm的范围内。此外，顶部自由层F2'包括Co、Pt、Ni、Fe或其他适当材料。例如，顶部自由层F2'可为CoFeB。顶部自由层F2'的厚度可在约0.1nm至约1000nm的范围内。
间隔物膜设置于底部自由层F1'与顶部自由层F2'之间。于一些实施例中，间隔物膜S'包括钽(Ta)。替代地，间隔物膜S'可包括其他适当材料，诸如Ir、Ti、Ru、Cu、或Ag。于一些实例中，间隔物膜S'的厚度可在约0.1nm至约1000nm的范围内。间隔物膜S'可通过PVD制程或另一适当制程形成。
随后，在第一磁穿隧接面结构130'上方形成经图案化的遮罩层M1。在一些实施例中，可通过使用旋涂或其他适当技术而在第一磁穿隧接面结构130'上方形成遮罩材料，且将遮罩材料图案化成经图案化的遮罩层M1。在一些实施例中，经图案化的遮罩层M1可为光阻剂、硬遮罩层、SiNx层、或其组合。经图案化的遮罩层的厚度可在0.1nm至约1000nm的范围内。
参照图4A、图4B及图15B，其中图15B为图4B中第一磁穿隧接面堆叠130的放大横截面视图。将图3A及图3B的第一磁穿隧接面结构130'图案化以使用经图案化的遮罩层M1(见图3A及图3B)作为遮罩来形成第一磁穿隧接面堆叠130。第一磁穿隧接面堆叠130中的每一者均包括晶种层132、扎层134、间隔物层136、基准层138、隧道阻障层142、及自由层144，且自由层144包括底部自由层F1、顶部自由层F2、及介于底层F1与顶部自由层F2之间的间隔物膜S。以自由层144的磁化状态储存记忆体信息。自由层144与基准层138之间的相对磁化方向决定第一磁穿隧接面堆叠130的电阻。在一些实施例中，基准层138及自由层144可具有可相对于第一磁穿隧接面堆叠130的顶表面皆处于平面中或平面外的磁化取向。图4A及图4B中的图案化制程可通过使用蚀刻制程来执行，诸如反应性离子蚀刻(reactive ionetching；RIE)、离子束蚀刻(ion beam etching；IBE)、湿式蚀刻、或其组合。在图案化制程之后，通过使用剥离、灰化、或蚀刻制程(诸如反应性离子蚀刻(RIE)、离子束蚀刻(IBE)、湿式蚀刻或其组合)来移除经图案化的遮罩层M1。
在图4A中，第一磁穿隧接面堆叠130分别形成于底部导线120上。(相邻)第一磁穿隧接面堆叠130既不在X方向上对准也不在Y方向对准。例如，(相邻)第一磁穿隧接面堆叠170沿对角线布置。在一些实施例中，(相邻)第一磁穿隧接面堆叠130的连接线L1与底部导线120的延伸方向E1形成大于约0度且小于约90度(亦即，锐角)的角度θ1。换言之，连接线L1与延伸方向E1既不平行也不彼此垂直。在一些实施例中，角度θ1为约40度至约50度，诸如，约45度，且本揭示案并不受限于此方面。此外，相邻第一磁穿隧接面堆叠130之间形成距离D1。在一些实施例中，距离D1取决于微影蚀刻限制，其在一些实施例中可大于约10nm。在一些实施例中，第一磁穿隧接面堆叠130的半径可在约0.1nm至约1000nm的范围内，例如约25nm。第一磁穿隧接面堆叠130的俯视图可为圆形、椭圆形、矩形、正方形或其他具有或不具有圆角的适当形状。
在图1A中方法M10的操作S18中，在第一磁穿隧接面堆叠130上方形成第一介电结构150，如图5A、图5B、图6A及图6B所示。参看图5A及图5B。第一封装层152形成在第一磁穿隧接面堆叠130与底部导线120上方，从而内衬于第一磁穿隧接面堆叠130的上表面及侧壁。在一些实施例中，第一封装层152可通过适当沉积技术形成且可共形地形成。此外，第一封装层152可例如由氮化硅、碳化硅、或其组合形成。第一封装层152的厚度可在约0.1nm至约1000nm的范围内。
接着，在第一封装层152上方形成第一介电层154并且该第一介电层154覆盖第一磁穿隧接面堆叠130。第一介电层154可包括例如氧化硅、氮化硅、低介电常数氧化硅(诸如多孔氧化硅层)、其他适当介电质材料、其组合、或类似者。第一介电层154的厚度可在约0.1nm至约1000nm的范围内。
参看图6A及图6B。对第一介电层154及第一封装层152执行平坦化制程直到暴露第一磁穿隧接面堆叠130的顶表面为止。例如，平坦化制程为CMP制程。
接着，在第一封装层152、第一介电层154上方形成第二介电层156，并且该第二介电层156覆盖第一磁穿隧接面堆叠130。第二介电层156可包括例如氧化硅、氮化硅、低介电常数氧化硅(诸如多孔氧化硅层)、其他适当介电质材料、其组合、或类似者。第二介电层156的厚度可在约0.1nm至约1000nm的范围内。第一介电层156、第一介电层154、及第一封装层152统称为第一介电结构150。
在图1A中方法M10的操作S20中，在第一介电结构150中形成多个第一通孔160，如图7A、图7B、图8A、图8B所示。参看图7A及图7B。更详言之，在第一介电结构150上方形成另一经图案化的遮罩层M2，且该经图案化的遮罩层M2暴露第一介电结构150的部分。在一些实施例中，遮罩材料可通过使用旋涂或其他适当技术而形成于第一介电结构150上方，且将遮罩材料图案化成经图案化的遮罩层M2。在一些实施例中，经经图案化的遮罩层M2可为光阻剂、硬遮罩层、SiNx层、或其组合。经图案化的遮罩层M2的厚度可在约0.1nm至约1000nm的范围内。
接着，在第一介电结构150中形成多个第一开口151。使用经图案化的遮罩层M2作为遮罩，将第一介电结构150的第二介电层156、第一介电层154及第一封装层152图案化(蚀刻)以在第二介电层156、第一介电层154及第一封装层152中形成第一开口151。第一开口151分别暴露底部导线120的部分。
参看图8A及图8B。通过使用剥离、灰化、或蚀刻制程(诸如反应性离子蚀刻(RIE)、离子束蚀刻(IBE)、湿式蚀刻或其组合)来移除经图案化的遮罩层M2(见图7A及图7B)。接着，在第一开口151中共形地形成阻障层162。阻障层162可改善底部导线120与其上形成的材料(诸如填充材料164)之间的粘附性，或防止金属从通孔扩散进入第一介电结构150中。阻障层162可包括金属氮化物材料。例如，阻障层162包括Ta、TaN、或其他适当材料。在一些实施例中，阻障层162包括单层或多层。对于多层配置，各层包括彼此不同的金属氮化物的组合物。阻障层162的厚度可在约0.1nm至约1000nm的范围内。
填充材料164分别形成于第一开口151中及阻障层162上方。将填充材料164电气地连接至底部导线120。在一些实施例中，在第一介电结构150上及第一开口151中连续地形成毯式阻障层及填充层，且通过执行CMP制程而移除填充层及毯式阻障层的多余部分以形成填充材料164及阻障层162。填充材料164可由Ti、TiN、或其他适当材料组成。填充材料164及阻障层162称为第一通孔160。
在图1A中方法M10的操作S22中，在第一介电结构150上并分别在各第一通孔160上形成多个第二磁穿隧接面堆叠170，如图9A、图9B、图10A及图10B所示。参看图9A及图9B。第二磁穿隧接面结构170'形成于第一介电结构150上方，使得第二磁穿隧接面结构170'覆盖第一通孔160。第二磁穿隧接面结构170'可与图3A及图3B中的第一磁穿隧接面结构130'具有相同或类似的结构。在一些实施例中，第二磁穿隧接面结构170'具有图15A所示的结构。换言之，第二磁穿隧接面结构170'包括晶种层、扎层、间隔物层、基准层、隧道阻障层、及自由层，且自由层包括底部自由层、顶部自由层、及介于底层与顶部自由层之间的间隔物膜。
接着，在第二磁穿隧接面结构170'上方形成另一经图案化的遮罩层M3。在一些实施例中，可通过使用旋涂或其他适当技术而在第二磁穿隧接面结构170'上方形成遮罩材料，且将遮罩材料图案化成经图案化的遮罩层M3。在一些实施例中，经图案化的遮罩层M3可为光阻剂、硬遮罩层、SiNx层、或其组合。经图案化的遮罩层M3的厚度可在约0.1nm至约1000nm的范围内。
参看图10A及图10B。将图9A及图9B的第二磁穿隧接面结构170'图案化以使用经图案化的遮罩层M3(见图9A及图9B)作为遮罩来形成第二磁穿隧接面堆叠170。各第二磁穿隧接面堆叠170的结构如图15B所示，即第二磁穿隧接面堆叠170包括晶种层、扎层、间隔物层、基准层、隧道阻障层、及自由层，且自由层包括底部自由层、顶部自由层、及介于底层与顶部自由层之间的间隔物膜。图10A及图10B中的图案化制程可通过使用蚀刻制程来执行，诸如反应性离子蚀刻(RIE)、离子束蚀刻(IBE)、湿式蚀刻、或其组合。在图案化制程之后，通过使用剥离、灰化、或蚀刻制程(诸如反应性离子蚀刻(RIE)、离子束蚀刻(IBE)、湿式蚀刻或其组合)来移除经图案化的遮罩层M3。
在图10A中，第二磁穿隧接面堆叠170分别形成于第一通孔160上。在一些实施例中，第一通孔160的半径小于第二磁穿隧接面堆叠170的半径。例如，第一通孔160的半径可在约0.1nm至约1000nm的范围内，例如约12.5nm。(相邻)第二磁穿隧接面堆叠170既不在X方向上对准也不在Y方向上对准。例如，(相邻)第二磁穿隧接面堆叠170沿对角线布置。在一些实施例中，(相邻)第二磁穿隧接面堆叠170的连接线L2与底部导线120的延伸方向E1形成大于约0度且小于约90度(亦即，锐角)的角度θ2。换言之，连接线L2与延伸方向E1既不平行也不彼此垂直。在一些实施例中，角度θ2为约40度至约50度，例如约45度，且本揭示案并不受限于此方面。此外，距离D2形成于相邻第二磁穿隧接面堆叠170之间。在一些实施例中，距离D2取决于微影蚀刻限制，其在一些实施例中可大于约10nm。第二磁穿隧接面堆叠170的俯视图可为圆形、椭圆形、矩形、正方形或其他具有或不具有圆角的适当形状。
在图10A中，第一磁穿隧接面堆叠130中一者及第二磁穿隧接面堆叠170中一者电气地连接至同一条底部导线120，且第一磁穿隧接面堆叠130及第二磁穿隧接面堆叠170处于不同层级。在图10B中，第二磁穿隧接面堆叠170高于第一磁穿隧接面堆叠130。由于第一磁穿隧接面堆叠130及第二磁穿隧接面堆叠170处于不同层级，此等两种磁穿隧接面堆叠130及170之间的横向间距S1可减小，而第一磁穿隧接面堆叠130与第二磁穿隧接面堆叠170很好地保持分隔。类似地，第一磁穿隧接面堆叠130中另一者及第二磁穿隧接面堆叠170中另一者电气地连接至底部导线120中另一者，且此两个磁穿隧接面堆叠130及170具有减小的横向间距S2。并且，可利用此配置来减小图10A中所示的横向间距S3及S4。换言之，两个相邻磁穿隧接面堆叠之间的距离并不取决于横向间距S1、S2、S3、及/或S4。相反地，两种相邻磁穿隧接面堆叠之间的距离取决于距离D1(见图4A)及/或D2(见图10A)。在一些实施例中，横向间距S1、S2、S3、及/或S4较距离D1及/或D2短。第一磁穿隧接面堆叠130及第二磁穿隧接面堆叠170可在俯视图中彼此重叠(亦即，间距S1、S2、S3、及/或S4可为负的)，只要距离D1及/或D2为正的(或大于微影蚀刻限制)即可。
在图1A中方法M10的操作S24中，在第二磁穿隧接面堆叠170及第一介电结构150上方形成第二介电结构180，如图11A及图11B所示。第二封装层182形成于第二磁穿隧接面堆叠170及第一介电结构150上方，从而内衬于第二磁穿隧接面堆叠170的上表面及侧壁。在一些实施例中，第二封装层182可通过适当沉积技术形成且可共形地形成。此外，第二封装层182可例如由氮化硅、碳化硅、或其组合形成。第二封装层182的厚度可在约0.1nm至约1000nm的范围内。
接着，在第二封装层182上方形成第三介电层184。第三介电层184可包括例如氧化硅、氮化硅、低介电常数氧化硅(诸如多孔氧化硅层)、其他适当介电质材料、其组合、或类似者。第三介电层184的厚度可在约0.1nm至约1000nm的范围内。第二封装层182及第三介电层184统称为第二介电结构180。
在图1B中方法M10的操作S26中，在第二介电结构180及第一介电结构150上方形成多个第二开口181，如图12A及图12B所示。更特定言之，另一经图案化的遮罩层M4形成于第二介电结构180上方。在一些实施例中，遮罩材料可通过使用旋涂或其他适当技术而形成于第二介电结构180上方，且将遮罩材料图案化成经图案化的遮罩层M4。在一些实施例中，经图案化的遮罩层M4可为光阻剂、硬遮罩层、SiNx层、或其组合。经图案化的遮罩层M4的厚度可在约0.1nm至约1000nm的范围内。
接着，在第二介电结构180及第一介电结构150中形成多个第二开口181。使用经图案化的遮罩层M4作为遮罩，将第二介电结构180及第一介电结构150图案化以在第二介电结构180及第一介电结构150中形成第二开口181。第二开口181分别暴露第一磁穿隧接面堆叠130的部分。
在图1B中方法M10的操作S28中，在第二介电结构180中形成多个沟槽183，如图13A及图13B所示。更特定言之，通过使用剥离、灰化、或蚀刻制程(诸如反应性离子蚀刻(RIE)、离子束蚀刻(IBE)、湿式蚀刻或其组合)来移除经图案化的遮罩层M4(见图12A及图12B)。接着，在第二介电结构180上方形成另一经图案化的遮罩层M5。在一些实施例中，可通过使用旋涂或其他适当技术在第二介电结构180上方形成遮罩材料，且将遮罩材料图案化成经图案化的遮罩层M5。在一些实施例中，经图案化的遮罩层M5可为光阻剂、硬遮罩层、SiNx层、或其组合。经图案化的遮罩层M5的厚度可在约0.1nm至约1000nm的范围内。
接着，在第二介电结构180中形成多个沟槽183。使用经图案化的遮罩层M5作为遮罩，将第二介电结构180图案化(蚀刻)以在第二介电结构180中形成沟槽183。沟槽183暴露第二磁穿隧接面堆叠170及第一磁穿隧接面堆叠130。
于图1B中方法M10的操作S30中，在第二开口181中形成多个第二通孔190且在沟槽183中形成多根顶部导线195，如图14A及图14B所示。通过使用剥离、灰化、或蚀刻制程(诸如反应性离子蚀刻(RIE)、离子束蚀刻(IBE)、湿式蚀刻或其组合)来移除经图案化的遮罩层M5(见图13A及图13B)。接着，在第二开口181及沟槽183中共形地形成阻障层192及阻障层197。阻障层192及阻障层197可提高磁穿隧接面堆叠(亦即，第一磁穿隧接面堆叠130及/或第二磁穿隧接面堆叠170)与其上材料(诸如填充材料194及199)的粘附性，或防止金属从通孔/内衬扩散进入第一介电结构150及第二介电结构180。阻障层192及197可包括金属氮化物材料。例如，阻障层192及197包括Ta、TaN、或其他适当材料。在一些实施例中，阻障层192及197包括单层或多层。对于多层配置，各层包括彼此不同的金属氮化物的组合物。阻障层192及阻障层197的厚度可在约0.1nm至约1000nm的范围内。
填充材料194及填充材料199分别形成在第二开口181及沟槽183中。填充材料194及填充材料199电气地连接至第一磁穿隧接面堆叠130及第二磁穿隧接面堆叠170。在一些实施例中，在第二介电结构180上及第二开口181及沟槽183中连续地形成毯式阻障层及填充层，且通过执行CMP制程而移除填充层及毯式阻障层的多余部分以形成填充材料194及填充材料199及阻障层192及阻障层197。填充材料194及填充材料199可由Ti、TiN、或其他适当材料组成。填充材料194及阻障层192称为第二通孔190，且填充材料199及阻障层197称为顶部导线195。在一些实施例中，第二通孔190的半径小于第一磁穿隧接面堆叠130的半径。例如，第二通孔190的半径可在约0.1nm至约1000nm的范围内，例如约12.5nm。
在图14A中，顶部导线195沿Y方向延伸，并且顶部导线195中的一条电气地连接至一个第一磁穿隧接面堆叠130及一个第二磁穿隧接面堆叠170，其中此等第一磁穿隧接面堆叠130及第二磁穿隧接面堆叠170沿Y方向布置。
图16为根据本揭示案的各种实施例的图14A及图14B中记忆体元件的透视图。为清晰起见，在图16中省略介电质材料(诸如图14B中第一介电结构150及第二介电结构180)。并且，为清晰起见，通孔中阻障层及或导线并未在图16图示。记忆体元件包括多根底部导线120、多个第一磁穿隧接面堆叠130、多个第二磁穿隧接面堆叠170、及多根顶部导线195。底部导线120设置于晶圆110上方。第一磁穿隧接面堆叠130分别设置于底部导线120上方。在一些实施例中，第一磁穿隧接面堆叠130分别接触底部导线120。第二磁穿隧接面堆叠170与第一磁穿隧接面堆叠130处于不同层级，并分别经由第一通孔160而电气地连接至底部导线120。例如，第二磁穿隧接面堆叠170的顶表面170t高于第一磁穿隧接面堆叠130的顶表面130b(见图14B)。顶部导线195设置于第一磁穿隧接面堆叠130及第二磁穿隧接面堆叠170上方。在一些实施例中，第二磁穿隧接面堆叠170分别接触顶部导线195。第一磁穿隧接面堆叠130分别经由第二通孔190而电气地连接至顶部导线195。
第一磁穿隧接面堆叠130及第二通孔190形成记忆体单元C1，且第二磁穿隧接面堆叠170及第一通孔160形成另一记忆体单元C2。将记忆体单元C1及记忆体单元C2交替布置。例如，底部导线120沿X方向延伸，且记忆体单元C1及记忆体单元C2中的两者(连接至同一底部导线120)沿X方向布置。此外，顶部导线195沿Y方向延伸，且记忆体单元C1及记忆体单元C2中的两者(连接至同一顶部导线195)沿X方向布置。记忆体单元C1及记忆体单元C2两者彼此相邻，但其磁穿隧接面堆叠处于不同层级。例如，在图16中，第二磁穿隧接面堆叠170处于比第一磁穿隧接面堆叠130高的高度。第二磁穿隧接面堆叠170的顶表面170t高于第一磁穿隧接面堆叠130的顶表面130b(见图14B)。在此配置下，记忆体单元C1靠近记忆体单元C2(例如，在俯视图中第一磁穿隧接面堆叠130与第二磁穿隧接面堆叠170可彼此重叠)，且记忆体元件的布局面积可减小。
在图14B及图16中，第一磁穿隧接面堆叠130及第二磁穿隧接面堆叠170皆设置于相邻导线(亦即，底部导线120及顶部导线195)之间。记忆体单元C1及记忆体单元C2具有大致上相同的高度。换言之，第一磁穿隧接面堆叠130及第二通孔190的总高度可与第二磁穿隧接面堆叠170及第一通孔160的总高度大致上相同。
图17A及图17B为根据本揭示案于各种实施例中的态样的用于制造记忆体元件的方法M40的流程图。方法M40的各种操作结合图18A至图31B论述，其中图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A、图29A、图30A及图31A分别图示根据本揭示案的一些实施例的各阶段处半导体元件的俯视图，及图18B、图19B、图20B、图21B、图22B、图23B、图24B、图25B、图26B、图27B、图28B、图29B、图30B及图31B图示沿图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A、图29A、图30A及图31A中所示线B-B截取的横截面视图。贯穿各种视图及说明性实施例，相同元件符号用以指定相同元件。本揭示案可重复图2A至图14B中使用的元件符号及/或字母。此重复为出于简单清楚的目的，并且本身不指示所论述各实施例及/或配置之间的关系。于下列实施例中，前述结构及材料细节在下文不再重复，且仅供应另外信息以执行图18A至图31B至半导体元件。
在图17A中方法M40的操作S42中，提供晶圆110，如图18A及图18B所示。在图17A中方法M40的操作S44中，在晶圆110上方形成多根底部导线120，如图18A及图18B所示。
在图17A中方法M40的操作S46中，在底部导线120上方形成多个第一通孔210形成，如图19A及图19B所示。更特定言之，在晶圆110上方形成第一介电层205，并且该第一介电层205覆盖底部导线120。第一介电层205可与图5B的第一介电层154具有相同或类似的材料。接着，在第一介电层205中形成多个第一开口207。第一开口207分别暴露底部导线120。由于第一开口207的形成与图7A及图7B中第一开口151的形成类似，故在此不再赘述。
随后，在第一开口207中分别形成第一通孔210。在一些实施例中，第一通孔210中每一者包括阻障层212及阻障层212上方的填充材料214。由于第一通孔210的形成及其材料与图8A及图8B中第一通孔160类似，故在此不再赘述。
在图17A中方法M40的操作S48中，在第一通孔210上方形成多个第一磁穿隧接面堆叠130，如图20A及图20B所示。例如，可在第一介电层205上方形成磁穿隧接面结构(例如，图15A～15B中磁穿隧接面结构)，并且该磁穿隧接面结构覆盖第一通孔210。接着在磁穿隧接面结构上方形成经图案化的遮罩层，并且该经图案化的遮罩层暴露磁穿隧接面结构的部分。随后使用经图案化的遮罩层作为遮罩，将磁穿隧接面结构图案化以形成第一磁穿隧接面堆叠130，且移除经图案化的遮罩层。第一磁穿隧接面堆叠130分别形成于第一通孔210上方。换言之，第一磁穿隧接面堆叠130分别经由第一通孔210而电气地连接至底部导线120。
在图17A中方法M40的操作S50中，在第一磁穿隧接面堆叠130上方形成第一介电结构220，如图21A及图21B所示。第一封装层222形成于第一磁穿隧接面堆叠130及第一介电层205上方，从而内衬于第一磁穿隧接面堆叠130的上表面及侧壁。在一些实施例中，第一封装层222可通过适当沉积技术形成且可共形地形成。此外，第一封装层222可与图5B的第一封装层152具有相同或类似的材料。第一封装层222的厚度可在约0.1nm至约1000nm之间。
接着，在第一封装层222上方形成第二介电层224。第二介电层224可与图5B的第二介电层224具有相同或类似的材料。第二介电层224的厚度可在约0.1nm至约1000nm的范围内。第一封装层222及第二介电层224统称为第一介电结构220。
在图17A中方法M40的操作S52中，在第一介电结构220中形成多个第二通孔230及多根中间导线240，如图22A、图22B、图23A、图23B、图24A及图24B所示。参看图22A及图22B。形成在第一介电结构220上方另一经图案化的遮罩层M6。经图案化的遮罩层M6可与图3A及图3B中经图案化的遮罩层M1具有相同或类似的材料。经图案化的遮罩层M6的厚度可在约0.1nm至约1000nm的范围内。
接着，在第一介电层205及第一介电结构220中形成多个第二开口221。使用经图案化的遮罩层M6作为遮罩，将第一介电结构220及第一介电层205图案化(蚀刻)以在第一介电结构220及第一介电层205中形成第二开口221。第二开口221分别暴露底部导线120的部分。
参看图23A及图23B。通过使用剥离、灰化、或蚀刻制程(诸如反应性离子蚀刻(RIE)、离子束蚀刻(IBE)、湿式蚀刻或其组合)来移除经图案化的遮罩层M6(见图22A及图22B)。接着，在第一介电结构220上方形成另一经图案化的遮罩层M7。经图案化的遮罩层M7可与图3A及图3B中经图案化的遮罩层M1具有相同或类似的材料。经图案化的遮罩层M7的厚度可在约0.1nm至约1000nm的范围内。
接着，在第一介电结构220中形成多个沟槽223。使用经图案化的遮罩层M7作为遮罩，将第一介电结构220图案化(蚀刻)以在第一介电结构220中形成沟槽223。沟槽223暴露第一磁穿隧接面堆叠130。
参看图24A及图24B。通过使用剥离、灰化、或蚀刻制程(诸如反应性离子蚀刻(RIE)、离子束蚀刻(IBE)、湿式蚀刻或其组合)来移除经图案化的遮罩层M7(见图23A及图23B)。接着，在第二开口221及沟槽223中共形地形成阻障层232及阻障层242。阻障层232及阻障层242可提高第一磁穿隧接面堆叠130或底部导线120与其上材料(诸如填充材料234及填充材料244)的粘附性，或防止金属从通孔/内衬扩散进入第一介电结构220及第一介电结构205。阻障层232及阻障层242可与图8B的阻障层162具有相同或类似的材料。阻障层232及阻障层242的厚度可介于约0.1nm至约1000nm。
填充材料234及填充材料244分别形成于第二开口221及沟槽223中(见图23B)。填充材料234及填充材料244电气地连接至第一磁穿隧接面堆叠130及底部导线120。阻障层232及阻障层242的形成以及填充材料234及填充材料244与图14B中阻障层192及阻障层197的形成以及填充材料194及填充材料199类似或相同。填充材料234及填充材料244与图14B的填充材料194及填充材料199可具有相同或类似材料。填充材料234及阻障层232称为第二通孔230，且填充材料244及阻障层242称为中间导线240。
在图24A中，底部导线120及中间导线240沿不同方向延伸。例如，底部导线120沿X方向延伸，且第二导线沿Y方向延伸。第一磁穿隧接面堆叠130可与图4A中第一磁穿隧接面堆叠130具有类似的布置。因此，在此不再重复此描述。
在图17A中方法M40的操作S54中，在中间导线240上方形成多个第三通孔260，如图25A及图25B所示。更特定言之，在第一介电结构220上方形成第三介电层250，并且该第三介电层250覆盖中间导线240。第三介电层250可与图5B的第一介电层154具有相同或类似的材料。接着，在第一介电层205中形成多个第三开口251。第三开口251分别暴露中间导线240。由于第三开口251的形成与图7A及图7B中第一开口151的形成类似，故在此不再赘述。
随后，在第三开口251中分别形成第三通孔260。在一些实施例中，第三通孔260中每一者包括阻障层262及阻障层262上方的填充材料264。由于第三通孔260的形成及其材料与图8A及图8B中第一通孔160类似，故在此不再赘述。
在图17B中方法M40的操作S56中，在第三通孔260上方形成多个第二磁穿隧接面堆叠170，如图26A及图26B所示。例如，磁穿隧接面结构(例如，图15A中磁穿隧接面结构)可形成于第三介电层250上方并覆盖第三通孔260。接着在磁穿隧接面结构上方形成经图案化的遮罩层并且该经图案化的遮罩层暴露磁穿隧接面结构的部分。随后使用经图案化的遮罩层作为遮罩，将磁穿隧接面结构图案化以形成第二磁穿隧接面堆叠170，且移除经图案化的遮罩层。在第三通孔260上方分别形成第二磁穿隧接面堆叠170。换言之，第二磁穿隧接面堆叠170分别经由第三通孔260而电气地连接至中间导线240。在图26A中，第一磁穿隧接面堆叠130及第二磁穿隧接面堆叠170可与图10A中第一磁穿隧接面堆叠130及第二磁穿隧接面堆叠170具有类似的布置。因此，在此不再重复此描述。
在图17B中方法M40的操作S58中，在第二磁穿隧接面堆叠170上方形成多个介电结构270，如图27A、图27B、图28A及图28B所示。参看图27A及图27B。第二封装层272形成于第二磁穿隧接面堆叠170及中间导线240上方，从而内衬于第二磁穿隧接面堆叠170的上表面及侧壁。在一些实施例中，第二封装层272可通过适当沉积技术形成且可共形地形成。此外，第二封装层272可与图5B的第二封装层152具有相同或类似的材料。第二封装层272的厚度可在约0.1nm至约1000nm的范围内。
接着，在第二封装层272上方形成第四介电层274，并且该第四介电层274覆盖第二磁穿隧接面堆叠170。第四介电层274可与图5B的第一介电层154具有相同或类似的材料。第四介电层274的厚度可在约0.1nm至约1000nm的范围内。
参看图28A及图28B。对第四介电层274及第二封装层272执行平坦化制程直到暴露第二磁穿隧接面堆叠170的顶表面为止。例如，平坦化制程为CMP制程。
接着，在第二封装层272及第四介电层274上方形成第五介电层276，并且该第五介电层276覆盖第二磁穿隧接面堆叠170。第五介电层276可与图5B的第一介电层154具有相同或类似的材料。第五介电层276的厚度可在约0.1nm至约1000nm的范围内。第五介电层276、第四介电层274、及第二封装层272统称为第二介电结构270。
在图17B中方法M40的操作S60中，在第二介电结构270中形成多个第四通孔280及多根顶部导线290，如图29A、图29B、图30A、图30B、图31A及图31B所示。参看图29A及图29B。在第二介电结构270上方形成另一经图案化的遮罩层M8。经图案化的遮罩层M8可与图3A及图3B中经图案化的遮罩层M1具有相同或类似的材料。经图案化的遮罩层M8的厚度可在约0.1nm至约1000nm的范围内。
接着，在第二介电结构270中形成多个第四开口271。使用经图案化的遮罩层M8作为遮罩，将第二介电结构270图案化(蚀刻)以在第二介电结构270中形成第四开口271。第四开口271分别暴露中间导线240的部分。
参看图30A及图30B。通过使用剥离、灰化、或蚀刻制程(诸如反应性离子蚀刻(RIE)、离子束蚀刻(IBE)、湿式蚀刻或其组合)来移除经图案化的遮罩层M8(见图29A及图29B)。接着，在第二介电结构270上方形成另一经图案化的遮罩层M9。经图案化的遮罩层M9可与图3A及图3B中经图案化的遮罩层M1具有相同或类似的材料。经图案化的遮罩层M9的厚度可在约0.1nm至约1000nm的范围内。
接着，在第二介电结构270中形成多个沟槽273。使用经图案化的遮罩层M9作为遮罩，将第二介电结构270图案化(蚀刻)以在第二介电结构270中形成沟槽273。沟槽273暴露第二磁穿隧接面堆叠170。
参看图31A及图31B。通过使用剥离、灰化、或蚀刻制程(诸如反应性离子蚀刻(RIE)、离子束蚀刻(IBE)、湿式蚀刻或其组合)来移除经图案化的遮罩层M9(见图31A)。接着，在第四开口271及沟槽273中共形地形成阻障层282及阻障层292。阻障层282及阻障层292可提高第二磁穿隧接面堆叠170或中间导线240与其上材料(诸如填充材料284及填充材料294)的粘附性，或防止金属从通孔/内衬扩散进入第二介电结构270。阻障层282及阻障层292可与图8B的阻障层162具有相同或类似的材料。阻障层282及阻障层292的厚度可在约0.1nm至约1000nm的范围内。
填充材料284及填充材料294分别形成在第四开口271及沟槽273中(见图30A及图30B)。填充材料284及填充材料294电气地连接至第二磁穿隧接面堆叠170及中间导线240。阻障层282及阻障层292的形成以及填充材料284及填充材料294与图14B中阻障层192及阻障层197的形成以及填充材料194及填充材料199类似或相同。填充材料284及填充材料294可与图14B的填充材料194及填充材料199具有相同或类似的材料。填充材料284及阻障层282称为第四通孔280，且填充材料294及阻障层292称为顶部导线290。
在图31A中，顶部导线290及中间导线240沿不同方向延伸。例如，顶部导线290沿X方向延伸，且第二导线沿Y方向延伸。在一些实施例中，顶部导线290及底部导线120沿相同方向(亦即，此情况中X方向)延伸。此外，顶部导线195中一条电气地连接至一个第一磁穿隧接面堆叠130及一个第二磁穿隧接面堆叠170，其中此等第一磁穿隧接面堆叠130及第二磁穿隧接面堆叠170沿Y方向布置。
图32为根据本揭示案的各种实施例的图31A及图31B中记忆体元件的透视图。为清晰起见，图32中省略介电质材料(诸如图31B中第一介电层205、第一介电结构220、第三介电层250、及第二介电结构270)。并且，为清晰起见，通孔中阻障层及或导线并未于图32中图示。记忆体元件包括多根底部导线120、多个第一磁穿隧接面堆叠130、多根中间导线240、多个第二磁穿隧接面堆叠170、及多根顶部导线290。底部导线120设置于晶圆110上方。第一磁穿隧接面堆叠130分别设置于底部导线120上方。在一些实施例中，第一磁穿隧接面堆叠130分别经由第一通孔210而电气地连接至底部导线120。中间导线240设置于第一磁穿隧接面堆叠130上方。在一些实施例中，第一磁穿隧接面堆叠130分别接触中间导线240。第二磁穿隧接面堆叠170与第一磁穿隧接面堆叠130处于不同层级，并设置于中间导线240上方。第二磁穿隧接面堆叠170的顶表面170t高于第一磁穿隧接面堆叠130的顶表面130b(见图31B)。第二磁穿隧接面堆叠170分别经由第三通孔260而电气地连接至第二导线120。顶部导线290设置于第一磁穿隧接面堆叠130及第二磁穿隧接面堆叠170上方。在一些实施例中，第二磁穿隧接面堆叠170分别接触顶部导线290。在一些实施例中，第二通孔230形成于底部导线120与中间导线240之间以互连第二磁穿隧接面堆叠170及底部导线120。在一些实施例中，第四通孔280形成于顶部导线290与中间导线240之间以互连第一磁穿隧接面堆叠130及顶部导线290。
第一磁穿隧接面堆叠130、第一通孔210、及第四通孔280形成记忆体单元C3，且第二磁穿隧接面堆叠170、第二通孔230、及第三通孔260形成另一记忆体单元C4。将记忆体单元C3及记忆体单元C4交替布置。记忆体单元C3及记忆体单元C4两者彼此相邻，但其磁穿隧接面堆叠处于不同高度。例如，在图32中，第二磁穿隧接面堆叠170所处层级高于第一磁穿隧接面堆叠130。更特定言之，第一磁穿隧接面堆叠130位于底部导线120与中间导线240之间，且第二磁穿隧接面堆叠170位于中间导线240与顶部导线290之间。在此配置下，记忆体单元C3靠近记忆体单元C4(例如，在俯视图中第一磁穿隧接面堆叠130与第二磁穿隧接面堆叠170可彼此重叠)，且记忆体元件的布局面积可减小。
图33为根据本揭示案的各种实施例的记忆体元件的俯视图，及图34为根据本揭示案的各种实施例的图33的面积P的透视图。为清晰起见，图34中顶部导线360并未在图33中图示。记忆体元件包括多根底部导线320、多个第一磁穿隧接面堆叠330、多个第二磁穿隧接面堆叠340、多个第三磁穿隧接面堆叠350、及多根顶部导线360。
底部导线320设置于晶圆310上方，晶圆310可与图2A及图2B的晶圆110相同或类似。第一磁穿隧接面堆叠330、第二磁穿隧接面堆叠340、及第三磁穿隧接面堆叠350设置于底部导线320上方。第一磁穿隧接面堆叠330、第二磁穿隧接面堆叠340、及第三磁穿隧接面堆叠350处于不同层级。例如，第三磁穿隧接面堆叠350的顶表面350t高于第二磁穿隧接面堆叠340的顶表面340t，且第二磁穿隧接面堆叠340的顶表面340t高于第一磁穿隧接面堆叠330的顶表面330t。在一些实施例中，第一磁穿隧接面堆叠330可接触底部导线120，如图34所示。在一些其它实施例中，第一磁穿隧接面堆叠330经由通孔而电气地连接至底部导线120。第一磁穿隧接面堆叠330可经由通孔334而电气地连接至顶部导线360。第二磁穿隧接面堆叠340高于第一磁穿隧接面堆叠330。在一些实施例中，第二磁穿隧接面堆叠340经由通孔342而电气地连接至底部导线320并经由通孔344而电气地连接至顶部导线360。第三磁穿隧接面堆叠350高于第一磁穿隧接面堆叠330及第二磁穿隧接面堆叠340。在一些实施例中，第三磁穿隧接面堆叠350经由通孔352而电气地连接至底部导线320并经由通孔354而电气地连接至顶部导线360。在一些实施例中，底部导线320及顶部导线360并不平行。底部导线320及顶部导线360沿不同方向延伸。在底部导线320与顶部导线360的延伸方向之间形成一角度，且此角度可在约50度至约70度的范围内，例如约60度。
第一磁穿隧接面堆叠330及通孔334形成记忆体单元C1'，第二磁穿隧接面堆叠340及通孔342及通孔344形成记忆体单元C2'，且第三磁穿隧接面堆叠350及通孔352及通孔354形成记忆体单元C3'。将记忆体单元C1'、记忆体单元C2'、及记忆体单元C3'交替布置，且其等在俯视图中形成蜂窝状形状(见图33)。记忆体单元的密度取决于同一层级上两个磁穿隧接面堆叠间的距离。例如，于图33中，第一磁穿隧接面堆叠330间的距离为距离d1，第二磁穿隧接面堆叠340间的距离为距离d2，且第三堆叠350间的距离为距离d3。由于距离d1、距离d2、及距离d3很小(只要大于微影蚀刻极限)，在俯视图中第一磁穿隧接面堆叠330、第二磁穿隧接面堆叠340、及第三磁穿隧接面堆叠350可彼此重叠。此外，记忆体单元C1'、记忆体单元C2'、及记忆体单元C3'具有大致上相同的高度。换言之，第一磁穿隧接面堆叠330及通孔334的总高度、第二磁穿隧接面堆叠340及通孔342及通孔344的总高度，及第三磁穿隧接面堆叠350及通孔352及通孔354的总高度可大致上相同。
底部导线320可与图14B中底部导线120具有相同或类似的材料。顶部导线360可与图14B中顶部导线195具有相同或类似的材料。第一磁穿隧接面堆叠330、第二磁穿隧接面堆叠340、及第三磁穿隧接面堆叠350可与图14B中第一磁穿隧接面堆叠130及/或第二磁穿隧接面堆叠170具有相同或类似的材料。
图16及图32中磁穿隧接面堆叠处于两个层级处，且图34中磁穿隧接面堆叠处于三个层级处。然而，在一些其他实施例中，磁穿隧接面堆叠可分布在N层级中，其中N大于3。此外，一些磁穿隧接面堆叠可位于n条导线与n+1导线之间，且一些其他磁穿隧接面堆叠可位于m条导线与m+1导线之间，其中n等于m或不等于m。
图35为根据本揭示案的各种实施例的记忆体元件的俯视图。记忆体元件包括晶圆410、记忆体结构420、及逻辑元件430。晶圆410可为基板，且记忆体结构420及逻辑元件430设置在晶圆410上方。记忆体结构420包括多个记忆体单元C1、多个记忆体单元C2(见图16)、多个记忆体单元C3、多个记忆体单元C4(见图32)、多个记忆体单元C1'、多个记忆体单元C2'、多个记忆体单元C3'(见图34)、或其组合。逻辑元件430电气地连接至记忆体结构420以在记忆体结构420中操作记忆体单元。各种逻辑电路系统(诸如列及行解码器及/或感测放大器)可包括在逻辑元件430中。逻辑元件430可进一步包括其他逻辑元件，诸如计数器、时钟电路、处理电路、及或输入/输出电路系统(诸如缓冲器及驱动器)。在此情况下，记忆体结构420的记忆体单元为独立记忆体。
图36为根据本揭示案的各种实施例的记忆体元件的俯视图。记忆体元件包括晶圆510及晶圆510上方的记忆体结构520。晶圆510包括多个(存取)晶体管及晶体管上方的金属间介电(inter-metal dielectric；IMD)层。在一些实施例中，晶体管可为平面MOSFET、BJT、FinFET、或全卷绕栅极FET(GAAFET)。金属间介电层将晶体管及记忆体单元在记忆体结构520中互连起来。因而，记忆体单元称为嵌入式记忆体且记忆体元件具有一个晶体管-一个磁穿隧接面配置。在一些其他实施例中，记忆体结构520位于金属间介电层中。一些层级的金属间介电层经配置以互连记忆体单元及晶体管，且一些其他层级的金属间介电层经配置以形成记忆体单元。记忆体单元可形成于金属间介电层的任意层级中。记忆体结构420包括多个记忆体单元C1、多个记忆体单元C2(见图16)、多个记忆体单元C3、多个记忆体单元C4(见图32)、多个记忆体单元C1'、多个记忆体单元C2'、多记忆体单元C3'(见图34)、或其组合。因此，记忆体结构420的布局面积小于晶体管的布局面积515。因而，晶体管上方的面积M的部分对于待形成的其他电路或元件为有效的。
基于上文论述，可见本揭示案提供优势。然而，应理解，其他实施例可以提供额外的优点，并且并非所有优点都必须在本文中论述，并且并非所有实施例都需要特别的优点。一个优点为相邻记忆体单元的磁穿隧接面堆叠处于不同层级(或垂直交错)，使得记忆体单元可彼此靠近，且可减小记忆体单元的布局面积。另一优点为磁穿隧接面堆叠可形成于金属间介电层的不同层级中。因而，设计记忆体的位置具有更多灵活性。
根据一些实施例，磁阻式记忆体元件包括多根底部导线、多根顶部导线、第一记忆体单元、及第二记忆体单元。顶部导线位于底部导线上方。第一记忆体单元位于底部导线与顶部导线之间并包括第一磁穿隧接面堆叠。第二记忆体单元邻近于第一记忆体单元并位于底部导线与顶部导线之间。第二记忆体单元包括第二磁穿隧接面堆叠，且第二磁穿隧接面堆叠的顶表面高于第一磁穿隧接面堆叠的顶表面。
在一些实施例中，进一步包括一介电层，介电层位于底部导线与顶部导线之间，其中第一磁穿隧接面堆叠位于介电层以下且第二磁穿隧接面堆叠位于介电层上方。
在一些实施例中，其中第一记忆体单元与第二记忆体单元具有大致上相同的高度。
在一些实施例中，其中底部导线以第一方向延伸，且第一记忆体单元及第二记忆体单元沿着第一方向布置。
在一些实施例中，进一步包括第三记忆体单元，该第三记忆体单元邻近于第二记忆体单元且位于底部导线与顶部导线之间，其中第三记忆体单元包括第三磁穿隧接面堆叠，且该第二磁穿隧接面堆叠的顶表面高于第三磁穿隧接面堆叠的顶表面。
在一些实施例中，其中第一记忆体单元及第二记忆体单元沿着第一方向布置，且第二记忆体单元及第三记忆体单元以不同于第一方向的第二方向布置。
在一些实施例中，其中从一俯视图观察，第一记忆体单元与第二记忆体单元之间的横向距离比第一记忆体单元与第三记忆体单元之间的横向距离短。
在一些实施例中，进一步包括第三记忆体单元，第三记忆体单元邻近于第二记忆体单元且位于底部导线与顶部导线之间，其中第三记忆体单元包括第三磁穿隧接面堆叠，且第三磁穿隧接面堆叠的顶表面高于第二磁穿隧接面堆叠的顶表面。
在一些实施例中，其中第一记忆体单元进一步包括第一通孔，第一通孔位于第一磁穿隧接面堆叠与顶部导线之间，且第二记忆体单元进一步包括第二通孔，第二通孔位于第二磁穿隧接面堆叠与底部导线之间。
在一些实施例中，进一步包括多根中间导线，中间导线位于底部导线与顶部导线之间，其中第一磁穿隧接面堆叠位于底部导线与中间导线之间，且第二磁穿隧接面堆叠位于中间导线与顶部导线之间。
在一些实施例中，其中第一记忆体单元进一步包括第一通孔，位于第一磁穿隧接面堆叠与底部导线之间，以及第二通孔，位于等顶部导线与中间导线之间。
在一些实施例中，其中第二记忆体单元进一步包括第三通孔，位于第二磁穿隧接面堆叠与中间导线之间，以及第四通孔，位于中间导线与底间导线之间。
根据一些实施例，一种制造磁阻式记忆体元件的方法包括在晶圆上方形成底部导线。第一磁穿隧接面堆叠形成在一条底部导线上方并电气地连接至一条底部导线。介电层形成在第一磁穿隧接面堆叠上方。第二磁穿隧接面堆叠位于介电层上方并电气地连接至一条底部导线。顶部导线形成在第二磁穿隧接面堆叠上方并电气地连接至第一磁穿隧接面堆叠及第二磁穿隧接面堆叠。
在一些实施例中，进一步包括邻近于第一磁穿隧接面堆叠形成第一通孔，且第一通孔形成于第二磁穿隧接面堆叠与底部导线之间。
在一些实施例中，其中在形成第一磁穿隧接面堆叠之后且在形成第二磁穿隧接面堆叠之前形成第一通孔。
在一些实施例中，进一步包括邻近于第二磁穿隧接面堆叠形成第二通孔，且第二通孔形成于第一磁穿隧接面堆叠与顶部导线之间。
在一些实施例中，其中在形成第二磁穿隧接面堆叠之后形成第二通孔。
在一些实施例中，其中第二通孔与顶部导线一起形成。
根据一些实施例，一种制造磁阻式记忆体元件的方法包括于晶圆上方形成底部导线。第一磁穿隧接面堆叠形成在底部导线上方。中间导线形成在第一磁穿隧接面堆叠上方。第二磁穿隧接面堆叠形成在中间导线上方。顶部导线形成在第二磁穿隧接面堆叠上方。
在一些实施例中，进一步包括在中间导线上及第一磁穿隧接面堆叠正上方形成一通孔，其中通孔与第二磁穿隧接面堆叠分隔。
上文概述若干实施例的特征或实例，使得熟悉此项技术者可更好地理解本揭示案的态样。熟悉此项技术者应了解，可轻易使用本揭示案作为设计或修改其他制程及结构的基础，以便实施本文所介绍的实施例或实例的相同目的及/或实现相同优势。熟悉此项技术者亦应认识到，此类等效结构并未脱离本揭示案的精神及范畴，且可在不脱离本揭示案的精神及范畴的情况下产生本文的各种变化、替代及更改。

Claims (1)

1.一种磁阻式记忆体元件，其特征在于，包括：
多根底部导线；
多根顶部导线，位于所述多根顶部导线上方；
一第一记忆体单元，位于所述多根底部导线与所述多根顶部导线之间并包括一第一磁穿隧接面堆叠；以及
一第二记忆体单元，邻近于该第一记忆体单元并位于所述多根底部导线与所述多根顶部导线之间，其中该第二记忆体单元包括一第二磁穿隧接面堆叠，且该第二磁穿隧接面堆叠的一顶表面高于该第一磁穿隧接面堆叠的一顶表面。
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