CN112447722B - 半导体元件及其制备方法 - Google Patents

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Abstract

一种半导体元件及其制备方法，该半导体元件具有一基底，该基底具有一上表面；多个第一位元线接触点以及多个第二位元线接触点，所述多个第一位元线接触点是接触该基底的上表面，所述多个第二位元线接触点是接触该基底的上表面，所述多个第一位元线接触点与所述多个第二位元线接触点位于沿一第一方向的不同水平面；一气隙，设置在该第一位元线接触点与该第二位元线接触点之间；多个第一位元线，分别地对应设置在所述多个第一位元线接触点上；以及多个第二位元线，分别地对应设置在所述多个第一位元线接触点上。所述多个第二位元线接触点的顶表面与所述多个第一位元线的顶表面设置在沿一第二方向的不同水平面，该第二方向大致地垂直于该第一方向。

Description

半导体元件及其制备方法
技术领域
本公开主张2019/09/05申请的美国正式申请案第16/561,280号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
背景技术
半导体元件是使用在不同的电子应用，例如个人电脑、手机、数码相机，或其他电子设备。半导体元件的尺寸是逐渐地变小，以符合计算能力所逐渐增加的需求。然而，在尺寸变小的工艺期间，是增加不同的问题，且影响到最终电子特性、品质以及良率。因此，仍然持续着在达到改善品质、良率以及可靠度方面的挑战。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开的一实施例提供一种半导体元件，包括：一基底，具有一上表面；多个第一位元线接触点以及多个第二位元线接触点，所述多个第一位元线接触点是接触该基底的该上表面，所述多个第二位元线接触点是接触该基底的该上表面，其中所述多个第一位元线接触点以及所述多个第二位元线接触点是沿一第一方向而位于不同水平面；多个第一位元线，分别地对应设置在所述多个第一位元线接触点上；多个第二位元线，分别地对应设置在所述多个第一位元线接触点上；以及其中所述多个第二位元线接触点的顶表面与所述多个第一位元线的顶表面是沿一第二方向而位于不同水平面，该第二方向是大致地垂直该第一方向。
在本公开的一些实施例中，该半导体元件还包括一气隙，该气隙是(airgap)设置在该第一位元线接触点与该第二位元线之间。
在本公开的一些实施例中，该半导体元件还包括一氮化物间隙子(nitridespacer)，该氮化物间隙子设置在该第一位元线接触点与该气隙之间。
在本公开的一些实施例中，该气隙具有一间隙子形状。
在本公开的一些实施例中，该第二位元线接触点具有一上宽度以及一下宽度，该下宽度小于该上宽度。
在本公开的一些实施例中，所述多个第一位元线是相互分开且相互平行设置。
在本公开的一些实施例中，所述多个第二位元线是设置在相邻两个第一位元线之间。
在本公开的一些实施例中，该第二位元线具有一上宽度以及一下宽度，该下宽度小于该上宽度。
在本公开的一些实施例中，该第二位元线接触点具有一上宽度以及一下宽度，该下宽度小于该上宽度，且该第二位元线的该下宽度小于该第二位元线接触点的该上宽度。
在本公开的一些实施例中，所述多个第二位元线的底表面是位于一垂直水平面，该垂直水平面是高于所述多个第一位元线的顶表面。
本公开的另一实施例提供一种半导体元件的制备方法。该制备方法包括：提供一基底，该基底具有一上表面；形成多个第一位元线接触点，所述多个第一位元线接触点是接触该基底的该上表面；形成多个第一位元线，所述多个第一位元线是分别地对应位于所述多个第一位元线接触点上；形成多个第二位元线接触点，所述多个第二位元线接触点是接触该基底的该上表面，其中所述多个第一位元线接触点与所述多个第二位元线接触点沿着一第一方向而位于不同水平面；以及形成多个第二位元线，所述多个第二位元线是分别的对应位于所述多个第一位元线接触点上；其中所述多个第二位元线接触点的顶表面与所述多个第一位元线的顶表面是沿一第二方向而位于不同水平面，该第二方向是大致地垂直该第一方向。
在本公开的一些实施例中，该半导体元件的制备方法还包括：在该第一位元线接触点与该第二位元线之间形成一气隙。
在本公开的一些实施例中，该半导体元件的制备方法还包括：形成一开口以暴露一主动区的一中心部位；在该开口中形成一第一间隙子，并形成一第二间隙子以覆盖该第一间隙子；以及移除该第一间隙子。
在本公开的一些实施例中，该半导体元件的制备方法还包括：在该第二位元线接触点与该气隙之间形成一氮化物间隙子。
在本公开的一些实施例中，该气隙具有一间隙子形状。
在本公开的一些实施例中，在形成该第二间隙子之后，该开口具有一上宽度以及一下宽度，该下宽度小于该上宽度。
在本公开的一些实施例中，该第二位元线接触点具有一上宽度以及一下宽度，该下宽度小于该上宽度。
在本公开的一些实施例中，所述多个第二位元线的底表面是位于一垂直水平面，该垂直水平面是高于所述多个第一位元线的顶表面。
在本公开的一些实施例中，所述多个第一位元线是相互分开且相互平行设置。
在本公开的一些实施例中，所述多个第二位元线是设置在相邻两个第一位元线之间。
由于本公开的半导体元件的设计，所以相较于现有技术，是可延伸所述多个第一位元线的其中之一以及其相邻的所述多个第二位元线的其中之一之间的距离；因此是可减轻由源于相邻位元线的寄生电容(parasitic capacitance)所产生的电阻-电容延迟(resistive-capacitive delay)。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得优选了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
图1为依据本公开一实施例中一种半导体元件的制备方法的流程示意图。
图2为依据本公开一实施例中制备半导体流程的某部分的剖视示意图。
图3为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。
图4到图6为依据本公开图3中制备半导体流程的某部分的剖视示意图。
图7为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。
图8到图10为依据本公开图7中制备半导体流程的某部分的剖视示意图。
图11为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。
图12到图14为依据本公开图11中制备半导体流程的某部分的剖视示意图。
图15为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。
图16到图18为依据本公开图15中制备半导体流程的某部分的剖视示意图。
图19为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。
图20到图22为依据本公开图19中制备半导体流程的某部分的剖视示意图。
图23为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。
图24到图26为依据本公开图23中制备半导体流程的某部分的剖视示意图。
图27为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。
图28到图30为依据本公开图27中制备半导体流程的某部分的剖视示意图。
图31为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。
图32到图34为依据本公开图31中制备半导体流程的某部分的剖视示意图。
图35为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。
图36到图38为依据本公开图35中制备半导体流程的某部分的剖视示意图。
图39为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。
图40到图42为依据本公开图39中制备半导体流程的某部分的剖视示意图。
图43为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。
图44到图46为依据本公开图43中制备半导体流程的某部分的剖视示意图。
图47为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。
图48到图50为依据本公开图47中制备半导体流程的某部分的剖视示意图。
图51为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。
图52到图54为依据本公开图51中制备半导体流程的某部分的剖视示意图。
图55为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。
图56到图58为依据本公开图55中制备半导体流程的某部分的剖视示意图。
图59为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。
图60到图62为依据本公开图59中制备半导体流程的某部分的剖视示意图。
图63为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。
图64到图66为依据本公开图63中制备半导体流程的某部分的剖视示意图。
图67为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。
图68到图70为依据本公开图67中制备半导体流程的某部分的剖视示意图。
图71为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。
图72到图74为依据本公开图71中制备半导体流程的某部分的剖视示意图。
图75为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。
图76到图78为依据本公开图75中制备半导体流程的某部分的剖视示意图。
图79为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。
图80到图82为依据本公开图79中制备半导体流程的某部分的剖视示意图。
图83为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。
图84到图86为依据本公开图83中制备半导体流程的某部分的剖视示意图。
图87为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。
图88到图90依据本公开图87中制备半导体流程的某部分的剖视示意图。
图91为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。
图92到图93为依据本公开图91中制备半导体流程的某部分的剖视示意图。
附图标记说明：
101：基底
101-1：上表面
103：绝缘层
105：主动区
107：源极/漏极区
109：缓冲层
201：字元线
203：字元线沟槽
205：字元线隔离层
207：字元线电极
209：字元线覆盖结构
301：第一位元线接触点
303：第一位元线接触点开口
305：第一位元线
307：位元线底电极层
309：位元线顶电极层
311：遮罩图案
313：间隙子
401：第二位元线接触点
401-1：上宽度
401-2：下宽度
402-1：第一间隙子
402-2：第二间隙子
402-3：气隙
403：第二位元线接触点开口
403-1：上宽度
403-2：下宽度
405：第二位元线
405-1：上宽度
405-2：下宽度
407：第二位元线沟槽
407-1：上宽度
407-2：下宽度
501：第一隔离膜
503：第二隔离膜
505：第三隔离膜
507：第四隔离膜
601：导电栓
603：第一开口
605：绝缘单元
607：栓开口
701：电容结构
703：电容开口
705：电容底电极
707：电容隔离层
709：电容顶电极
900：区域
S11：步骤
S13：步骤
S15：步骤
S17：步骤
S19：步骤
S21：步骤
S23：步骤
S25：步骤
S27：步骤
S29：步骤
S31：步骤
S33：步骤
D1：水平距离
D2：对角距离
W：方向
X：方向
Y：方向
具体实施方式
以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
理应理解，当形成一个部件在另一个部件之上(on)、与另一个部件相连(connected to)、及/或与另一个部件耦合(coupled to)，其可能包含形成这些部件直接接触的实施例，并且也可能包含形成额外的部件介于这些部件之间，使得这些部件不会直接接触的实施例。
应当理解，尽管这里可以使用术语第一，第二，第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进部性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。
除非内容中另有所指，否则当代表定向(orientation)、布局(layout)、位置(location)、形状(shapes)、尺寸(sizes)、数量(amounts)，或其他测量(measures)时，则如在本文中所使用的例如“同样的(same)”、“相等的(equal)”、“平坦的(planar)”，或是“共面的(coplanar)”等术语(terms)并非必要意指一精确地完全相同的定向、布局、位置、形状、尺寸、数量，或其他测量，但其意指在可接受的差异内，是包含差不多完全相同的定向、布局、位置、形状、尺寸、数量，或其他测量，而举例来说，所述可接受的差异是可因为制造流程(manufacturing processes)而发生。术语“大致地(substantially)”是可被使用在本文中，以表现出此意思。举例来说，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，为精确地相同的、相等的，或是平坦的，或者是其是可为在可接受的差异内的相同的、相等的，或是平坦的，而举例来说，所述可接受的差异是可因为制造流程而发生。
在本公开中，一半导体元件通常意指可通过利用半导体特性(semiconductorcharacteristics)运行的一元件，而一光电元件(electro-optic device)、一发光显示元件(light-emitting display device)、一半导体线路(semiconductor circuit)以及一电子元件(electronic device)，是均包括在半导体元件的范围中。
需注意的是，在本公开的描述中，上方(above)(或之上(up))是对应Z方向箭头的该方向，而下方(below)(或之下(down))是对应Z方向箭头的相对方向。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。
图1为依据本公开一实施例中一种半导体元件的制备方法的流程示意图。图2为依据本公开一实施例中制备半导体流程的某部分的剖视示意图。
请参考图1及图2，在步骤S11，是提供一基底101，基底101具有一上表面101-1。举例来说，基底101可由下列材料所形成：硅、掺杂硅、硅锗(silicon germanium)、绝缘层上覆硅(silicon on insulator)、蓝宝石上硅(silicon on sapphire)、绝缘层上覆硅锗(silicon germanium on insulator)、碳化硅(silicon carbide)、锗(germanium)、砷化镓(gallium arsenide)、磷化镓(gallium phosphide)、磷砷化镓(gallium arsenidephosphide)、磷化铟(indium phosphide)、磷化铟镓(indium gallium phosphide)，其他IV-IV族、IIIV族或II-VI族半导体材料。
图3为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。图4到图6为依据本公开图3中制备半导体流程的某部分的剖视示意图。
请参考图1及图3至图6，在步骤S13，是可在基底101中形成一绝缘层103，并由绝缘层103界定出基底101的多个主动区105。可执行一光刻工艺(photolithography process)以图案化基底101，进而界定出所述多个主动区105的位置。在光刻工艺之后可执行一蚀刻工艺，以在基底101中形成多个沟槽(trenches)。在蚀刻工艺之后，是可通过一沉积工艺并使用一隔离材料充填所述多个沟槽，而该隔离材料是例如氧化硅、氮化硅、氮氧化硅、氧化氮化硅，或是氟掺杂硅(fluoride-doped silicate)。在沉积工艺之后，是可执行一平坦化工艺，例如化学机械研磨(chemical mechanical polishing)，以移除多余材料并提供一大致平坦表面，该大致平坦表面用于接下来的处理步骤以及保形地形成绝缘层103以及多个主动区105。为了简化起见，图3并未显示出绝缘层103。多个主动区105是具有条状，其从上方看下来是在一方向W延伸。多个主动区105是相互平行设置。
理应理解的是，在本公开中，氮氧化硅是表示一物质，此物质是含有硅、氮以及氧，而其中氧的一比例大于氮的比例。而氧化氮化硅是表示一物质，此物质是含有硅、氮以及氧，而其中氮的一比例大于氧的比例。
图7为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。图8到图10为依据本公开图7中制备半导体流程的某部分的剖视示意图。为了简化起见，图7中并未显示绝缘层103。
请参考图1及图7到图10，在步骤S15，多个源极/漏极区107是形成在多个主动区105中。多个源极/漏极区107是通过使用掺杂物(dopant)的一植入工艺(implantationprocess)所形成，该掺杂物是例如磷(phosphorus)、砷(arsenic)或锑(antimony)。多个源极/漏极区107是可分别具有一掺杂浓度，其范围是从1E17 atoms/cm3到1E19 atoms/cm3。
图11为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。图12到图14为依据本公开图11中制备半导体流程的某部分的剖视示意图。为了简化起见，图11中并未显示绝缘层103。
图15为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。图16到图18为依据本公开图15中制备半导体流程的某部分的剖视示意图。为了简化起见，图15中并未显示绝缘层103。
图19为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。图20到图22为依据本公开图19中制备半导体流程的某部分的剖视示意图。为了简化起见，图19中并未显示绝缘层103。
图23为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。图24到图26为依据本公开图23中制备半导体流程的某部分的剖视示意图。为了简化起见，图23中并未显示绝缘层103。
请参考图1以及图11到图26，在步骤S17，多个字元线(word lines)201是可形成在基底101中。请参考图11到图14，多个字元线沟槽203是可形成在基底101中。是可执行一光刻工艺以图案化基底101，进而界定出多个字元线沟槽203的位置。在光刻工艺之后，是可执行一蚀刻工艺，以在基底101中形成多个字元线沟槽203。多个位元线沟槽203是可在一方向Y延伸而与多个主动区105交错，而方向Y是正交地与方向W交错。在所述实施例中，每一个主动区105是可与两个字元线沟槽203交错。
请参考图15到图18，多个字元线隔离层205是可分别地对应形成以保形地覆盖多个字元线沟槽203的内表面。在所述的实施例中，举例来说，多个字元线隔离层205是可由氧化硅、氮化硅、氮氧化硅、氧化氮化硅、氟掺杂硅，或其类似物所形成。或者是，在所述的另一实施例中，举例来说，多个字元线隔离层205是可由锶钛酸钡(barium strontiumtitanate)、锆钛酸铅(lead zirconium titanate)、氧化钛(titanium oxide)、氧化铝(aluminum oxide)、氧化铪(hafnium oxide)、氧化钇(yttrium oxide)、氧化锆(zirconiumoxide)或其类似物所形成。
请参考图19至图22，多个字元线电极207是可分别地对应形成在多个字元线沟槽203中的多个字元线隔离层205上。在所述的实施例中，一金属层是可通过一金属化工艺(metallization process)陈积进入在多个字元线沟槽203中，而该金属层是由导电材料所制，举例来说，例如掺杂多晶硅(polysilicon)、一金属，或一硅化金属(metal silicide)。在金属化工艺之后，是可在金属层上执行一蚀刻工艺，以在多个字元线沟槽203中留下金属层的一下部；因此，多个字元线电极207是可分别地对应形成在位于多个字元线沟槽203中的多个字元线隔离层205上。举例来说，金属层是可为铝、铜、钨、钴，或其合金。举例来说，硅化金属是可为硅化镍、硅化铂、硅化钛、硅化钼、硅化钴、硅化钽、硅化钨，或其类似物。
请参考图23到图26，多个字元线覆盖结构(capping structures)209是可分别地对应形成在多个字元线沟槽203中的多个字元线电极207上。多个字元线覆盖结构209是可分别地对应充填多个字元线沟槽203。字元线覆盖结构209的顶表面是与基底101的一顶表面的一垂直水平面，是位于相同的垂直水平面。每一字元线覆盖结构209硅可形成如一堆叠层或一单一层。举例来说，在所述的实施例中，多个字元线覆盖结构209是由多个单一层所形成，该单一层硅包括锶钛酸钡、锆钛酸铅、氧化钛、氧化铝、氧化铪、氧化钇、氧化锆或其类似物。或者是，在其他的实施例中，多个字元线覆盖结构209是由多个堆叠层所形成。每一堆叠层可包括一底层以及一顶层。所述多个底层是可分别地对应设置在多个字元线电极207上。所述多个顶层是可设置在底层上，而所述多个顶层的顶表面是与基底101的顶表面的垂直水平面位于相同的水平面。举例来说，所述多个底层是可由一高介电常数材料所制，例如锶钛酸钡、锆钛酸铅、氧化钛、氧化铝、氧化铪、氧化钇、氧化锆或其类似物。举例来说，所述多个顶层是可由一低介电常数材料所制，例如氧化硅、氮化硅、氮氧化硅、氧化氮化硅，或是氟掺杂硅。由低介电常数材料所制的所述多个顶层是可降低在基底101的顶表面的电场；因此，是可减少漏电流。多个字元线电极203、多个字元线隔离层205、多个字元线电极207以及多个字元线覆盖结构209是一起形成所述多个字元线201。
图27为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。图28到图30为依据本公开图27中制备半导体流程的某部分的剖视示意图。
请参考图1以及图27至图30，在步骤S19，一缓冲层109是可形成在基底101上。缓冲层109是可形成如一堆叠层或一单一层，其是包含氧化硅、氮化硅、氮氧化硅、氧化氮化硅、氟掺杂硅，或其类似物。为了简化起见，图27并未显示绝缘层103。
图31为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。图32到图34为依据本公开图31中制备半导体流程的某部分的剖视示意图。为了简化起见，图31并未显示绝缘层103以及缓冲层109。
图35为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。图36到图38为依据本公开图35中制备半导体流程的某部分的剖视示意图。为了简化起见，图35并未显示绝缘层103以及缓冲层109。
请参考图1以及图31至图38，在步骤S21，多个第一位元线接触点301是可形成在缓冲层109中，并接触基底101的上表面101-1。请参考图31至图34，多个第一位元线接触点开口303是可形成在缓冲层109中，并暴露基底101的上表面。从上方所视，多个第一位元线接触点开口303是可位于一些主动区105的中心部位中，并位于二相邻字元线201之间。多个第一位元线接触点开口303是可暴露位于二相邻字元线201之间的一些源极/漏极区107。是可执行一光刻工艺以图案化缓冲层109，进而界定出多个第一位元线接触点开口303的位置。在光刻工艺之后是可执行一蚀刻工艺，以在缓冲层109中以及在基底101的一上部中形成多个第一位元线接触点开口303。
请参考图35至图38，多个第一位元线接触点301是可分别地对应形成在多个第一位元线接触点开口303中。在所述的实施例中，一导电材料是可通过一金属化工艺陈积进入在多个第一位元线接触点开口303中，而该导电材料是由导电材料所制，举例来说，例如掺杂多晶硅、一金属，或一硅化金属。在金属化工艺之后，是可执行如化学机械研磨的一平坦化工艺，以移除多余材料，并提供一大致平坦表面，该大致平坦表面用于接下来的处理步骤并保形地形成多个第一位元线接触点301。多个第一位元线接触点301是可电性连接位于二相邻字元线201之间的一些源极/漏极区107的中心部位。举例来说，该金属是可为铝、铜、钨、钴或其合金。举例来说，该硅化金属是可为硅化镍、硅化铂、硅化钛、硅化钼、硅化钴、硅化钽、硅化钨，或其类似物。
图39为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。图40到图42为依据本公开图39中制备半导体流程的某部分的剖视示意图。
图43为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。图44到图46为依据本公开图43中制备半导体流程的某部分的剖视示意图。
请参考图1以及图39至图46，在步骤S23，多个第一位元线305是可分别地对应形成在多个第一位元线接触点301上方。请参考图39至图42，是可执行一系列的沉积工艺，以按序地将一位元线底电极层307、一位元线顶电极层309以及一位元线覆盖层沉积在缓冲层109以及多个第一位元线接触点301上。位元线底电极层307是可形成在缓冲层109以及多个第一位元线接触点301上。位元线顶电极层309是可形成在位元线底电极层307上。位元线覆盖层是可形成在位元线底电极层307上。举例来说，位元线底电极层307是可由多晶硅所制。举例来说，位元线顶电极层309是可由铜、镍、钴、铝或钨所制。举例来说，位元线覆盖层硅可由氧化硅或氮化硅所制。是可执行一光刻工艺以图案化位元线覆盖层，进而界定出多个第一位元线305的位置。在光刻工艺之后是可执行一蚀刻工艺，以图案化位元线覆盖层，进而形成多个遮罩图案311。多个遮罩图案311是可在一方向X延伸，从上所视，方向X是正交地与方向W交错，并正交地方向Y交错。多个遮罩图案311是可保护在多个遮罩图案311下方的位元线底电极层307以及位元线顶电极层309。为了简化起见，图39并未显示绝缘层103、缓冲层109、位元线底电极层307以及位元线顶电极层309。
请参考图43至图46，是可使用多个遮罩图案311当作遮罩，以执行如非等向性干蚀刻工艺(anisotropic dry etch process)的一蚀刻工艺。在蚀刻工艺期间，是可移除大部分的位元线底电极层307以及大部分的位元线顶电极层309，而仅可余留位于多个遮罩图案311下方的部分位元线底电极层307以及位元线顶电极层309。位元线底电极层307的多个余留部分、位元线顶电极层309的多个顶电极层309以及多个遮罩图案311是一起形成多个位元线305。多个位元线305是相互间隔且相互平行设置。从上所视，每一位元线305是在方向X延伸，方向X是正交地与方向W交错，且正交地与方向Y交错。再者，是可移除多个第一位元线接触点301在蚀刻期间暴露的部分；换言之，是可缩减多个第一位元线接触点301的宽度。因此，多个第一位元线接触点301是可分别地对应远离多个第一位元线接触点开口303的侧壁。为了简化起见，图43并未显示绝缘层103、缓冲层109、位元线底电极层307以及位元线顶电极层309。
图47为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。图48到图50为依据本公开图47中制备半导体流程的某部分的剖视示意图。为了简化起见，图47并未显示绝缘层103以及缓冲层109。
请参考图1以及图47至图50，在步骤S25，是可形成多个第二位元线接触点开口403，而从上所视，以暴露多个源极/漏极区107的中心部位。为了简化起见，图47并未显示绝缘层103、缓冲层109以及第一隔离膜501。在一些实施例中，是可通过一沉积工艺，以在缓冲层109上形成一第一隔离膜501，并包围多个位元线305。是可执行如化学机械研磨的一平坦化工艺，以提供一大致平坦表面，该大致平坦表面用于接下来的处理步骤。举例来说，第一隔离膜501是可由下列材料所制：氮化硅、氧化硅、氮氧化硅、流动氧化物(flowableoxide)、东燃硅氮烷(Tonen SilaZen)、未经掺杂硅玻璃(undoped silica glass)、硼硅玻璃(borosilica glass)、磷硅玻璃(phosphosilica glass)、硼磷硅玻璃(borophosphosilica glass)、等离子体增强四乙氧基硅烷(plasma enhanced tetraethyl orthosilicate)、硅氟玻璃(fluoride silicate glass)、碳掺杂氧化硅(carbondoped silicon oxide)、干凝胶(xerogel)、气凝胶(aerogel)、非晶氟化碳(amorphousfluorinated carbon)、有机硅玻璃(organo silicate glass)、聚对二甲苯(parylene)、双苯并环丁烯(bis-benzocyclobutenes)、聚酰亚胺(polyimide)、多孔聚合材料(porouspolymeric material)或其组合，但并不以此为限。在平坦化工艺之后，是可执行一光刻工艺以图案化第一隔离膜501，进而界定出多个第二位元线接触点401的位置。在光刻工艺之后是可执行一蚀刻工艺，以在第一隔离膜501与缓冲层109中形成多个第二位元线接触点开口403。
图51为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。图52到图54为依据本公开图51中制备半导体流程的某部分的剖视示意图。
图55为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。图56到图58为依据本公开图55中制备半导体流程的某部分的剖视示意图。
请参考图1以及图51至图58，在步骤S27，是可形成多个第二位元线接触点401，以接触基底101的上表面101-1以及一气隙402-3，而气隙402-3是位于第一位元线305与第二位元线接触点401之间，用以降低电容耦合(capacitive coupling)。请参考图51至图54，一第一间隙子402-1是形成在开口403中，然后形成一第二间隙子402-2以覆盖在开口403中的第一间隙子402-1。在一些实施例中，是可形成一第一间隙子层以覆盖第一隔离膜501的顶表面、所述多个侧壁以及开口403的一底部。接下来，是可执行如非等向性干蚀刻工艺的一蚀刻工艺，以形成多个第一间隙子402-1，所述多个第一间隙子402-1是贴附在开口403的所述多个侧壁。在一些实施例中，第一间隙子层是可由掺杂氧化物所制，例如硼硅玻璃、磷硅玻璃、硼磷硅玻璃、硅氟玻璃、碳掺杂氧化硅，或其类似物。或者是，在另一实施例中，第一间隙子层是可由一热分解聚合物(thermal decomposable polymer)或一热降解聚合物(thermal degradable polymer)所制。在一些实施例中，在形成第一间隙子402-1与第二间隙子402-2之后，开口403具有一上宽度403-1以及一下宽度403-2，下宽度403-2小于上宽度403-1。
在一些实施例中，是可形成一第二间隙子层以覆盖第一隔离膜501的顶表面、开口403的底部以及间隙子402-1的表面。接下来，可执行如非等向性干蚀刻工艺的一蚀刻工艺，以形成多个第二间隙子402-2，所述多个第二间隙子402-2是贴附在多个第一间隙子402-1的表面。在一些实施例中，举例来说，第二间隙子层是可由氮化硅所制。
请参考图55至图58，在所述的实施例中，举例来说，如掺杂多晶硅、一金属或一硅化金属的一导电材料，是可通过一金属化工艺而沉积进入多个第二位元线接触点开口403。在金属化工艺之后，是可执行如化学机械研磨的一平坦化工艺，以移除多余材料，提供一大致平坦表面，该大致平坦表面用于接下来的处理步骤，并保形地形成多个第二位元线接触点401。多个第二位元线接触点401是可电性地连接到多个源极/漏极区107的中心部位。
在一些实施例中，第二位元线接触点401具有一上宽度401-1以及一下宽度401-2，下宽度401-2小于上宽度401-1。在一些实施例中，第二间隙子402-2是设置在第二位元线接处点401与气隙402-3之间，并将的二位元线接触点401与气隙402-3隔开。在一些实施例中，是可选择地形成多个间隙子313(如图47所示)，以覆盖多个遮罩图案311的侧壁、多个位元线顶电极层309的侧壁、多个位元线底电极层307的侧壁以及多个第一位元线接触点301的侧壁。
在一些实施例中，是可移除第一间隙子402-1以形成气隙402-3。在一些实施例中，是可导入氢氟化物蒸气(vapor hydrogen fluoride)，并可蚀刻多个第一间隙子402-1。氢氟化物蒸气在由掺杂样化物所制的多个第一间隙子402-1是具有一较高蚀刻率；因此，是可移除多个第一间隙子402-1，在此同时，是可留下由氮化硅所制的第二间隙子402-2。或者是，在另一实施例中，是应用一热处理以移除由热分解聚合物或热降解聚合物所制的多个第一间隙子402-1。热处理的温度是可在约300℃到约450℃。优选者，热处理的温度可在约350℃到420℃。
举例来说，金属是可为铝、铜、钨、钴或其合金。举例来说，硅化金属是可为硅化镍、硅化铂、硅化钛、硅化钼、硅化钴、硅化钽、硅化钨，或其类似物。多个第二位元线接触点401的顶表面所处的一垂直水平面，是高于多个遮罩图案311的顶表面的一垂直水平面。为了简化起见，图55并未显示绝缘层103、缓冲层109以及第一隔离膜501。在一些实施例中，一衬垫层(liner layer)(图未示)是可形成在第二间隙子402-2与第二位元线接触点401之间。举例来说，衬垫层是可由钛、氮化钛、氮化钛硅(titanium silicon nitride)、钽、氮化钽、氮化钽硅(tantalum silicon nitride)，或其组合。
图59为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。图60到图62为依据本公开图59中制备半导体流程的某部分的剖视示意图。
图63为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。图64到图66为依据本公开图63中制备半导体流程的某部分的剖视示意图。
请参考图1以及图59至图66，在步骤S29，多个第二位元线405是可形成在第一隔离膜501上，并接触第二位元线接触点401。(为了简化起见，在图59至图60、图62至图64以及图66仅显示一第二位元线。)请参考图59至图62，是可通过一沉积工艺，将一第二隔离膜503形成在第一隔离膜501上。是可选择的执行如化学机械研磨的一平坦化工艺，以提供一大致平坦表面，用于接下来的处理步骤。举例来说，第二隔离膜503是可由下列材料所制：氮化硅、氧化硅、氮氧化硅、流动氧化物(flowable oxide)、东燃硅氮烷(Tonen SilaZen)、未经掺杂硅玻璃(undoped silica glass)、硼硅玻璃(borosilica glass)、磷硅玻璃(phosphosilica glass)、硼磷硅玻璃(borophosphosilica glass)、等离子体增强四乙氧基硅烷(plasma enhanced tetra ethyl orthosilicate)、硅氟玻璃(fluoride silicateglass)、碳掺杂氧化硅(carbon doped silicon oxide)、干凝胶(xerogel)、气凝胶(aerogel)、非晶氟化碳(amorphous fluorinated carbon)、有机硅玻璃(organo silicateglass)、聚对二甲苯(parylene)、双苯并环丁烯(bis-benzocyclobutenes)、聚酰亚胺(polyimide)、多孔聚合材料(porous polymeric material)或其组合，但并不以此为限。在平坦化工艺之后，是可执行一光刻工艺，以图案化第二隔离膜503，进而界定出多个第二位元线405的位置。在光刻工艺之后是可执行如非等向性干蚀刻工艺的一蚀刻工艺，以在第二隔离膜503中形成多个第二位元线沟槽407。而通过多个第二位元线沟槽407是可暴露多个第二位元线接触点401。每一个第二位元线沟槽407是可在方向X延伸，并从上所视，是可设置在二相邻第一位元线305之间。为了简化起见，图59并未显示绝缘层103、缓冲层109、第一隔离膜501以及第二隔离膜503。在一些实施例中，第二位元线沟槽407具有一上宽度407-1以及一下宽度407-2，下宽度407-2小于上宽度407-1，且下宽度407-2小于第二位元线接触点401的上宽度401-1。
请参考图63至图66，在所述的实施例中，如铜、镍、钴、铝或钨的一导电材料，是可通过一金属化工艺而沉积进入多个第二位元线沟槽407。在金属化工艺之后，是可执行如化学机械研磨的一平坦化工艺，以移除多余材料，提供一大致平坦表面，该大致平坦表面用于接下来的处理步骤，并保形地形成多个第二位元线405。在一些实施例中，第二位元线405具有一上宽度405-1以及一下宽度405-2，下宽度405-2小于上宽度405-1，且下宽度405-2小于第二位元线接触点401的上宽度401-1。
多个第二位元线405的底表面是可位于一垂直水平面，其是高于多个遮罩图案311的顶表面的垂直水平面。一第一位元线305与其相邻的一第二位元线405之间的一水平距离D1，小于一第一位元线305与其相邻的一第二位元线405的一对角距离D2。为了简化起见，图63并未显示绝缘层103、缓冲层109、第一隔离膜501以及第二隔离膜503。在一些实施例中，所述多个第二位元线405与所述多个第二位元线接触点401是可通过一镶嵌工艺(damascene process)而一体成型。
图67为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。图68到图70为依据本公开图67中制备半导体流程的某部分的剖视示意图。
图71为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。图72到图74为依据本公开图71中制备半导体流程的某部分的剖视示意图。
图75为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。图76到图78为依据本公开图75中制备半导体流程的某部分的剖视示意图。
图79为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。图80到图82为依据本公开图79中制备半导体流程的某部分的剖视示意图。
请参考图1以及图67至图82，在步骤S31，多个导电栓601是可形成在基底101上。请参考图67至70，在所述的实施例中，是可通过一沉积工艺将一第三隔离膜505形成在第二隔离膜503上。是可选择地执行如化学机械研磨的一平坦化工艺，以提供一大致平坦表面，用于后续的处理步骤。举例来说，第三隔离膜505是可由下列材料所制：氮化硅、氧化硅、氮氧化硅、流动氧化物、东燃硅氮烷、未经掺杂硅玻璃、硼硅玻璃、磷硅玻璃、硼磷硅玻璃、等离子体增强四乙氧基硅烷、硅氟玻璃、碳掺杂氧化硅、干凝胶、气凝胶、非晶氟化碳、有机硅玻璃、聚对二甲苯、双苯并环丁烯、聚酰亚胺、多孔聚合材料或其组合，但并不以此为限。在平坦化工艺之后，是可执行一光刻工艺，以图案化第三隔离膜505，进而界定出多个第一开口603的位置。在光刻工艺之后是可执行如非等向性干蚀刻工艺的一蚀刻工艺，以在第三隔离膜505、第二隔离膜503、第一隔离膜501以及缓冲层109中形成多个第一开口603。多个第一开口603的位置是可在多个第一位元线305与多个第二位元线405之间，并从上所视，分别地对应而重叠部分的字元线201。为了简化起见，图67并未显示绝缘层103、缓冲层109、第一隔离膜501、第二隔离膜503以及第三隔离膜505。或者是，在另一实施例中，多个第一开口603是可仅穿入第三隔离膜505、第二隔离膜503以及第一隔离膜501。
请参考图71至图74，在所述的实施例中，具有相对于第一隔离膜501、第二隔离膜503、第三隔离膜505以及缓冲层109的蚀刻选择性的一绝缘材料，是可通过一沉积工艺而沉积进入多个第一开口603。在沉积工艺之后，是可执行如化学机械研磨的一平坦化工艺，以移除多余的材料，提供一大致平坦表面，该大致平坦表面用于后续处理步骤，并保形地形成多个绝缘单元605，所述多个绝缘单元605是位于多个第一位元线305与多个第二位元线405之间，且从上所视，分别地对应重叠部分的字元线201。举例来说，绝缘材料包括硅硼碳氮化物材料(quaternary silicon boron carbon nitride material)、硅氧碳氮化物材料(quaternary silicon oxygen carbon nitride material)、硅碳氮化物材料(ternarysilicon carbon nitride material)，或氮化硅。为了简化起见，图71并未显示绝缘层103、缓冲层109、第一隔离膜501、第二隔离膜503以及第三隔离膜505。
请参考图75至图78，在所述的实施例中，是可执行一光刻工艺以图案化第三隔离膜505，进而界定出多个导电栓601的位置。在光刻工艺之后是可执行如非等向性干蚀刻制成的一蚀刻工艺，以在第三隔离膜505、第二隔离膜503、第一隔离膜501以及缓冲层109中形成多个栓开口607。相较于由绝缘材料所制的多个绝缘单元605，蚀刻工艺在第三隔离膜505、第二隔离膜503、第一隔离膜501以及缓冲层109上具有一高蚀刻率。多个栓开口607的位置是位于多个第一位元线305、多个第二位元线405以及从上所视并未与多个字元线201重叠的区域之间。多个栓开口607的位置是可分别地对应在多个绝缘单元605之间。多个源极/漏极区107的端部是可通过多个栓开口607而暴露。为了简化起见，图75并未显示绝缘层103、缓冲层109、第一隔离膜501、第二隔离膜503以及第三隔离膜505。
请参考图79至图82，在所述的实施例中，举例来说，如铜、镍、钴、铝或钨的一导电材料，是可通过一金属化工艺而沉积进入多个栓开口607。在金属化工艺之后，是可执行如化学机械研磨的一平坦化工艺，以移除多余材料，提供一大致平坦表面，该大致平坦表面用于后续处理步骤，并共形地形成多个导电栓601。多个导电栓601是可分别地对应电性连接到多个源极/漏极区107的端部。为了简化起见，图79并未显示绝缘层103、缓冲层109、第一隔离膜501、第二隔离膜503以及第三隔离膜505。
图83为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。图84到图86为依据本公开图83中制备半导体流程的某部分的剖视示意图。
图87为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。图88到图90为依据本公开图87中制备半导体流程的某部分的剖视示意图。
请参考图1以及图83至图90，在步骤S33，多个电容结构701是可形成在第三隔离膜505上。请参考图83至图86，在所述的实施例中，是可通过一沉积工艺而在第三隔离膜505上形成一第四隔离膜507。是可选择地执行如化学机械研磨的一平坦化工艺，以提供一大致平坦表面，该大致平坦表面用于后续处理步骤。举例来说，第四隔离膜507是可由下列材料所制：氮化硅、氧化硅、氮氧化硅、流动氧化物(flowable oxide)、东燃硅氮烷(TonenSilaZen)、未经掺杂硅玻璃(undoped silica glass)、硼硅玻璃(borosilica glass)、磷硅玻璃(phosphosilica glass)、硼磷硅玻璃(borophosphosilica glass)、等离子体增强四乙氧基硅烷(plasma enhanced tetra ethyl orthosilicate)、硅氟玻璃(fluoridesilicate glass)、碳掺杂氧化硅(carbon doped silicon oxide)、干凝胶(xerogel)、气凝胶(aerogel)、非晶氟化碳(amorphous fluorinated carbon)、有机硅玻璃(organosilicate glass)、聚对二甲苯(parylene)、双苯并环丁烯(bis-benzocyclobutenes)、聚酰亚胺(polyimide)、多孔聚合材料(porous polymeric material)或其组合，但并不以此为限。在平坦化工艺之后，是执行一光刻工艺以图案化第四隔离膜507，进而界定出多个电容结构701的位置。在光刻工艺之后是可执行如非等向性干蚀刻工艺的一蚀刻工艺，以在第四隔离膜507中形成多个电容开口703。从上所视，多个第一开口603的位置是可分别地对应部分地重叠多个导电栓601；换言之，从剖视来看，多个第一开口603是可分别地对应在多个导电栓601上方。为了简单起见，图83并未显示绝缘层103、缓冲层109、第一隔离膜501、第二隔离膜503、第三隔离膜505以及第四隔离膜507。
请参考图87至图90，多个电容底电极705是可分别地对应形成以保形地覆盖多个电容开口703的内表面。多个电容底电极705是可分别地对应电性连接到多个导电栓601；换言之，多个电容底电极705是可分别地对应电性连接到多个源极/漏极区107的端部。在所述的实施例中，举例来说，多个电容底电极705是可由掺杂多晶硅、硅化金属、铝、铜或钨所制。举例来说，硅化金属是可为硅化镍、硅化铂、硅化钛、硅化钼、硅化钴、硅化钽、硅化钨，或其类似物。
请参考图87至图90，一电容隔离层707是可形成在多个电容底电极705上以及形成在多个电容开口703中。电容隔离层707是可为一单一层或一多层。在所述的实施例中，电容隔离层707是可为由一高介电常数材料所制的一单一层，该高介电常数材料是例如锶钛酸钡(barium strontium titanate)、锆钛酸铅(lead zirconium titanate)、氧化钛(titanium oxide)、氧化铝(aluminum oxide)、氧化铪(hafnium oxide)、氧化钇(yttriumoxide)、氧化锆(zirconium oxide)或其类似物。或者是，在另一实施例中，电容隔离层707是可由多层所形成，其是由氧化硅、氮化硅以及氧化硅所组成。
请参考图87至图90，一电容顶电极709是可分别地对应形成在多个电容开口703中的电容隔离层707上。电容顶电极709是可充填多个电容开口703，并覆盖电容隔离层707。举例来说，电容顶电极709是可由掺杂多晶硅、铜或铝所制。多个电容底电极705、电容隔离层707以及多个电容顶电极709是一起形成多个电容结构701。为了简化起见，图87并未显示绝缘层103、缓冲层109、第一隔离膜501、第二隔离膜503、第三隔离膜505、第四隔离膜507、电容隔离层707以及电容顶电极709。
图91为依据本公开一实施例中制备半导体流程的某部分的顶视示意图。图92到图93为依据本公开图91中制备半导体流程的某部分的剖视示意图。
请参考图91至图93，半导体元件包括一基底101、一绝缘层103、多个主动区105、多个源极/漏极区107、一缓冲层109、多个字元线201、多个第一位元线接触点301、多个第一位元线305、多个间隙子313、多个第二位元线接触点401、多个第二位元线405、一第一隔离膜501、一第二隔离膜503、一第三隔离膜505、一第四隔离膜507、多个导电栓601、多个绝缘单元605以及多个电容结构701。
为了简化起见，图91并未显示绝缘层103、缓冲层109、第一隔离膜501、第二隔离膜503、第三隔离膜505、第四隔离膜507、电容隔离层707以及电容顶电极709。再者，为了清楚描绘多个主动区105、多个源极/漏极区107、多个第一位元线接触点301以及多个第二位元线接触点401的位置，因此在区域900中，并未显示多个字元线201、多个第一位元线305、多个间隙子313、多个第二位元线405、多个导电栓601、多个绝缘单元605以及多个电容结构701。
请参考图91至图93，举例来说，基底101是可由下列材料所形成：硅、掺杂硅、硅锗(silicon germanium)、绝缘层上覆硅(silicon on insulator)、蓝宝石上硅(silicon onsapphire)、绝缘层上覆硅锗(silicon germanium on insulator)、碳化硅(siliconcarbide)、锗(germanium)、砷化镓(gallium arsenide)、磷化镓(gallium phosphide)、磷砷化镓(gallium arsenide phosphide)、磷化铟(indium phosphide)、磷化铟镓(indiumgallium phosphide)，其他IV-IV族、IIIV族或II-VI族半导体材料。
请参考图91至图93，绝缘层103是可沉积在基底101中，且基底101的多个主动区105是可由绝缘层103所界定。绝缘层103是可由一隔离材料所制，例如氧化硅、氮化硅、氮氧化硅、氧化氮化硅，或氟掺杂硅(fluoride-doped silicate)。多个主动区105是可具有条状，从上所视，其是在一方向W延伸。多个主动区105是可相互平行设置。
请参考图91至图93，多个源极/漏极区107是可位于多个主动区105中。多个源极/漏极区107硅可掺杂有磷(phosphorus)、砷(arsenic)或锑(antimony)，且可分别具有一掺杂浓度，其范围是从1E17 atoms/cm3到1E19atoms/cm3。
请参考图91至图93，多个字元线201是可位于基底101中。每一字元线201是可包括一字元线沟槽203、一字元线隔离层205、一字元线电极207以及一字元线覆盖结构209。多个字元线沟槽203是可设置在基底101中。多个字元线沟槽203是可在方向Y延伸以与多个主动区105交错，而方向T是正交地与方向W交错。在所述的实施例中，每一主动区105是可与二字元线沟槽203交错。
请参考图91至图93，多个字元线隔离层205是可分别地对应覆盖多个字元线沟槽203的内表面。在所述的实施例中，举例来说，多个字元线隔离层205是可由锶钛酸钡(barium strontium titanate)、锆钛酸铅(lead zirconium titanate)、氧化钛(titaniumoxide)、氧化铝(aluminum oxide)、氧化铪(hafnium oxide)、氧化钇(yttrium oxide)、氧化锆(zirconium oxide)或其类似物所形成。
请参考图91至图93，多个字元线电极207是可分别地对应设置在多个字元线沟槽203中的多个字元线隔离层205上。举例来说，多个字元线电极207是可由一导电材料所制，例如掺杂多晶硅、一金属或一硅化金属。举例来说，该金属是可为铝、铜、钨、钴或其合金。举例来说，硅化金属是可为硅化镍、硅化铂、硅化钛、硅化钼、硅化钴、硅化钽、硅化钨，或其类似物。
请参考图91至图93，多个字元线覆盖结构209是可分别地对应设置在多个字元线沟槽203中的多个字元线电极207上。多个字元线覆盖结构209是可分别地对应充填多个字元线沟槽203。多个覆盖结构209的顶表面是可在一垂直水平面，是与基底101的一顶表面的一垂直水平面相同。每一字元线覆盖结构209是可由一堆叠层或一单一层所形成。举例来说，在所述的实施例中，多个字元线覆盖结构209是可由多个单一层所形成，其包括锶钛酸钡(barium strontium titanate)、锆钛酸铅(lead zirconium titanate)、氧化钛(titanium oxide)、氧化铝(aluminum oxide)、氧化铪(hafnium oxide)、氧化钇(yttriumoxide)、氧化锆(zirconium oxide)或其类似物所形成。或者是，在另一实施例中，多个字元线覆盖结构208是可由多个堆叠层所形成。每一堆叠层包括一底层以及一顶层。底层是可分别地对应设置在多个字元线电极207上。顶层是可设置在底层上，而所述多个顶层的顶表面是与基底101的顶表面的垂直水平面位于相同的水平面。举例来说，所述多个底层是可由一高介电常数材料所制，例如锶钛酸钡、锆钛酸铅、氧化钛、氧化铝、氧化铪、氧化钇、氧化锆或其类似物。举例来说，所述多个顶层是可由一低介电常数材料所制，例如氧化硅、氮化硅、氮氧化硅、氧化氮化硅，或是氟掺杂硅。由低介电常数材料所制的所述多个顶层是可降低在基底101的顶表面的电场；因此，是可减少漏电流。多个字元线电极203、多个字元线隔离层205、多个字元线电极207以及多个字元线覆盖结构209是一起形成所述多个字元线201。
请参考图91至图93，缓冲层109是可设置在基底101上。缓冲层109是可由一堆叠层或一单一层所形成，其包括氧化硅、氮化硅、氮氧化硅、氧化氮化硅、氟掺杂硅(fluoride-doped silicate)或其类似物。
请参考图91至图93，多个第一位元线接触点开口303是可设置在缓冲层109中以及设置在基底101的上部中。多个第一位元线接触点开口303是可设置在一些主动区105的中心部位中，并从上所视，位于二相邻字元线201之间。多个第一位元线接触点开口303是可暴露设置在二相邻字元线201之间的一些源极/漏极区107。多个第一位元线接触点301是可分别地对应形成在多个第一位元线接触点开口303中。多个第一位元线接触点301是可分别地对应远离多个第一位元线接触点开口303的侧壁。举例来说，多个第一位元线接触点301是可由掺杂多晶硅、一金属或一硅化金属所制。多个第一位元线接触点301硅可电性连接到设置在二相邻字元线201之间的一些源极/漏极区107的中心部位。举例来说，该金属是可为铝、铜、钨、钴或其合金。举例来说，该硅化金属是可为硅化镍、硅化铂、硅化钛、硅化钼、硅化钴、硅化钽、硅化钨，或其类似物。
请参考图91至图93，多个第一位元线305是可分别地对应设置在第一位元线接触点301上方。多个第一位元线305是相互分开且相互平行设置。多个第一位元线305是可在方向X延伸，从上所视，方向X是正交地与方向W交错，且正交地与方向Y交错。每一第一位元线305是可包括一位元线底电极层307、一位元线顶电极层309以及一遮罩图案311。多个位元线底电极层307是可对应设置在多个第一位元线接触点301上。多个位元线顶电极层309是可分别地对应设置在多个位元线底电极层307上。多个遮罩图案311是可分别地对应设置在多个位元线顶电极层309上。举例来说，多个位元线底电极层307是可由多晶硅所制。举例来说，多个位元线顶电极层309是可由铜、镍、钴、铝或钨所制。举例来说，多个遮罩图案311是可由氧化硅或氮化硅所制。
请参考图91至图93，多个间隙子313是可分别地对应覆盖多个遮罩图案311的侧壁、多个位元线顶电极层309的侧壁、多个位元线底电极层307的侧壁以及多个第一位元线接触点301的侧壁。举例来说，多个间隙子313是可由氧化硅、氮化硅、氮氧化硅或氧化氮化硅所制。
请参考图91至图93，第一隔离膜501是可设置在缓冲层109上，并包围多个位元线305以及多个间隙子313。举例来说，第一隔离膜501是可由下列材料所制：氮化硅、氧化硅、氮氧化硅、流动氧化物(flowable oxide)、东燃硅氮烷(Tonen SilaZen)、未经掺杂硅玻璃(undoped silica glass)、硼硅玻璃(borosilica glass)、磷硅玻璃(phosphosilicaglass)、硼磷硅玻璃(borophosphosilica glass)、等离子体增强四乙氧基硅烷(plasmaenhanced tetra ethyl orthosilicate)、硅氟玻璃(fluoride silicate glass)、碳掺杂氧化硅(carbon doped silicon oxide)、干凝胶(xerogel)、气凝胶(aerogel)、非晶氟化碳(amorphous fluorinated carbon)、有机硅玻璃(organo silicate glass)、聚对二甲苯(parylene)、双苯并环丁烯(bis-benzocyclobutenes)、聚酰亚胺(polyimide)、多孔聚合材料(porous polymeric material)或其组合，但并不以此为限。
请参考图91至图93，多个第二位元线接触点开口403是可设置在第一隔离膜501与缓冲层109中。多个第二位元线接触点开口403是可设置在其他源极/漏极区107的中心部位。多个第二位元线接触点401是可分别地对应设置在多个第二位元线接触点开口403中。多个第二位元线接触点401是可电性连接到其他源极/漏极区107的中心部位。举例来说，多个第二位元线接触点401是可由掺杂多晶硅、一金属或一硅化金属所制。举例来说，该金属是可为铝、铜、钨、钴或其合金。举例来说，该硅化金属是可为硅化镍、硅化铂、硅化钛、硅化钼、硅化钴、硅化钽、硅化钨，或其类似物。多个第二位元线接触点401的顶表面是可在一垂直水平面，该垂直水平面是高于多个遮罩图案311的顶表面的一垂直水平面。
请参考图91至图93，第二隔离膜503是可设置在第一隔离膜501上。举例来说，第二隔离膜503是可由下列材料所制：氮化硅、氧化硅、氮氧化硅、流动氧化物(flowableoxide)、东燃硅氮烷(Tonen SilaZen)、未经掺杂硅玻璃(undoped silica glass)、硼硅玻璃(borosilica glass)、磷硅玻璃(phosphosilica glass)、硼磷硅玻璃(borophosphosilica glass)、等离子体增强四乙氧基硅烷(plasma enhanced tetraethyl orthosilicate)、硅氟玻璃(fluoride silicate glass)、碳掺杂氧化硅(carbondoped silicon oxide)、干凝胶(xerogel)、气凝胶(aerogel)、非晶氟化碳(amorphousfluorinated carbon)、有机硅玻璃(organo silicate glass)、聚对二甲苯(parylene)、双苯并环丁烯(bis-benzocyclobutenes)、聚酰亚胺(polyimide)、多孔聚合材料(porouspolymeric material)或其组合，但并不以此为限。多个第二位元线沟槽407是可设置在第二隔离膜503中。多个第二位元线接触点401是可通过多个第二位元线沟槽407而暴露。每一第二位元线沟槽407是可在方向X延伸，且从上所视，可位于二相邻第一位元线305之间。
请参考图91至图93，多个第二位元线405是可分别地对应设置在多个第二位元线沟槽407中。多个第二位元线405的底表面是可位于一垂直水平面，其是高于多个遮罩图案311的顶表面的垂直水平面。一第一位元线305与其相邻的一第二位元线405之间的一水平距离D1，小于一第一位元线305与其相邻的一第二位元线405的一对角距离D2。举例来说，多个第二位元线405是可由铜、镍、钴、铝或钨所制。
请参考图91至图93，一第三隔离膜505是可设置在第二隔离膜503上。举例来说，第三隔离膜505是可由下列材料所制：氮化硅、氧化硅、氮氧化硅、流动氧化物(flowableoxide)、东燃硅氮烷(Tonen SilaZen)、未经掺杂硅玻璃(undoped silica glass)、硼硅玻璃(borosilica glass)、磷硅玻璃(phosphosilica glass)、硼磷硅玻璃(borophosphosilica glass)、等离子体增强四乙氧基硅烷(plasma enhanced tetraethyl orthosilicate)、硅氟玻璃(fluoride silicate glass)、碳掺杂氧化硅(carbondoped silicon oxide)、干凝胶(xerogel)、气凝胶(aerogel)、非晶氟化碳(amorphousfluorinated carbon)、有机硅玻璃(organo silicate glass)、聚对二甲苯(parylene)、双苯并环丁烯(bis-benzocyclobutenes)、聚酰亚胺(polyimide)、多孔聚合材料(porouspolymeric material)或其组合，但并不以此为限。多个第一开口603是可设置在第三隔离膜505、第二隔离膜503、第一隔离膜501以及缓冲层109中。多个第一开口603是可设置在多个第一位元线305与多个第二位元线405之间，且从上所视，是分别地对应重叠部分的字元线201。多个绝缘单元605是可分别地对应设置在多个第一开口603中。举例来说，多个绝缘单元605是可由一绝缘材料所制，该绝缘材料具有相对于第一隔离膜501、第二隔离膜503、第三隔离膜505以及缓冲层109的蚀刻选择性。举例来说，绝缘材料包括硅硼碳氮化物材料(quaternary silicon boron carbon nitride material)、硅氧碳氮化物材料(quaternary silicon oxygen carbon nitride material)、硅碳氮化物材料(ternarysilicon carbon nitride material)，或氮化硅。
请参考图91至图93，多个栓开口607是可设置在第三隔离膜505、第二隔离膜503、第一隔离膜501以及缓冲层109中。多个栓开口607的位置是位于多个第一位元线305、多个第二位元线405以及从上所视并未与多个字元线201重叠的区域之间。多个栓开口607的位置是可分别地对应在多个绝缘单元605之间。多个导电栓601是可分别地对应设置在多个栓开口607中。多个导电栓601是可分别地对应电性连接到多个源极/漏极区107的端部。举例来说，多个导电栓601是可由铜、镍、钴、铝或钨所制。
请参考图91至图93，一第四隔离膜507是可设置在第三隔离膜505上。举例来说，第四隔离膜507是可由下列材料所制：氮化硅、氧化硅、氮氧化硅、流动氧化物(flowableoxide)、东燃硅氮烷(Tonen SilaZen)、未经掺杂硅玻璃(undoped silica glass)、硼硅玻璃(borosilica glass)、磷硅玻璃(phosphosilica glass)、硼磷硅玻璃(borophosphosilica glass)、等离子体增强四乙氧基硅烷(plasma enhanced tetraethyl orthosilicate)、硅氟玻璃(fluoride silicate glass)、碳掺杂氧化硅(carbondoped silicon oxide)、干凝胶(xerogel)、气凝胶(aerogel)、非晶氟化碳(amorphousfluorinated carbon)、有机硅玻璃(organo silicate glass)、聚对二甲苯(parylene)、双苯并环丁烯(bis-benzocyclobutenes)、聚酰亚胺(polyimide)、多孔聚合材料(porouspolymeric material)或其组合，但并不以此为限。多个电容开口703是可设置在第四隔离膜507中。从上所视，多个第一开口603的位置是可分别地对应部分地重叠多个导电栓601；换言之，从剖视来看，多个第一开口603是可分别地对应在多个导电栓601上方。
请参考图91至图93，多个电容底电极705是可分别地对应覆盖多个电容开口703的内表面。多个电容底电极705是可分别地对应电性连接到多个导电栓601；换言之，多个电容底电极705是可分别地对应电性连接到多个源极/漏极区107的端部。在所述的实施例中，举例来说，多个电容底电极705是可由掺杂多晶硅、硅化金属、铝、铜或钨所制。举例来说，硅化金属是可为硅化镍、硅化铂、硅化钛、硅化钼、硅化钴、硅化钽、硅化钨，或其类似物。
请参考图91至图93，一电容隔离层707是可设置在多个电容开口703中的多个电容底电极707上。电容隔离层707是可为一单一层或一多层。在所述的实施例中，电容隔离层707是可为由一高介电常数材料所制的一单一层，该高介电常数材料是例如锶钛酸钡(barium strontium titanate)、锆钛酸铅(lead zirconium titanate)、氧化钛(titaniumoxide)、氧化铝(aluminum oxide)、氧化铪(hafnium oxide)、氧化钇(yttrium oxide)、氧化锆(zirconium oxide)或其类似物。或者是，在另一实施例中，电容隔离层707是可由多层所形成，其是由氧化硅、氮化硅以及氧化硅所组成。
请参考图91至图93，一电容顶电极709是可分别地对应设置在多个电容开口703中的电容隔离层707上。电容顶电极709是可充填多个电容开口703，并覆盖电容隔离层707。举例来说，电容顶电极709是可由掺杂多晶硅、铜或铝所制。多个电容底电极705、电容隔离层707以及多个电容顶电极709是一起形成多个电容结构701。
由于本公开的半导体元件的设计，所以相较于现有技术，是可延伸所述多个第一位元线305的其中之一以及其相邻的所述多个第二位元线405的其中之一之间的距离；因此是可减轻由源于相邻位元线的寄生电容(parasitic capacitance)所产生的电阻-电容延迟(resistive-capacitive delay)。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。

Claims (16)

1.一种半导体元件，包括：
一基底，具有一上表面；
多个第一位元线接触点以及多个第二位元线接触点，所述多个第一位元线接触点是接触该基底的该上表面，所述多个第二位元线接触点是接触该基底的该上表面，其中所述多个第一位元线接触点以及所述多个第二位元线接触点沿一第一方向而位于不同水平面；
多个第一位元线，分别地对应设置在所述多个第一位元线接触点上；
多个第二位元线，分别地对应设置在所述多个第二位元线接触点上；
一气隙，该气隙设置在该第二位元线接触点与该第二位元线之间；以及
一氮化物间隙子，该氮化物间隙子设置在该第二位元线接触点与该气隙之间；
其中所述多个第二位元线接触点的顶表面与所述多个第一位元线的顶表面沿一第二方向而位于不同水平面，该第二方向垂直该第一方向。
2.如权利要求1所述的半导体元件，其中该气隙具有一间隙子形状。
3.如权利要求1所述的半导体元件，其中该第二位元线接触点具有一上宽度以及一下宽度，该下宽度小于该上宽度。
4.如权利要求1所述的半导体元件，其中所述多个第一位元线相互分开且相互平行设置。
5.如权利要求4所述的半导体元件，其中所述多个第二位元线设置在相邻两个第一位元线之间。
6.如权利要求1所述的半导体元件，其中该第二位元线具有一上宽度以及一下宽度，该下宽度小于该上宽度。
7.如权利要求6所述的半导体元件，其中该第二位元线接触点具有一上宽度以及一下宽度，该下宽度小于该上宽度，且该第二位元线的该下宽度小于该第二位元线接触点的该上宽度。
8.如权利要求1所述的半导体元件，其中所述多个第二位元线的底表面位于一垂直水平面，该垂直水平面高于所述多个第一位元线的顶表面。
9.一种半导体元件的制备方法，包括：
提供一基底，该基底具有一上表面；
形成多个第一位元线接触点，所述多个第一位元线接触点接触该基底的该上表面；
形成多个第一位元线，所述多个第一位元线分别地对应位于所述多个第一位元线接触点上；
形成多个第二位元线接触点，所述多个第二位元线接触点接触该基底的该上表面，其中所述多个第一位元线接触点与所述多个第二位元线接触点沿着一第一方向而位于不同水平面；
形成多个第二位元线，所述多个第二位元线分别的对应位于所述多个第二位元线接触点上；
在该第二位元线接触点与该第二位元线之间形成一气隙；以及
在该第二位元线接触点与该气隙之间形成一氮化物间隙子；
其中所述多个第二位元线接触点的顶表面与所述多个第一位元线的顶表面沿一第二方向而位于不同水平面，该第二方向垂直该第一方向。
10.如权利要求9所述的半导体元件的制备方法，还包括：
形成一开口以暴露一主动区的一中心部位；
在该开口中形成一第一间隙子，并形成一第二间隙子以覆盖该第一间隙子；以及
移除该第一间隙子。
11.如权利要求9所述的半导体元件的制备方法，其中该气隙具有一间隙子形状。
12.如权利要求10所述的半导体元件的制备方法，其中在形成该第二间隙子之后，该开口具有一上宽度以及一下宽度，该下宽度小于该上宽度。
13.如权利要求9所述的半导体元件的制备方法，其中该第二位元线接触点具有一上宽度以及一下宽度，该下宽度小于该上宽度。
14.如权利要求9所述的半导体元件的制备方法，其中所述多个第二位元线的底表面位于一垂直水平面，该垂直水平面高于所述多个第一位元线的顶表面。
15.如权利要求9所述的半导体元件的制备方法，其中所述多个第一位元线相互分开且相互平行设置。
16.如权利要求9所述的半导体元件的制备方法，其中所述多个第二位元线设置在相邻两个第一位元线之间。
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