CN112420503A - 一种用于改善sgt工艺中多晶硅裂缝的方法 - Google Patents

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Abstract

本发明提供一种用于改善SGT工艺中多晶硅裂缝的方法,包括栅极多晶硅、位于栅极多晶硅两侧且上表面高于栅极多晶硅的第一氧化层;沿第一氧化层的侧壁刻蚀该第一氧化层结构至露出栅极多晶硅头部使第一氧化层的开口呈倒梯形;形成一层覆盖栅极多晶硅头部的第二氧化层,使栅极多晶硅头部的正截面形成正梯形;刻蚀第一、第二氧化层至露出截面结构为正梯形的栅极多晶硅头部为止;在露出的栅极多晶硅头部形成一层栅极氧化层,之后沉积覆盖栅极氧化层的多晶硅层;回刻多晶硅层至露出所述栅极多晶硅头部的栅极氧化层为止。本发明通过增加热氧工艺改善栅极多晶硅头部尖角形貌,从而消除后续再栅极多晶硅之间填充多晶硅导致的裂缝现象,提高产品良率。

Description

一种用于改善SGT工艺中多晶硅裂缝的方法
技术领域
本发明涉及半导体技术领域,特别是涉及一种用于改善SGT工艺中多晶硅裂缝的方法。
背景技术
屏蔽门沟槽工艺(SGT)中,由于特殊的多晶硅尖角的形貌导致多晶硅填充过早收口,形成明显接缝(Seam),如图1所示,图1显示为传统的SGT中多晶硅出现裂缝电子显微镜图像。这种裂缝存在导致后续工艺容易发生裂开,影响产品的良率和可靠性。
因此,需要提出一种新的方法解决上述问题。
发明内容
鉴于以上所述现有技术的缺点,本发明的目的在于提供一种用于改善SGT工艺中多晶硅裂缝的方法,用于解决现有技术中SGT工艺中多晶硅出现裂缝从而影响产品良率和可靠性的问题。
为实现上述目的及其他相关目的,本发明提供一种用于改善SGT工艺中多晶硅裂缝的方法,用于改善SGT工艺中多晶硅裂缝的方法,至少包括:
步骤一、提供半导体结构,所述半导体结构包括栅极多晶硅、位于所述栅极多晶硅两侧且上表面高于所述栅极多晶硅的第一氧化层;
步骤二、沿所述第一氧化层的侧壁刻蚀该第一氧化层结构至露出所述栅极多晶硅头部为止,使所述第一氧化层的开口呈倒梯形;
步骤三、在所述半导体结构上表面形成一层覆盖所述栅极多晶硅头部的第二氧化层,并且该热氧化工艺使得所述栅极多晶硅头部的正截面形成正梯形;
步骤四、刻蚀所述第一、第二氧化层至露出所述截面结构为正梯形的所述栅极多晶硅头部为止;
步骤五、在所述露出的栅极多晶硅头部形成一层栅极氧化层,之后沉积覆盖所述栅极氧化层的多晶硅层;
步骤六、回刻所述多晶硅层至露出所述栅极多晶硅头部的所述栅极氧化层为止。
优选地,步骤一中的所述半导体结构还包括位于所述栅极多晶硅两侧、所述第一氧化层外侧的介质层。
优选地,步骤一中的所述介质层的上表面被所述第一氧化层覆盖。
优选地,步骤三中在所述半导体结构上表面通过热氧化工艺形成一层覆盖所述栅极多晶硅头部的所述第二氧化层。
优选地,步骤四中刻蚀所述第一、第二氧化层至露出所述栅极多晶硅头部的同时,所述介质层的上表面被暴露。
优选地,步骤五中通过热氧化工艺在所述露出的栅极多晶硅头部形成一层栅极氧化层。
优选地,步骤五中在所述栅极多晶硅头部形成所述栅极氧化层的同时,在所述介质层的上表面也形成所述栅极氧化层。
优选地,步骤五中沉积的所述多晶硅层填充于所述介质层与所述栅极多晶硅层之间的所述第一氧化层上表面。
优选地,步骤六中回刻所述多晶硅层至露出所述栅极多晶硅头部的所述栅极氧化层时,所述介质层的上表面的所述栅极氧化层被暴露。
如上所述,本发明的用于改善SGT工艺中多晶硅裂缝的方法,具有以下有益效果:本发明通过增加热氧工艺改善栅极多晶硅头部尖角形貌,从而消除后续再栅极多晶硅之间填充多晶硅导致的裂缝现象,提高产品良率。
附图说明
图1显示为传统的SGT中多晶硅出现裂缝电子显微镜图像;
图2显示为本发明中的半导体结构示意图;
图3显示为本发明刻蚀第一氧化层至露出栅极多晶硅头部的结构示意图;
图4显示为本发明中形成第二氧化层后使栅极多晶硅头部形成正梯形结构示意图;
图5显示为本发明中刻蚀露出栅极多晶硅头部的结构示意图;
图6显示为本发明中在栅极多晶硅头部形成栅极氧化层并沉积多晶硅层的结构示意图;
图7显示为本发明中回刻多晶硅层露出栅极多晶硅头部的栅极氧化层的结构示意图;
图8显示为本发明的用于改善SGT工艺中多晶硅裂缝的方法流程图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式,本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2至图8。需要说明的是,本实施例中所提供的图示仅以示意方式说明本发明的基本构想,遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制,其实际实施时各组件的型态、数量及比例可为一种随意的改变,且其组件布局型态也可能更为复杂。
本发明提供一种用于改善SGT工艺中多晶硅裂缝的方法,如图8所示,图8显示为本发明的用于改善SGT工艺中多晶硅裂缝的方法流程图。至少包括以下步骤:
步骤一、提供半导体结构,所述半导体结构包括栅极多晶硅、位于所述栅极多晶硅两侧且上表面高于所述栅极多晶硅的第一氧化层;如图2所示,图2显示为本发明中的半导体结构示意图。所述半导体结构包括栅极多晶硅01、位于所述栅极多晶硅01两侧且上表面高于所述栅极多晶硅的第一氧化层02。
本发明进一步地,本实施例的步骤一中的所述半导体结构还包括位于所述栅极多晶硅01两侧、所述第一氧化层02外侧的介质层03。
本发明进一步地,本实施例的步骤一中的所述介质层03的上表面被所述第一氧化层02覆盖。
步骤二、沿所述第一氧化层的侧壁刻蚀该第一氧化层至露出所述栅极多晶硅头部为止,使所述第一氧化层的开口呈倒梯形;如图3所示,图3显示为本发明刻蚀第一氧化层至露出栅极多晶硅头部的结构示意图。该步骤二中所述第一氧化层02的侧壁刻蚀该第一氧化层02至露出所述栅极多晶硅01头部为止,所述第一氧化层02的开口呈倒梯形。
步骤三、在所述半导体结构上表面形成一层覆盖所述栅极多晶硅头部的第二氧化层,并且该热氧化工艺使得所述栅极多晶硅头部的正截面形成正梯形;如图4所示,图4显示为本发明中形成第二氧化层后使栅极多晶硅头部形成正梯形结构示意图。该步骤三中在所述半导体结构上表面形成一层覆盖所述栅极多晶硅01头部的第二氧化层021,如图4所示,该热氧化工艺使得所述栅极多晶硅头部的正截面形成正梯形。由于热氧化消耗所述栅极多晶硅头部的尖角,因此,热氧化后的所述栅极多晶硅头部的正截面(即图4中正视图所看到的截面)形状为正梯形。
本发明进一步地,本实施例的步骤三中在所述半导体结构上表面通过热氧化工艺形成一层覆盖所述栅极多晶硅01头部的所述第二氧化层021。
步骤四、刻蚀所述第一、第二氧化层至露出所述截面结构为正梯形的所述栅极多晶硅头部为止;如图5所示,图5显示为本发明中刻蚀露出栅极多晶硅头部的结构示意图。该步骤四中刻蚀所述第一氧化层02、第二氧化层021至露出所述截面结构为正梯形的所述栅极多晶硅01头部为止。
本发明进一步地,如图5所示,本实施例的步骤四中刻蚀所述第一、第二氧化层至露出所述栅极多晶硅头部的同时,所述介质层03的上表面被暴露。
步骤五、在所述露出的栅极多晶硅头部形成一层栅极氧化层,之后沉积覆盖所述栅极氧化层的多晶硅层;如图6所示,图6显示为本发明中在栅极多晶硅头部形成栅极氧化层并沉积多晶硅层的结构示意图。该步骤五中在所述露出的栅极多晶硅01头部(截面为正梯形的栅极多晶硅头部)形成一层栅极氧化层04,之后沉积覆盖所述栅极氧化层04的多晶硅层05。
本发明进一步地,如图6所示,本实施例的步骤五中通过热氧化工艺在所述露出的栅极多晶硅01头部形成一层栅极氧化层04。
本发明进一步地,如图6所示,本实施例的步骤五中在所述栅极多晶硅01头部形成所述栅极氧化层04的同时,在所述介质层03的上表面也形成所述栅极氧化层04。
本发明进一步地,如图6所示,本实施例的步骤五中沉积的所述多晶硅层05填充于所述介质层03与所述栅极多晶硅层01之间的所述第一氧化层04上表面。
步骤六、回刻所述多晶硅层至露出所述栅极多晶硅头部的所述栅极氧化层为止。如图7所示,图7显示为本发明中回刻多晶硅层露出栅极多晶硅头部的栅极氧化层的结构示意图。该步骤六中回刻所述多晶硅层05至露出所述栅极多晶硅01头部的所述栅极氧化层04为止。
本发明进一步地,如图7所示,本实施例的步骤六中回刻所述多晶硅层至露出所述栅极多晶硅01头部的所述栅极氧化层04时,所述介质层03的上表面的所述栅极氧化层04被暴露。
综上所述,本发明通过增加热氧工艺改善栅极多晶硅头部尖角形貌,从而消除后续再栅极多晶硅之间填充多晶硅导致的裂缝现象,提高产品良率。所以,本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效,而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下,对上述实施例进行修饰或改变。因此,举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变,仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种用于改善SGT工艺中多晶硅裂缝的方法,其特征在于,至少包括:
步骤一、提供半导体结构,所述半导体结构包括栅极多晶硅、位于所述栅极多晶硅两侧且上表面高于所述栅极多晶硅的第一氧化层;
步骤二、沿所述第一氧化层的侧壁刻蚀该第一氧化层结构至露出所述栅极多晶硅头部为止,使所述第一氧化层的开口呈倒梯形;
步骤三、在所述半导体结构上表面形成一层覆盖所述栅极多晶硅头部的第二氧化层,并且该热氧化工艺使得所述栅极多晶硅头部的正截面形成正梯形;
步骤四、刻蚀所述第一、第二氧化层至露出所述截面结构为正梯形的所述栅极多晶硅头部为止;
步骤五、在所述露出的栅极多晶硅头部形成一层栅极氧化层,之后沉积覆盖所述栅极氧化层的多晶硅层;
步骤六、回刻所述多晶硅层至露出所述栅极多晶硅头部的所述栅极氧化层为止。
2.根据权利要求1所述的用于改善SGT工艺中多晶硅裂缝的方法,其特征在于:步骤一中的所述半导体结构还包括位于所述栅极多晶硅两侧、所述第一氧化层外侧的介质层。
3.根据权利要求2所述的用于改善SGT工艺中多晶硅裂缝的方法,其特征在于:步骤一中的所述介质层的上表面被所述第一氧化层覆盖。
4.根据权利要求1所述的用于改善SGT工艺中多晶硅裂缝的方法,其特征在于:步骤三中在所述半导体结构上表面通过热氧化工艺形成一层覆盖所述栅极多晶硅头部的所述第二氧化层。
5.根据权利要求4所述的用于改善SGT工艺中多晶硅裂缝的方法,其特征在于:步骤四中刻蚀所述第一、第二氧化层至露出所述栅极多晶硅头部的同时,所述介质层的上表面被暴露。
6.根据权利要求1所述的用于改善SGT工艺中多晶硅裂缝的方法,其特征在于:步骤五中通过热氧化工艺在所述露出的栅极多晶硅头部形成一层栅极氧化层。
7.根据权利要求6所述的用于改善SGT工艺中多晶硅裂缝的方法,其特征在于:步骤五中在所述栅极多晶硅头部形成所述栅极氧化层的同时,在所述介质层的上表面也形成所述栅极氧化层。
8.根据权利要求1所述的用于改善SGT工艺中多晶硅裂缝的方法,其特征在于:步骤五中沉积的所述多晶硅层填充于所述介质层与所述栅极多晶硅层之间的所述第一氧化层上表面。
9.根据权利要求1所述的用于改善SGT工艺中多晶硅裂缝的方法,其特征在于:步骤六中回刻所述多晶硅层至露出所述栅极多晶硅头部的所述栅极氧化层时,所述介质层的上表面的所述栅极氧化层被暴露。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108010847A (zh) * 2017-11-30 2018-05-08 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽mosfet及其制造方法

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