CN105575968A - 一种嵌入式闪存及其制备方法、电子装置 - Google Patents
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Abstract
本发明涉及一种嵌入式闪存及其制备方法、电子装置，所述方法包括提供基底，在基底中形成有通过浅沟槽隔离氧化物相隔离的有源区，浅沟槽隔离氧化物的顶部高于所述基底的表面；沉积浮栅材料层，以覆盖有源区和所述浅沟槽隔离氧化物；平坦化所述浮栅材料层，露出浅沟槽隔离氧化物的表面；回蚀刻所述浮栅材料层，以减小所述浮栅材料层的厚度，露出部分高度的所述浅沟槽隔离氧化物；回蚀刻露出的浅沟槽隔离氧化物，以减小露出的所述浅沟槽隔离氧化物的关键尺寸；再次沉积所述浮栅材料层至浅沟槽隔离氧化物的顶部，以包围所述浅沟槽隔离氧化物，平坦化所述浮栅材料层；去除浅沟槽隔离氧化物中关键尺寸减小的部分，以在有源区上形成T形浮栅。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种嵌入式闪存及其制备方法、电子装置。
背景技术
在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。而在存储器件中，近年来闪速存储器(flashmemory，简称闪存)的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、较快的存取速度、易于擦除和重写等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
随着半导体技术发展，对存储器件进行更为广泛的应用，需要将所述存储器件与其他器件区同时形成在一个芯片上，以形成嵌入式半导体存储装置。例如将所述存储器件内嵌置于中央处理器，则需要使得所述存储器件与嵌入的中央处理器平台进行兼容，并且保持原有的存储器件的规格及对应的电学性能。一般地，需要将所述存储器件与嵌入的标准逻辑装置进行兼容。
嵌入式闪存技术是将逻辑工艺和闪存工艺集成，但是由于两种工艺的不同需求需要工艺过程进行权衡，为了使器件具有更好的可靠性，需要严格的高耦合比(Highercouplingratio)，高耦合比同时伴随着ONO长度比的增加，隧道氧化层的长度。
在节距关键尺寸确定的情况下，为了提高器件的性能，所述浅沟槽隔离氧化物和浮栅中应该避免出现孔洞，其中在填充所述浅沟槽隔离氧化物和浮栅的过程中是否会出现孔洞取决于节距关键尺寸和所填充空隙(gap)的高深宽比。
在所述逻辑工艺和闪存工艺的填充中存在下述矛盾，当有源区关键尺寸较大时，则所述浅沟槽隔离结构的关键尺寸较小，具有较大的深宽比，在填充过程中会在浅沟槽隔离氧化物中产生孔洞，如图2a和2b中A所示；但是有源区关键尺寸较小时，在所述有源区上形成浮栅结构时则会导致沉积浮栅过程中产生孔洞，如图2b中B所示。
因此如何权衡两者的工艺窗口同时以避免孔洞的出现成为目前亟需解决的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明提供了一种嵌入式闪存的制备方法，包括：
步骤S1：提供基底，在所述基底中形成有通过浅沟槽隔离氧化物相隔离的有源区，所述浅沟槽隔离氧化物的顶部高于所述基底的表面；
步骤S2：沉积浮栅材料层，以覆盖所述有源区和所述浅沟槽隔离氧化物；
步骤S3：平坦化所述浮栅材料层，露出浅沟槽隔离氧化物的表面；
步骤S4：回蚀刻所述浮栅材料层，以减小所述浮栅材料层的厚度，露出部分高度的所述浅沟槽隔离氧化物；
步骤S5：回蚀刻露出的所述浅沟槽隔离氧化物，以减小露出的所述浅沟槽隔离氧化物的关键尺寸；
步骤S6：再次沉积所述浮栅材料层至所述浅沟槽隔离氧化物的顶部，以包围所述浅沟槽隔离氧化物，并平坦化所述浮栅材料层；
步骤S7：去除所述浅沟槽隔离氧化物中关键尺寸减小的部分，以在所述有源区上形成T形浮栅。
可选地，在所述步骤S6中，所述T形浮栅顶部的关键尺寸为60-110nm，底部的关键尺寸为50-75nm。
可选地，在所述步骤S4中，所述回蚀刻选用与所述浅沟槽隔离氧化物的蚀刻选择比大于200的方法。
可选地，所述“T”形的浮栅结构中底部竖直的”I”部分的高度取决于步骤S4的剩余浮栅材料层的厚度。
可选地，在所述步骤S4中，回蚀刻所述浮栅材料层至厚度为60-300埃。
可选地，在所述步骤S5中，在所述回蚀刻步骤之后，所述浅沟槽隔离氧化物的厚度为100-1000埃。
可选地，在所述步骤S5中，在所述回蚀刻之后，所述暴露、突出浮栅出来的浅沟槽隔离氧化物呈上窄下宽的子弹形状。
可选地，在所述步骤S6中，选用外延法或者选择性沉积方法再次沉积所述浮栅材料层。
可选地，所述步骤S1包括：
步骤S11：提供基底，在所述基底上形成氧化物层和氮化物层；
步骤S12：图案化所述氧化物层、氮化物层和所述基底，以形成沟槽；
步骤S13：沉积浅沟槽隔离氧化物并平坦化，以填充所述沟槽；
步骤S14：去除所述氧化物层和所述氮化物层，以露出所述基底。
可选地，所述步骤S1还包括：
步骤S15：在所述基底上形成隧穿氧化物层。
可选地，在所述步骤S7之后，所述方法进一步包括：
步骤S8：在所述T形浮栅上形成隔离材料层；
步骤S9：在所述隔离材料层上形成控制栅。
本发明还提供了一种上述方法制备得到的嵌入式闪存。
本发明还提供了一种电子装置，包括上述的嵌入式闪存。
本发明为了解决现有技术中存在的问题，提供了一种嵌入式闪存的制备方法，所述方法在制备过程中选用正常的有源区关键尺寸，在后续的步骤中，在有源区上形成T形浮栅，通过T形结构，增加所述浮栅顶部的关键尺寸，以增加耦合率，同时增加所述浮栅和所述有源区之间的距离，提高器件的可靠性。
本发明的优点在于：
(1)对于浅沟槽隔离氧化物以及浮栅氧化物沉积工艺均具有良好的工艺窗口，都能避免孔洞的产生。
(2)能够很好地控制浮栅的轮廓。
(3)所述浮栅为T形，所述浮栅的顶部具有更大的关键尺寸，具有更好的耦合率以及可靠性。
(4)在耦合率相同的情况下，有源区和控制栅之间具有更好的击穿电压性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1a-1g为现有技术中嵌入式闪存的制备过程示意图；
图2a-2b为现有技术制备得到的嵌入式闪存的结构示意图；
图3a-3i为本发明一实施方式中嵌入式闪存的制备过程示意图；
图4为本发明一实施方式中嵌入式闪存的制备工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
现有技术中所述嵌入式闪存的制备方法如图1a-1g所示，首先如图1a所示，提供半导体衬底101，在所述半导体衬底上形成有氧化物层102以及氮化物层103，并图案化，以在所述氧化物层102以及氮化物层103中形成浅沟槽，选用浅沟槽氧化物104填充所述浅沟槽，得到如图1a所示图案。
然后，去除所述氮化物层103，得到如图1b所示的结构。
接着沉积浮栅材料层105，以覆盖所述氧化物层102和所述浅沟槽氧化物104，得到如图1c所示的结构。
平坦化所述浮栅材料层105和所述浅沟槽氧化物104至较小的厚度，如图1d所示。
回蚀刻所述浅沟槽氧化物104至所述氧化物层102，以在所述浮栅材料层105中形成开口，如图1e所示。
在所述开口以及所述浮栅材料层105的表面沉积ONO材料层106，如图1f-1g所示。
在所述逻辑工艺和闪存工艺的填充中存在下述矛盾，当有源区关键尺寸较大时，则所述浅沟槽隔离结构的关键尺寸较小，具有较大的深宽比，在填充过程中会在浅沟槽隔离氧化物中产生孔洞，如图2a和2b中A所示；但是有源区关键尺寸较小时，在所述有源区上形成浮栅结构时则会导致沉积浮栅过程中产生孔洞，如图2b中B所示。
因此如何权衡两者的工艺窗口同时以避免孔洞的出现成为目前亟需解决的问题。
实施例1
执行步骤201，提供基底201，在所述基底中形成浅沟槽隔离氧化物204。
具体地，如图3a所示，所述基底201至少包括半导体衬底，半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在半导体衬底上依次形成氧化物层202和氮化物层203。氧化物层202可以为高温氧化法得到的，其厚度可以为100-200埃。氧化物层202可以用作隔离层保护半导体衬底免受损伤和污染。
所述氮化物层203可以是通过化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的。作为示例，氮化物层203可以是通过氨气和二氯硅烷在750℃左右的温度下，采用低压化学气相沉积形成的。氮化物层203不但可以作为半导体衬底刻蚀过程中的掩膜层，还可以作为后续化学机械研磨工艺中的阻挡层。
接着，执行干法刻蚀工艺，以依次对氮化物层203、氧化物层202和半导体衬底进行刻蚀以形成沟槽。具体地，可以在氮化物层203上形成具有图案的光刻胶层(未示出)，以该光刻胶层为掩膜对氮化物层203进行干法刻蚀，以将图案转移至氮化物层203，并以光刻胶层和氮化物层203为掩膜对氧化物层202和半导体衬底进行刻蚀，以形成沟槽。
当然还可以采用其它方法来形成沟槽，由于该工艺以为本领域所熟知，因此不再做进一步描述。
在所述沟槽内填充浅沟槽隔离氧化物204，具体地，可以在氮化物层203上和沟槽内形成浅沟槽隔离材料，所述浅沟槽隔离材料可以为氧化硅、氮氧化硅、氟掺杂玻璃和/或其它现有的低介电常数材料；执行化学机械研磨工艺并停止在氮化物层203上。
其中，所述浅沟槽隔离氧化物将所述半导体衬底分成若干相互隔离的有源区，其中所述有源区为正常的关键尺寸，在本发明中没有必要增加所述有源区的关键尺寸来增加浮栅的关键尺寸。
执行步骤202，去除所述氮化物层203。
具体地，如图3b所示，在该步骤中去除所述氮化物层203的过程中并不需要对所述浅沟槽隔离氧化物204进行回蚀刻，来增加有源区的关键尺寸和浮栅的关键尺寸，由此增加耦合率。
去除方法可以选用本领域常用方法，在此不再赘述。
执行步骤203，沉积浮栅材料层205，以覆盖所述有源区和所述浅沟槽隔离氧化物204。
具体地，如图3c所示，在该步骤中所述浮栅材料层205选用多晶硅材料。
在该步骤中由于所述有源区选用常规尺寸，因此在沉积所述材料层205时具有较好的工艺窗口，能够避免在沉积过程中产生孔洞，如图3c所示。
执行步骤204，平坦化所述浮栅材料层。
具体地，如图3d所示，在该步骤中没必要过度的平坦化所述浮栅材料层205，部分浮栅材料层的剩余是可以接受的，具体所述浮栅材料层的剩余厚度可以由浅沟槽隔离氧化物204的厚度决定。
所述浮栅材料层在所述浅沟槽隔离氧化物204上剩余0-400A。
执行步骤205，回蚀刻所述浮栅材料层205，以减小所述浮栅材料层的厚度，露出部分所述浅沟槽隔离氧化物204。
具体地，如图3e所示，在该步骤中，所述回蚀刻选用与所述浅沟槽隔离氧化物204的蚀刻选择比大于200的方法。
可选地，所述蚀刻方法可以为干法蚀刻或者湿法蚀刻。
在该步骤中选用蚀刻时间控制模式，在该步骤中蚀刻剩余的所述浮栅材料层205的厚度有耦合率决定。
可选地，回蚀刻所述浮栅材料层205至厚度为60-300埃。
在本发明中最终形成的“T”形的浮栅结构中底部竖直的”I”部分的高度取决于该步骤的剩余浮栅材料层的厚度。
执行步骤206，回蚀刻露出的所述浅沟槽隔离氧化物204，以减小露出的所述浅沟槽隔离氧化物204的尺寸。
具体地，如图3f所示，在该步骤中，在所述回蚀刻步骤之后，所述浅沟槽隔离氧化物204的厚度为100-1000埃。
在所述回蚀刻之后，暴露、突出浮栅出来的所述浅沟槽隔离氧化物204呈上窄下宽的子弹形状，如图3f所示。
执行步骤207，再次沉积所述浮栅材料层205至所述浅沟槽隔离氧化物204的顶部，以包围所述浅沟槽隔离氧化物204。
具体地，如图3g所示，在该步骤中，选用外延法或者选择性沉积方法再次沉积所述浮栅材料层205，通过所述方法可以避免在沉积过程产生孔洞。
执行步骤208，去除所述浅沟槽隔离氧化物204中关键尺寸减小的部分，以形成开口和位于所述开口之间的T形浮栅。
具体地，如图3h所示，在该步骤中，同时去除部分所述浮栅材料层205，以降低所述浮栅材料层205的厚度。
在有源区关键尺寸相同的情况下，所述T形浮栅具有更加的顶部关键尺寸，同时具有更好的耦合率以及可靠性。所述T形浮栅顶部的关键尺寸为60-110nm，底部的关键尺寸为50-75nm。
所述T形浮栅使浮栅和有源区之间的距离更大，制备得到器件具有更好的泄露可靠性。
执行步骤209，在所述开口和所述T形浮栅上沉积隔离材料层206；在所述隔离材料层上形成控制栅。
具体地，如图3i所示，所述隔离材料层选用ONO材料206，所述控制栅选用多晶硅材料。
至此，完成了本发明实施例的嵌入式闪存的相关步骤的介绍。在上述步骤之后，还可以包括其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。
本发明为了解决现有技术中存在的问题，提供了一种嵌入式闪存的制备方法，所述方法在制备过程中选用正常的有源区关键尺寸，在后续的步骤中，在有源区上形成T形浮栅，通过T形结构，增加所述浮栅顶部的关键尺寸，以增加耦合率，同时增加所述浮栅和所述有源区之间的距离，提高器件的可靠性。
本发明的优点在于：
(1)对于浅沟槽隔离氧化物以及浮栅氧化物沉积工艺均具有良好的工艺窗口，都能避免孔洞的产生。
(2)能够很好地控制浮栅的轮廓。
(3)所述浮栅为T形，所述浮栅的顶部具有更大的关键尺寸，具有更好的耦合率以及可靠性。
(4)在耦合率相同的情况下，有源区和控制栅之间具有更好的击穿电压性能。
图4为本发明该具体实施方式中制备嵌入式闪存的工艺流程图，包括：
步骤S1：提供基底，在所述基底中形成有通过浅沟槽隔离氧化物相隔离的有源区，所述浅沟槽隔离氧化物的顶部高于所述基底的表面；
步骤S2：沉积浮栅材料层，以覆盖所述有源区和所述浅沟槽隔离氧化物；
步骤S3：平坦化所述浮栅材料层，露出浅沟槽隔离氧化物的表面；
步骤S4：回蚀刻所述浮栅材料层，以减小所述浮栅材料层的厚度，露出部分高度的所述浅沟槽隔离氧化物；
步骤S5：回蚀刻露出的所述浅沟槽隔离氧化物，以减小露出的所述浅沟槽隔离氧化物的关键尺寸；
步骤S6：再次沉积所述浮栅材料层至所述浅沟槽隔离氧化物的顶部，以包围所述浅沟槽隔离氧化物，并平坦化所述浮栅材料层；
步骤S7：去除所述浅沟槽隔离氧化物中关键尺寸减小的部分，以在所述有源区上形成T形浮栅。
实施例2
本发明还提供了一种嵌入式闪存，包括：
基底；
浅沟槽隔离结构，其底部嵌于所述基底中；
有源区，位于所述基底中，并通过所述浅沟槽隔离结构相互隔离；
T形浮栅，间隔设置于所述有源区上，所述T形浮栅的水平部分覆盖部分所述浅沟槽隔离结构的顶部。
其中，所述T形浮栅顶部的关键尺寸为60-110nm，底部的关键尺寸为50-75nm。
所述浅沟槽隔离结构的厚度为100-1000埃。
所述T形浮栅中竖直部分的厚度为60-300埃。
所述嵌入式闪存还进一步包括：
隔离层，位于所述T形浮栅上方；
控制栅，位于所述隔离层上方。
所述隔离层选用ONO；
所述T形浮栅选用多晶硅；
所述控制栅选用多晶硅。
本发明所述嵌入式闪存具有正常的有源区关键尺寸，有源区上形成有T形浮栅，通过T形结构，增加所述浮栅顶部的关键尺寸，以增加耦合率，同时增加所述浮栅和所述有源区之间的距离，提高器件的可靠性。
所述器件由实施例1所述方法制备得到，在此不再赘述。
实施例3
本发明还提供了一种电子装置，包括实施例2所述的嵌入式闪存。其中，嵌入式闪存为实施例2所述的半导体器件，或根据实施例1所述的制备方法得到的嵌入式闪存。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述半导体器件的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (13)
1.一种嵌入式闪存的制备方法，包括：
步骤S1：提供基底，在所述基底中形成有通过浅沟槽隔离氧化物相隔离的有源区，所述浅沟槽隔离氧化物的顶部高于所述基底的表面；
步骤S2：沉积浮栅材料层，以覆盖所述有源区和所述浅沟槽隔离氧化物；
步骤S3：平坦化所述浮栅材料层，露出浅沟槽隔离氧化物的表面；
步骤S4：回蚀刻所述浮栅材料层，以减小所述浮栅材料层的厚度，露出部分高度的所述浅沟槽隔离氧化物；
步骤S5：回蚀刻露出的所述浅沟槽隔离氧化物，以减小露出的所述浅沟槽隔离氧化物的关键尺寸；
步骤S6：再次沉积所述浮栅材料层至所述浅沟槽隔离氧化物的顶部，以包围所述浅沟槽隔离氧化物，并平坦化所述浮栅材料层；
步骤S7：去除所述浅沟槽隔离氧化物中关键尺寸减小的部分，以在所述有源区上形成T形浮栅。
2.根据权利要求1所述的方法，其特征在于，在所述步骤S6中，所述T形浮栅顶部的关键尺寸为60-110nm，底部的关键尺寸为50-75nm。
3.根据权利要求1所述的方法，其特征在于，在所述步骤S4中，所述回蚀刻选用与所述浅沟槽隔离氧化物的蚀刻选择比大于200的方法。
4.根据权利要求1所述的方法，其特征在于，所述“T”形的浮栅结构中底部竖直的”I”部分的高度取决于步骤S4的剩余浮栅材料层的厚度。
5.根据权利要求1所述的方法，其特征在于，在所述步骤S4中，回蚀刻所述浮栅材料层至厚度为60-300埃。
6.根据权利要求1所述的方法，其特征在于，在所述步骤S5中，在所述回蚀刻步骤之后，所述浅沟槽隔离氧化物的厚度为100-1000埃。
7.根据权利要求1所述的方法，其特征在于，在所述步骤S5中，在所述回蚀刻之后，所述暴露、突出浮栅出来的浅沟槽隔离氧化物呈上窄下宽的子弹形状。
8.根据权利要求1所述的方法，其特征在于，在所述步骤S6中，选用外延法或者选择性沉积方法再次沉积所述浮栅材料层。
9.根据权利要求1所述的方法，其特征在于，所述步骤S1包括：
步骤S11：提供基底，在所述基底上形成氧化物层和氮化物层；
步骤S12：图案化所述氧化物层、氮化物层和所述基底，以形成沟槽；
步骤S13：沉积浅沟槽隔离氧化物并平坦化，以填充所述沟槽；
步骤S14：去除所述氧化物层和所述氮化物层，以露出所述基底。
10.根据权利要求9所述的方法，其特征在于，所述步骤S1还包括：
步骤S15：在所述基底上形成隧穿氧化物层。
11.根据权利要求1所述的方法，其特征在于，在所述步骤S7之后，所述方法进一步包括：
步骤S8：在所述T形浮栅上形成隔离材料层；
步骤S9：在所述隔离材料层上形成控制栅。
12.一种权利要求1至11之一的所述方法制备得到的嵌入式闪存。
13.一种电子装置，包括权利要求12所述的嵌入式闪存。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107863292A (zh) * | 2016-09-22 | 2018-03-30 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法和电子装置 |
| CN107919359A (zh) * | 2016-10-09 | 2018-04-17 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法和电子装置 |
| CN107946370A (zh) * | 2017-11-22 | 2018-04-20 | 上海华力微电子有限公司 | 一种具有高耦合率的闪存单元结构及制备方法 |
| CN109712978A (zh) * | 2017-10-25 | 2019-05-03 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及制备方法、电子装置 |
| CN110854121A (zh) * | 2019-11-27 | 2020-02-28 | 上海华力微电子有限公司 | 半导体制作方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020072197A1 (en) * | 2000-07-25 | 2002-06-13 | Samsung Electronics Co., Ltd. | Method for self-aligned shallow trench isolation and method of manufacturing non-volatile memory device using the same |
| KR20060008594A (ko) * | 2004-07-21 | 2006-01-27 | 주식회사 하이닉스반도체 | 낸드 플래시 메모리 소자의 제조 방법 |
| CN101140910A (zh) * | 2006-09-06 | 2008-03-12 | 东部高科股份有限公司 | 具有单多晶结构的闪存器件及其制造方法 |
| KR20080061476A (ko) * | 2006-12-28 | 2008-07-03 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 제조방법 |
-
2014
- 2014-10-17 CN CN201410554069.9A patent/CN105575968B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020072197A1 (en) * | 2000-07-25 | 2002-06-13 | Samsung Electronics Co., Ltd. | Method for self-aligned shallow trench isolation and method of manufacturing non-volatile memory device using the same |
| KR20060008594A (ko) * | 2004-07-21 | 2006-01-27 | 주식회사 하이닉스반도체 | 낸드 플래시 메모리 소자의 제조 방법 |
| CN101140910A (zh) * | 2006-09-06 | 2008-03-12 | 东部高科股份有限公司 | 具有单多晶结构的闪存器件及其制造方法 |
| KR20080061476A (ko) * | 2006-12-28 | 2008-07-03 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 제조방법 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107863292A (zh) * | 2016-09-22 | 2018-03-30 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法和电子装置 |
| CN107919359A (zh) * | 2016-10-09 | 2018-04-17 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法和电子装置 |
| CN109712978A (zh) * | 2017-10-25 | 2019-05-03 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及制备方法、电子装置 |
| CN107946370A (zh) * | 2017-11-22 | 2018-04-20 | 上海华力微电子有限公司 | 一种具有高耦合率的闪存单元结构及制备方法 |
| CN110854121A (zh) * | 2019-11-27 | 2020-02-28 | 上海华力微电子有限公司 | 半导体制作方法 |
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