CN112397510B - 集成晶体管和形成集成晶体管的方法 - Google Patents

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Abstract

本申请涉及集成晶体管和形成集成晶体管的方法。一些实施例包含一种集成装置，所述集成装置具有位于半导体基底的第一区域之上的第一晶体管栅极，并且具有位于所述半导体基底的第二区域之上的第二晶体管栅极。第一侧壁间隔件沿所述第一晶体管栅极的侧壁。所述第一侧壁间隔件包含SiBNO，其中所述化学式列出了主要成分而不是具体的化学计量。所述第一侧壁间隔件具有第一厚度。第二侧壁间隔件沿所述第二晶体管栅极的侧壁。所述第二侧壁间隔件具有小于所述第一厚度的第二厚度。第一源极/漏极区域位于所述半导体基底内并且可操作地紧邻所述第一晶体管栅极。第二源极/漏极区域位于所述半导体基底内并且可操作地紧邻所述第二晶体管栅极。一些实施例包含形成集成装置的方法。

Description

集成晶体管和形成集成晶体管的方法
技术领域
本公开涉及集成晶体管和形成集成晶体管的方法。本公开涉及集成存储器和相关联的电路系统。
背景技术
晶体管可以在集成存储器中用作存取装置。晶体管还可以用于存储器外围的电路系统中。例如，晶体管可以结合到驱动器电路系统(例如，字线驱动器电路系统)、感测放大器电路系统、均衡器电路系统、列选择电路系统等中。
集成装置(例如，存储器芯片)可以包括集成存储器和所述存储器外围的集成电路系统。
与集成装置相关联的一些电路系统可以以比与集成装置相关联的其它电路系统更紧密的间距(更高的集成水平)形成。理想地，在间距较紧密的电路系统内利用的晶体管被缩放成与在其它(间距较松散)电路系统中利用的晶体管相比具有更小的占用面积。然而，在跨集成装置高效地形成不同尺寸的晶体管方面遇到了困难。
期望开发跨集成装置形成缩放到不同尺寸的晶体管的新方法。
发明内容
一方面，本公开涉及一种形成集成装置的方法，所述方法包括：在半导体基底的第一区域之上形成第一晶体管栅极，并且在所述半导体基底的第二区域之上形成第二晶体管栅极；形成跨所述半导体基底的所述第一区域和所述第二区域延伸的多层组合件，所述多层组合件的第一部分跨所述第一区域并且位于所述第一晶体管栅极之上，并且所述多层组合件的第二部分跨所述第二区域并且位于所述第二晶体管栅极之上；在所述多层组合件的所述第一部分之上形成保护材料，同时使所述多层组合件的所述第二部分暴露；从暴露的第二部分移除所述多层组合件的外层以使所述多层组合件的所述第二部分减薄；各向异性地蚀刻所述多层组合件的所述第一部分以沿所述第一晶体管栅极形成第一侧壁间隔件；各向异性地蚀刻所述多层组合件的经过减薄的第二部分以沿所述第二晶体管栅极形成第二侧壁间隔件；在将第一源极/漏极区域注入到所述半导体基底的所述第一区域中期间，将所述第一侧壁间隔件和所述第一晶体管栅极用作掩模，所述第一源极/漏极区域通过所述第一晶体管栅极以选通方式彼此耦接；以及在将第二源极/漏极区域注入到所述半导体基底的所述第二区域中期间，将所述第二侧壁间隔件和所述第二晶体管栅极用作掩模，所述第二源极/漏极区域通过所述第二晶体管栅极以选通方式彼此耦接。
另一方面，本公开涉及一种集成装置，所述集成装置包括：晶体管栅极，所述晶体管栅极位于半导体基底之上；侧壁间隔件，所述侧壁间隔件沿所述晶体管栅极的侧壁，所述侧壁间隔件包括SiBNO，其中所述化学式列出了主要成分而不是具体的化学计量；以及源极/漏极区域，所述源极/漏极区域位于所述半导体基底内并且可操作地紧邻所述晶体管栅极。
另一方面，本公开涉及一种集成装置，所述集成装置包括：第一晶体管栅极，所述第一晶体管栅极位于半导体基底的第一区域之上；第一侧壁间隔件，所述第一侧壁间隔件沿所述第一晶体管栅极的侧壁，所述第一侧壁间隔件包括SiBNO，其中所述化学式列出了主要成分而不是具体的化学计量，所述第一侧壁间隔件具有第一厚度；第二晶体管栅极，所述第二晶体管栅极位于所述半导体基底的第二区域之上；第二侧壁间隔件，所述第二侧壁间隔件沿所述第二晶体管栅极的侧壁，所述第二侧壁间隔件具有小于所述第一厚度的第二厚度；第一源极/漏极区域，所述第一源极/漏极区域位于所述半导体基底内并且可操作地紧邻所述第一晶体管栅极；以及第二源极/漏极区域，所述第二源极/漏极区域位于所述半导体基底内并且可操作地紧邻所述第二晶体管栅极。
附图说明
图1是集成装置的区域的图解性示意图。
图2A和2B是集成装置的区域的图解性横截面侧视图。
图3A和3B是处于用于形成示例晶体管的示例方法的示例工艺阶段的集成装置的区域的图解性横截面侧视图。
图4A和4B是处于图3A和3B的示例工艺阶段之后的示例工艺阶段的图3A和3B的集成装置的区域的图解性横截面侧视图。
图5A和5B是处于图4A和4B的示例工艺阶段之后的示例工艺阶段的图3A和3B的集成装置的区域的图解性横截面侧视图。
图6A和6B是处于图5A和5B的示例工艺阶段之后的示例工艺阶段的图3A和3B的集成装置的区域的图解性横截面侧视图。
图7A和7B是处于图6A和6B的示例工艺阶段之后的示例工艺阶段的图3A和3B的集成装置的区域的图解性横截面侧视图。
图8A和8B是处于图7A和7B的示例工艺阶段之后的示例工艺阶段的图3A和3B的集成装置的区域的图解性横截面侧视图。
图9A和9B是处于图8A和8B的示例工艺阶段之后的示例工艺阶段的图3A和3B的集成装置的区域的图解性横截面侧视图。
图9C示出了沿集成装置的两个区域的图解性横截面侧视图，并且展示了与区域内的组件相关联的相应间距。
图10A和10B是处于图9A和9B的示例工艺阶段之后的示例工艺阶段的图3A和3B的集成装置的区域的图解性横截面侧视图。
图11A和11B是处于图10A和10B的示例工艺阶段之后的示例工艺阶段的图3A和3B的集成装置的区域的图解性横截面侧视图。
图12A和12B是处于图11A和11B的示例工艺阶段之后的示例工艺阶段的图3A和3B的集成装置的区域的图解性横截面侧视图。
具体实施方式
一些实施例包含将SiBN(其中化学式指示主要成分而不是具体的化学计量)结合到与晶体管相关联的侧壁间隔件中的方法。SiBN可以被氧化以形成SiBNO(其中化学式指示主要成分而不是具体的化学计量)。SiBNO可以从一些晶体管的侧壁间隔件移除，并且可以留在其它晶体管的侧壁间隔件内。从一些晶体管的侧壁间隔件而不是其它晶体管的侧壁间隔件选择性地移除SiBNO可以使得能够针对间距紧密的应用定制晶体管中的一些晶体管，而针对间距较松散的应用定制晶体管中的其它晶体管。参照图1-12B描述了示例实施例。
参照图1，集成装置10包含具有多个存储器单元(MC)14的存储器单元阵列(存储器阵列)12。为了表示附图，在图1中仅展示了单个存储器单元14，但是应当理解，存储器阵列可以包括大量基本上相同的存储器单元；并且在一些实施例中可以包括数百、数千、数百万、数亿等的存储器单元。术语“基本上相同”意指在合理的制作和测量公差内相同。存储器单元可以是一个晶体管一个电容器(1T-1C)存储器单元或任何其它合适的存储器单元；并且在一些实施例中可以结合到DRAM(动态随机存取存储器)中。
字线(WL)16沿存储器阵列的行延伸，并且位线(BL)18沿存储器阵列的列延伸。在图1中展示了单个字线16，并且图中展示了单个位线18。然而，应当理解，可能存在大量跨存储器阵列延伸的字线和位线。可以通过字线16之一和位线18之一的组合来唯一地寻址存储器单元14中的每个存储器单元。
第一区域20紧邻存储器阵列12，并且字线16延伸到第一区域20内的电路系统。此电路系统可以包含字线电路系统(WD)、逻辑电路系统等；其中驱动器在图1中被描述为SWD，以指示所述驱动器可以包括子电路(即，子字线驱动器)。第一区域20被耦接以接收行地址21。
第二区域22紧邻存储器阵列12，并且位线18延伸到第二区域22内的电路系统。此电路系统可以包含感测放大器电路系统(SA)、均衡器电路系统(EQ)、列选择电路系统(CS)等。第二区域22被电耦接以接收列地址23。数据24可以通过电路系统22来往于存储器单元阵列12进行传送。
位线18可以以小于字线16的间距的间距(即，比字线16的间距更紧密的间距)布置。因此，区域22的装置的间距可以比区域20的装置的间距更紧密。图1示出了被称为间距装置的区域22的装置，而区域20的装置被称为Peri装置(外围装置)。术语“间距装置”和“Peri装置”用于将区域22和20的装置彼此区分开。区域20的Peri装置可以包括第一晶体管(图1中未示出)，并且区域22的间距装置可以包括第二晶体管(图1中未示出)。第二晶体管可以以比第一晶体管更紧密的间距形成。
图2A和2B比较了与第一区域20相关联的示例第一晶体管30(图2A所示)和与第二区域22相关联的示例第二晶体管40(图2B所示)。
晶体管30和40中的每个晶体管包括栅极堆叠26(其中晶体管30的栅极堆叠被标记为栅极堆叠26a，并且晶体管40的栅极堆叠被标记为栅极堆叠26b)。每个栅极堆叠包含介电材料25、导电栅极材料27和绝缘加盖材料29。
介电材料25可以包含例如二氧化硅、氮氧化硅以及一或多种高k材料(例如，氧化铪、硅酸铪、氧化镧、氧化铝等)中的一或多种；其中术语高k意指大于二氧化硅的介电常数的介电常数。
导电栅极材料27可以包括一或多种任何合适的导电组合物，例如以下中的一或多种：各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂的半导体材料(例如，导电掺杂的硅、导电掺杂的锗等)。在一些实施例中，导电栅极材料包括导电掺杂的半导体材料(例如，导电掺杂的多晶硅、导电掺杂的非晶硅等)的区域以及含金属的区域(例如，包括钨的区域)。在一些实施例中，可以在导电材料27与介电材料25之间的界面处设置含金属的材料的薄层(例如，包括氮化铝钛、氮化钽、氮化钛等中的一或多种的薄层)，并且介电材料25可以包含高k材料，使得晶体管30和40是高k金属栅极(HKMG)晶体管。
绝缘加盖材料29可以包括一或多种任何合适的组合物；并且在一些实施例中可以包括氮化硅，基本上由其组成或由其组成。
栅极堆叠26a和26b被支撑在半导体基底28之上。基底28可以包括半导体材料；并且可以例如包括单晶硅，基本上由其组成或由其组成。基底28可以被称为半导体衬底。术语“半导体衬底”是指任何包括半导电材料的构造，所述半导电材料包含但不限于块状半导电材料(如半导电晶片(单独地或在包括其它材料的组合件中))和半导电材料层(单独地或在包括其它材料的组合件中)。术语“衬底”是指任何支撑结构，包含但不限于上述半导体衬底。在一些应用中，基底28可以对应于含有一或多种与集成电路制作相关联的材料的半导体衬底。此类材料可以包含例如难熔金属材料、屏障材料、扩散材料、绝缘体材料等中的一或多种。
基底28可以跨整个集成装置10延伸。区域20可以被视为对应于基底28的第一区域，并且区域22可以被视为对应于基底28的第二区域。存储器阵列12(图1)可以被视为沿基底28的第三区域(或存储器区域)。
晶体管30具有沿栅极堆叠26a的侧壁的第一间隔件32，其中此类第一间隔件具有第一厚度D1。第一间隔件32可以包括任何合适的材料，其中参照图3A-12B在下文对示例材料进行描述。
晶体管40具有沿栅极堆叠26b的侧壁的第二间隔件42，其中此类第二间隔件具有第二厚度D2。第二间隔件可以包括任何合适的材料，其中参照图3A-12B在下文对示例材料进行描述。
晶体管30包括延伸到基底28中并且紧邻间隔件32的第一源极/漏极区域34。晶体管30还包括位于间隔件32下方并且位于基底28内的晕环注入区域31和LDD(轻掺杂扩散)注入区域33。
与LDD区域33相比，晕环区域31将包括相反类型的增强导电性的掺杂剂。具体地，在一些实施例中，晕环区域31将是p型，而LDD区域33是n型，并且在其它实施例中，晕环区域将是n型，而LDD区域是p型。晕环区域31和LDD区域33通常被轻掺杂有增强导电性的掺杂剂；并且具体地，可以用增强导电性的掺杂剂将其掺杂到小于或等于约1019个原子/cm3的浓度。
源极/漏极区域34可以是与LDD区域33相同的导电性类型，并且相对于晕环区域31可以是相反的导电性类型。源极/漏极区域34可以被重掺杂有合适的增强导电性的掺杂剂。重掺杂可以对应于掺杂到至少约1020个原子/cm3的浓度。示例增强导电性的掺杂剂包含硼、磷、砷等。
晶体管40包括延伸到基底28中并且紧邻间隔件42的第二源极/漏极区域44；并且包括在间隔件42下方的晕环注入区域41和LDD(轻掺杂扩散)注入区域43。
晕环区域和LDD区域(31、33、41和43)可以减轻短沟道效应。
第一晶体管30包括位于栅极堆叠26a下方并且介于源极/漏极区域34之间的第一沟道区域36；并且类似地，第二晶体管40包括位于栅极堆叠26b下方并且介于源极/漏极区域44之间的第二沟道区域46。
栅极堆叠26a可以被视为包括对应于栅极堆叠26a的导电材料的第一晶体管栅极15a。在操作中，施加到栅极15a的充足的电压将诱发电场，所述电场使电流能够流过沟道区域36以将源极/漏极区域34彼此电耦接。如果到栅极的电压低于阈值水平，则电流将不流过沟道区域36，并且源极/漏极区域34将不会彼此电耦接。通过施加到栅极的电压电平对源极/漏极区域34的耦接/去耦接的选择性控制可以被称为源极/漏极区域的选通耦接。换句话说，晶体管30的源极/漏极区域34可以被视为是通过沟道区域36以选通方式彼此耦接的。类似地，第二晶体管40的源极/漏极区域44可以被视为是通过沟道区域46以选通方式彼此耦接的。
第一晶体管30包括栅极15a、源极/漏极区域34、晕环区域31、LDD区域33和沟道区域36。在一些实施例中，源极/漏极区域34、LDD区域33和晕环区域31可以被视为可操作地邻近栅极15a，因为通过区域31、33和34的电流可以通过操作栅极15a来控制。
第二晶体管40可以被视为包括栅极堆叠26b内的第二晶体管栅极15b，以及源极/漏极区域44、晕环区域41、LDD区域43和沟道区域46。在一些实施例中，源极/漏极区域44、LDD区域43和晕环区域41可以被视为可操作地邻近栅极15b，因为通过区域41、43和44的电流可以通过操作栅极15b来控制。
隔离区域51延伸到基底28中，以将邻近的晶体管装置彼此分开。隔离区域51可以包括一或多种任何合适的配置，并且在一些实施例中可以对应于浅沟槽隔离(STI)。在一些实施例中，隔离区域51可以包括二氧化硅，并且可以包括二氧化硅与基底28之间的氮化硅内衬。
绝缘块50跨第一区域20和第二区域22延伸。绝缘块50可以包括一或多种任何合适的组合物；并且在一些实施例中可以包括二氧化硅，基本上由其组成或由其组成。
第一电触点(互连件)38延伸穿过绝缘块50以与第一源极/漏极区域34电耦接，并且第二电触点(互连件)48延伸穿过绝缘块50以与源极/漏极区域44电耦接。电触点38和48可以包括一或多种任何合适的导电组合物，例如以下中的一或多种：各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂的半导体材料(例如，导电掺杂的硅、导电掺杂的锗等)。
值得注意的是，间距紧密的晶体管40的第二间隔件42的厚度D2小于间距较松散的晶体管30的第一间隔件32的厚度D1。此厚度差异可以在第一晶体管30和第二晶体管40的形成和/或操作期间实现优势。例如，区域20的间距较松散的晶体管30的间隔件32的较大厚度可以使此晶体管能够形成为在源极/漏极区域34之间具有更大的间隔，这可以减轻短沟道效应。进一步地，间距较紧密的晶体管44的较窄的间隔件42可以使得能够邻近栅极堆叠26b获得另外的空间用于注入源极/漏极区域44，并且可以提供用于形成互连件48的另外的间隔。
一些实施例包含用于高效地制作区域20的晶体管30和区域22的晶体管40的方法。具体地，可以将通用材料用于间隔件32和42，从而可以通过通用工艺步骤来制作此类间隔件。参照图3A-12B描述了示例方法。
参照图3A和3B，在半导体基底28的第一区域20和第二区域22之上形成第一栅极堆叠26a和第二栅极堆叠26b。第一栅极堆叠26a和第二栅极堆叠26b分别包括第一晶体管栅极15a和第二晶体管栅极15b；其中此类晶体管栅极对应于栅极堆叠内的导电材料(例如，导电材料27)。
第一栅极堆叠26a具有沿图3A的横截面的侧壁表面53a和55a，并且第二栅极堆叠26b具有沿图3B的横截面的侧壁表面53b和55b。
沿侧壁53a、53b、55a和55b形成保护内衬52。保护内衬52可以包括一或多种任何合适的组合物；并且在一些实施例中可以包括氮化硅，基本上由其组成或由其组成。保护内衬52可以保护沿侧壁53a、53b、55a和55b的导电材料27在各个工艺步骤期间不被氧化或以其它方式化学改性。
保护内衬52可以通过任何合适的加工形成。例如，可以形成保护内衬材料以跨基底28并且在栅极堆叠26a和26b之上延伸；并且随后可以各向异性地蚀刻此内衬材料以形成内衬52。
保护内衬52可以具有任何合适的厚度T；并且在一些实施例中，此类厚度可以在约8纳米(nm)到约12nm的范围内。
可以在形成保护内衬52之后，通过将合适的掺杂剂注入到区域20和22内的基底28中来形成晕环注入区域31和41以及LDD注入区域33和43。
参照图4A和4B，形成多层组合件54以跨半导体基底28的第一区域20和第二区域22延伸。多层组合件54具有跨半导体基底28的第一区域20延伸的第一部分56。第一部分56在第一栅极堆叠26a之上延伸。多层组合件54具有跨半导体基底28的第二区域22延伸的第二部分58。第二部分58在第二栅极堆叠26b之上延伸。
所展示的多层组合件54包括三个层60、62和64；所述三个层可以分别被称为第一层、第二层和第三层。层60、62和64分别包括材料61、63和65；所述材料可以被称为第一材料、第二材料和第三材料。在一些实施例中，层60、62和64可以被称为在彼此顶上形成，或在彼此之上形成。层60、62和64可以通过任何合适的加工(例如，原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等中的一或多种)来形成。
在一些实施例中，第三层64可以被称为多层组合件54的外层，第一层60可以被称为多层组合件的内层，并且第二层62可以被称为多层组合件的中间层。在一些实施例中，第二层62可以被称为夹在第一层60与第三层64之间。
在一些实施例中，第一材料61和第三材料65可以包括硅(Si)、硼(B)和氮(N)。第一材料和第三材料可以被称为包括SiBN，其中化学式指示主要成分而不是具体的化学计量。在一些实施例中，材料61和65内的硼浓度可以在约20原子百分比(at％)到约30at％的范围内。材料61和65内的硅与氮的比率(Si:N)可以在约10:1到约1:10的范围内。
第二材料63可以包括硅和氮(例如，氮化硅)；并且在一些实施例中可以被称为包括SiN，其中化学式指示主要成分而不是具体的化学计量。
层60、62和64可以包括任何合适的厚度T1、T2和T3。在一些实施例中，厚度T1可以在约10nm到约20nm的范围内，厚度T2可以在约1nm到约2nm的范围内，并且厚度T3可以在约5nm到约12nm的范围内。在一些实施例中，厚度T2可以小于或等于厚度T1和T3的约五分之一。
参照图5A和5B，将外层64氧化(即，经受灰化)以将氧(O)结合到外层中。这样将外层转化为包括SiBNO的材料67，其中化学式指示主要成分而不是具体的化学计量。灰化可以将外层64的全部SiBN转化为SiBNO，或者可以仅将外层64的SiBN的一部分转化为SiBNO。在一些实施例中，SiBNO包括浓度在约20at％到约30at％的范围内的硼。SiBNO内的硅与氮的比率(Si:N)可以在约10:1到约1:10的范围内。SiBNO内的氧气量可以大于约1at％、大于约5at％、大于约20at％、大于约25at％等。
外层64的氧化可以利用任何合适的条件；并且在一些实施例中可以利用氧等离子体。
参照图6A和6B，在多层组合件54的第一部分56之上形成保护材料66(即，在多层组合件54的与图6A所示的第一区域20相关联的部分之上形成所述保护材料)。多层组合件54的第二部分58未被保护材料66覆盖，并且相反，保持暴露(其中多层组合件的第二部分58是多层组合件54的与图6B的第二区域22相关联的部分)。
保护材料66可以包括一或多种任何合适的组合物；并且在一些实施例中可以包括经过光刻图案化的光刻胶，基本上由其组成或由其组成。
参照图7A和7B，从暴露的第二部分58(图7B所示的区域22内的部分)移除多层组合件54的外层64以使多层组合件54的第二部分58减薄。移除外层64(即，移除材料67)可以通过任何合适的加工来完成。在一些实施例中，可以通过利用稀释的氟氢酸(DHF)、硫酸和过氧化氢的组合(所谓的硫酸/过氧化物混合物(SPM))、缓冲氢氟酸(也称为缓冲氧化物蚀刻剂液BOE)等的湿法蚀刻相对于层62的氮化硅(材料63)选择性地移除材料67(经过氧化的SiBN；或者换句话说，SiBNO)。示例BOE组合物可在工业上以LAL30、LAL 800等形式获得。在一些示例实施例中，湿法蚀刻可以进行约35秒到约50秒的持续时间。在一些示例实施例中，DHF包括的可商购的氢氟酸与水的比率(HF:水)可以为约1:100到约1:500；其中可商购的氢氟酸包括的HF在水中的浓度可以在约10％到约49％的范围内(其中百分比是指重量浓度，w/w％)。
出于解释本公开的目的，如果蚀刻条件移除第一材料比第二材料更快，则蚀刻条件被视为相对于第二材料对第一材料是选择性的，所述蚀刻条件可以包含但不限于相对于第二材料对第一材料具有100％选择性的蚀刻条件。
在一些实施例中，SiBN可以仅被部分氧化，并且可以利用上述蚀刻剂(特别是BOE和DHF)中的一或多种相对于未经过氧化的SiBN选择性地移除经过氧化的SiBN。而且，在一些实施例中，可能存在内层60的一些暴露的SiBN材料61。在此类实施例中，可能优选地是利用DHF或BOE而不是SPM。具体地，SPM相对于SiBN对SiBNO的选择性可以小于DHF或BOE相对于SiBN对SiBNO的选择性。
参照图8A和8B，移除保护材料66(图7A)，并且各向异性地蚀刻多层组合件54的第一部分56和第二部分58(在图7A和7B中示出并标记)，以沿第一栅极堆叠26a形成第一侧壁间隔件32并且沿第二栅极堆叠26b形成第二侧壁间隔件42。在一些实施例中，第一间隔件32可以被视为包括保护材料52的SiN、材料61的SiBN、材料63的SiN和材料67的SiBNO；而第二间隔件42可以被视为包括保护材料52的SiN、材料61的SiBN和材料63的SiN。值得注意的是，第二间隔件42缺少材料67。因此，第二间隔件42比第一间隔件32薄。
用于形成间隔件32和42的各向异性蚀刻可以包括任何合适的加工条件；并且在一些实施例中可以包括利用CF4和CHF3中的一种或两种的干法蚀刻。
参照图9A和9B，在将第一源极/漏极区域34注入到基底28中期间，将第一间隔件32和第一栅极堆叠26a用作掩模，并且在将第二源极/漏极区域44注入到基底28中期间，将第二间隔件42和第二栅极堆叠26b用作掩模。
图9A的配置包括晶体管30，所述晶体管类似于以上参照图2A所描述的晶体管。此晶体管具有通过沟道区域36以选通方式彼此耦接的源极/漏极区域34；其中沿沟道区域36的电流通过操作晶体管栅极15a来选择性地控制。
图9B的配置包括晶体管40，所述晶体管类似于以上参照图2B所描述的晶体管。此晶体管具有通过沟道区域46以选通方式彼此耦接的源极/漏极区域44；其中沿沟道区域46的电流通过操作晶体管栅极15b来选择性地控制。
图9A的晶体管30可以代表跨第一区域20(即，图1的Peri装置区域)形成的多个基本上相同的晶体管，其中此类第一晶体管以第一间距形成；并且图9B的晶体管40可以代表跨第二区域22(即，图1的间距装置区域)形成的多个基本上相同的晶体管，其中此类第二晶体管以第二间距形成。第二间距可以小于第一间距，使得沿第二区域22形成的晶体管40以比沿第一区域20形成的晶体管30更紧密的间距相距。图9C图解地展示了沿集成装置10的第一区域20的晶体管30与沿集成装置10的第二区域22的晶体管40之间的示例关系。具体地，第一晶体管30被示出为相距第一间距P1，并且第二晶体管40被示出为相距小于第一间距P1(即，比第一间距P1更紧密)的第二间距P2。
参照图10A和10B，块50被形成为邻近晶体管30和40，并且跨集成装置10的区域20和22延伸。块50可以包括二氧化硅，基本上由其组成或由其组成。在一些实施例中，在形成绝缘块50之前，可以在半导体基底28之上并沿栅极堆叠26a和26b形成氮化硅内衬。在一些实施例中，块50可以被称为层间电介质(IDL)。在一些实施例中，块50可以被最初形成为在栅极堆叠26a和26b之上延伸，并且然后可以经受平坦化(例如，化学机械抛光CMP)以形成图10A和10B所展示的配置。
参照图11A和11B，穿过绝缘块50形成第一开口70以使源极/漏极区域34暴露，并且穿过绝缘块50形成第二开口72以使源极/漏极区域44暴露。
参照图12A和12B，在第一开口70和第二开口72内分别形成第一互连件38和第二互连件48。
在一些实施例中，图12A的第一晶体管30可以与第一电路系统(例如，SWD电路系统)相关联，所述第一电路系统与字线(例如，图1的字线16)耦接，所述字线延伸到与集成装置10的第三区域相关联的存储器阵列(例如，图1的存储器阵列12)。
在一些实施例中，图12B的第二晶体管40可以与第二电路系统(例如，SA电路系统)相关联，所述第二电路系统与位线(例如，图1的位线18)耦接，所述位线延伸到与集成装置10的第三区域相关联的存储器阵列(例如，图1的存储器阵列12)。
在一些实施例中，图12A的第一间隔件32可以被视为沿晶体管栅极15a的侧壁53a和55a形成；其中除了包括保护内衬52的SiN、材料61的SiBN和材料63的SiN之外，此类间隔件还包括材料67的SiBNO。在此类实施例中，图12B的第二间隔件42可以被视为沿晶体管栅极15b的侧壁53b和55b形成；其中此类间隔件不包括材料67，而是仅包括保护内衬52的SiN、材料61的SiBN和材料63的SiN。
在一些实施例中，保护内衬52可以被视为对应于沿晶体管栅极15a和15b的第一SiN层，并且材料63可以被视为对应于沿此类晶体管栅极的第二SiN层。材料61可以被视为是夹在此类第一SiN层与第二SiN层之间的SiBN。材料67可以被视为是位于第一晶体管30的第二SiN层的外面并且直接抵靠所述第二SiN层的SiBNO。
在一些实施例中，第一间隔件32和第二间隔件42可以各自被视为包括多个层，并且除了间隔件32包括不存在于间隔件42中的另外的层(材料67)之外，包括彼此相同的层。在一些实施例中，此类另外的层可包括SiBNO。
图12A和12B的配置具有在侧壁间隔件32和42下方的晕环区域和LDD区域(31、33、41和43)。此类区域是任选的，并且在一些实施例中，图12A和12B的晕环区域和LDD区域中的一或多个区域可以省略。而且，应当理解，除了晕环区域和LDD区域之外或者可替代于晕环区域和LDD区域，可以设置其它注入区域(未示出)。
上文讨论的组合件和结构可以在集成电路内利用(其中术语“集成电路”意指由半导体衬底支撑的电子电路)；并且可以结合到电子系统中。此类电子系统可以用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和专用模块中，并且可以包含多层多芯片模块。电子系统可以是各种系统中的任何系统，例如，相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、车辆、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞行器等。
除非另有指定，否则本文描述的各种材料、物质、组合物等可以通过当前已知的或是尚待开发的任何合适的方法形成，所述方法包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“介电”和“绝缘”可以用来描述具有绝缘电性质的材料。在本公开中，所述术语被视为是同义的。在一些情况下使用术语“介电”并且在其它情况下使用术语“绝缘”(或“电绝缘”)可能是为了提供本公开内的语言变化以简化随后的权利要求内的前提基础，而不是用于指示任何显著的化学或电气差异。
术语“电连接”和“电耦接”都可以在本公开中使用。所述术语被视为是同义的。在一些情况下使用一个术语并且在其它情况下使用另一个术语可能是为了提供本公开内的语言变化以简化随后的权利要求内的前提基础。
各个实施例在附图中的特定朝向仅用于说明目的，并且在一些应用中，可以相对于所示朝向旋转实施例。本文提供的描述以及随后的权利要求涉及在各个特征之间具有所描述关系的任何结构，而不论所述结构是处于附图的特定朝向，还是相对于此类朝向旋转。
除非另有指示，否则所附图示的横截面视图仅示出横截面的平面内的特征，而未示出横截面的平面后面的材料，以简化附图。
当一个结构在上文中被称为“位于另一个结构上”、“邻近另一个结构”或“抵靠另一个结构”时，所述结构可以直接位于另一个结构上，或者也可以存在中间结构。相比之下，当一个结构被称为“直接位于另一个结构上”、“直接邻近另一个结构”或“直接抵靠另一个结构”时，不存在中间元件。术语“正下方”、“正上方”等并不指示直接物理接触(除非另有明确说明)，而是指示垂直对齐。
结构(例如，层、材料等)可以被称为“竖直延伸”以指示所述结构总体上从下面的基底(例如，衬底)向上延伸。竖直延伸的结构可以相对于基底的上表面基本上正交地延伸，或者不如此延伸。
一些实施例包含一种形成集成装置的方法。第一晶体管栅极形成在半导体基底的第一区域之上。第二晶体管栅极形成在所述半导体基底的第二区域之上。形成多层组合件以跨所述半导体基底的所述第一区域和所述第二区域延伸。所述多层组合件的第一部分跨所述第一区域并且位于所述第一晶体管栅极之上。所述多层组合件的第二部分跨所述第二区域并且位于所述第二晶体管栅极之上。在所述多层组合件的所述第一部分之上形成保护材料，同时使所述多层组合件的所述第二部分暴露。从所述暴露的第二部分移除所述多层组合件的外层以使所述多层组合件的所述第二部分减薄。各向异性地蚀刻所述多层组合件的所述第一部分以沿所述第一晶体管栅极形成第一侧壁间隔件。各向异性地蚀刻所述多层组合件的所述经过减薄的第二部分以沿所述第二晶体管栅极形成第二侧壁间隔件。在将第一源极/漏极区域注入到所述半导体基底的所述第一区域中期间，将所述第一侧壁间隔件和所述第一晶体管栅极用作掩模。所述第一源极/漏极区域通过所述第一晶体管栅极以选通方式彼此耦接。在将第二源极/漏极区域注入到所述半导体基底的所述第二区域中期间，将所述第二侧壁间隔件和所述第二晶体管栅极用作掩模。所述第二源极/漏极区域通过所述第二晶体管栅极以选通方式彼此耦接。
一些实施例包含一种集成装置，所述集成装置具有位于半导体基底之上的晶体管栅极。侧壁间隔件沿所述晶体管栅极的侧壁。所述侧壁间隔件包含SiBNO，其中所述化学式列出了主要成分而不是具体的化学计量。源极/漏极区域位于所述半导体基底内并且可操作地紧邻所述晶体管栅极。
一些实施例包含一种集成装置，所述集成装置具有位于半导体基底的第一区域之上的第一晶体管栅极，并且具有位于所述半导体基底的第二区域之上的第二晶体管栅极。第一侧壁间隔件沿所述第一晶体管栅极的侧壁。所述第一侧壁间隔件包含SiBNO，其中所述化学式列出了主要成分而不是具体的化学计量。所述第一侧壁间隔件具有第一厚度。第二侧壁间隔件沿所述第二晶体管栅极的侧壁。所述第二侧壁间隔件具有小于所述第一厚度的第二厚度。第一源极/漏极区域位于所述半导体基底内并且可操作地紧邻所述第一晶体管栅极。第二源极/漏极区域位于所述半导体基底内并且可操作地紧邻所述第二晶体管栅极。
根据法规，已经以或多或少特定于结构和方法特征的语言描述了本文公开的主题。然而，应当理解，权利要求不限于所示出和所描述的具体特征，因为本文公开的装置包括示例实施例。因此，权利要求应具有如字面上表达的整个范围，并且应根据等同原则进行适当解释。

Claims (33)

1.一种形成集成装置的方法，所述方法包括：
在半导体基底的第一区域之上形成第一晶体管栅极，并且在所述半导体基底的第二区域之上形成第二晶体管栅极；
形成跨所述半导体基底的所述第一区域和所述第二区域延伸的多层组合件，所述多层组合件的第一部分跨所述第一区域并且位于所述第一晶体管栅极之上且沿着所述第一晶体管栅极的侧壁延伸，并且所述多层组合件的第二部分跨所述第二区域并且位于所述第二晶体管栅极之上且沿着所述第二晶体管栅极的侧壁延伸；
在所述多层组合件的所述第一部分之上形成保护材料，同时使所述多层组合件的所述第二部分暴露；
从暴露的第二部分移除所述多层组合件的外层以使所述多层组合件的所述第二部分减薄；
各向异性地蚀刻所述多层组合件的所述第一部分以沿所述第一晶体管栅极形成第一侧壁间隔件；
各向异性地蚀刻所述多层组合件的经过减薄的第二部分以沿所述第二晶体管栅极形成第二侧壁间隔件；
在将第一源极/漏极区域注入到所述半导体基底的所述第一区域中期间，将所述第一侧壁间隔件和所述第一晶体管栅极用作掩模，所述第一源极/漏极区域通过所述第一晶体管栅极以选通方式彼此耦接；以及
在将第二源极/漏极区域注入到所述半导体基底的所述第二区域中期间，将所述第二侧壁间隔件和所述第二晶体管栅极用作掩模，所述第二源极/漏极区域通过所述第二晶体管栅极以选通方式彼此耦接。
2.根据权利要求1所述的方法，其进一步包括在形成所述多层组合件之前，沿所述第一晶体管栅极和所述第二晶体管栅极的侧壁形成保护内衬。
3.根据权利要求2所述的方法，其中所述保护内衬包括氮化硅。
4.根据权利要求3所述的方法，其中所述保护内衬的厚度在8nm到12nm的范围内。
5.根据权利要求2所述的方法，其进一步包括，在形成所述保护内衬之后，在形成所述多层组合件之前，在所述半导体基底的所述第一区域内并且可操作地邻近所述第一晶体管栅极形成晕环注入区域和/或LDD注入区域。
6.根据权利要求2所述的方法，其进一步包括，在形成所述保护内衬之后，在形成所述多层组合件之前，在所述半导体基底的所述第二区域内并且可操作地邻近所述第二晶体管栅极形成晕环注入区域和/或LDD注入区域。
7.根据权利要求1所述的方法，其中：
第一晶体管包括所述第一晶体管栅极和所述第一源极/漏极区域；
第二晶体管包括所述第二晶体管栅极和所述第二源极/漏极区域；
所述第一晶体管是以第一间距形成的多个基本上相同的第一晶体管之一；并且
所述第二晶体管是以第二间距形成的多个基本上相同的第二晶体管之一，其中所述第二间距小于所述第一间距。
8.根据权利要求7所述的方法，其中：
存储器阵列位于所述半导体基底的第三区域之上；
所述存储器阵列具有存储器单元；
字线和位线跨所述存储器阵列延伸以寻址所述存储器单元；
所述字线与包括所述第一晶体管的第一电路系统耦接；并且
所述位线与包括所述第二晶体管的第二电路系统耦接。
9.一种形成集成装置的方法，所述方法包括：
在半导体基底的第一区域之上形成第一晶体管栅极，并且在所述半导体基底的第二区域之上形成第二晶体管栅极；
形成跨所述半导体基底的所述第一区域和所述第二区域延伸的多层组合件，所述多层组合件的第一部分跨所述第一区域并且位于所述第一晶体管栅极之上，并且所述多层组合件的第二部分跨所述第二区域并且位于所述第二晶体管栅极之上；
在所述多层组合件的所述第一部分之上形成保护材料，同时使所述多层组合件的所述第二部分暴露；
从暴露的第二部分移除所述多层组合件的外层以使所述多层组合件的所述第二部分减薄；
各向异性地蚀刻所述多层组合件的所述第一部分以沿所述第一晶体管栅极形成第一侧壁间隔件；
各向异性地蚀刻所述多层组合件的经过减薄的第二部分以沿所述第二晶体管栅极形成第二侧壁间隔件；
在将第一源极/漏极区域注入到所述半导体基底的所述第一区域中期间，将所述第一侧壁间隔件和所述第一晶体管栅极用作掩模，所述第一源极/漏极区域通过所述第一晶体管栅极以选通方式彼此耦接；
在将第二源极/漏极区域注入到所述半导体基底的所述第二区域中期间，将所述第二侧壁间隔件和所述第二晶体管栅极用作掩模，所述第二源极/漏极区域通过所述第二晶体管栅极以选通方式彼此耦接；其中
所述多层组合件包括SiN之上的SiBN，其中所述化学式列出了主要成分而不是具体的化学计量；
所述SiBN是所述多层组合件的所述外层；并且
所述移除所述多层组合件的所述外层包括将所述SiBN氧化为SiBNO，并且然后相对于所述SiN选择性地移除所述SiBNO，其中所述化学式列出了主要成分而不是具体的化学计量。
10.根据权利要求9所述的方法，其中所述选择性地移除所述SiBNO利用氢氟酸。
11.根据权利要求9所述的方法，其中所述选择性地移除所述SiBNO利用硫酸和过氧化氢的组合。
12.一种形成集成装置的方法，所述方法包括：
在半导体基底的第一区域之上形成第一晶体管栅极，并且在所述半导体基底的第二区域之上形成第二晶体管栅极；
形成跨所述半导体基底的所述第一区域和所述第二区域延伸的多层组合件，所述多层组合件的第一部分跨所述第一区域并且位于所述第一晶体管栅极之上，并且所述多层组合件的第二部分跨所述第二区域并且位于所述第二晶体管栅极之上；
在所述多层组合件的所述第一部分之上形成保护材料，同时使所述多层组合件的所述第二部分暴露；
从暴露的第二部分移除所述多层组合件的外层以使所述多层组合件的所述第二部分减薄；
各向异性地蚀刻所述多层组合件的所述第一部分以沿所述第一晶体管栅极形成第一侧壁间隔件；
各向异性地蚀刻所述多层组合件的经过减薄的第二部分以沿所述第二晶体管栅极形成第二侧壁间隔件；
在将第一源极/漏极区域注入到所述半导体基底的所述第一区域中期间，将所述第一侧壁间隔件和所述第一晶体管栅极用作掩模，所述第一源极/漏极区域通过所述第一晶体管栅极以选通方式彼此耦接；
在将第二源极/漏极区域注入到所述半导体基底的所述第二区域中期间，将所述第二侧壁间隔件和所述第二晶体管栅极用作掩模，所述第二源极/漏极区域通过所述第二晶体管栅极以选通方式彼此耦接；其中
所述多层组合件包括第一层、所述第一层之上的第二层和所述第二层之上的第三层；
其中所述第一层、所述第二层和所述第三层分别包括SiBN、SiN和SiBN，其中所述化学式列出了主要成分而不是具体的化学计量；
所述第三层是所述多层组合件的所述外层；并且
所述移除所述多层组合件的所述外层包括将所述第三层的所述SiBN氧化为SiBNO，并且然后相对于所述第二层的所述SiN选择性地移除所述SiBNO，其中所述化学式列出了主要成分而不是具体的化学计量。
13.根据权利要求12所述的方法，其中所述第二层的厚度小于或等于所述第一层和所述第三层的厚度的五分之一。
14.根据权利要求12所述的方法，其中：
所述第一层的厚度在10nm到20nm的范围内；
所述第二层的厚度在1nm到2nm的范围内；并且
所述第三层的厚度在5nm到12nm的范围内。
15.一种集成装置，其包括：
晶体管栅极，所述晶体管栅极位于半导体基底之上；
侧壁间隔件，所述侧壁间隔件沿所述晶体管栅极的侧壁，所述侧壁间隔件包括沿所述晶体管栅极的SiN的第一区域并且包括SiBNO的第二区域，其中所述化学式列出了主要成分而不是具体的化学计量，所述第二区域通过所述第一区域与所述晶体管栅极隔开；以及
源极/漏极区域，所述源极/漏极区域位于所述半导体基底内并且可操作地紧邻所述晶体管栅极。
16.根据权利要求15所述的集成装置，其中所述侧壁间隔件包括位于所述SiBNO与所述晶体管栅极之间的SiN和SiBN，其中所述化学式列出了主要成分而不是具体的化学计量。
17.根据权利要求16所述的集成装置，其中所述SiBN包括在20原子百分比到30原子百分比的范围内的硼浓度。
18.根据权利要求16所述的集成装置，其中所述SiBNO包括在20原子百分比到30原子百分比的范围内的硼浓度。
19.根据权利要求16所述的集成装置，其中所述SiBNO包括在20原子百分比到30原子百分比的范围内的硼浓度；并且其中所述SiBN包括在20原子百分比到30原子百分比的范围内的硼浓度。
20.根据权利要求16所述的集成装置，其中所述SiN位于所述SiBN与所述SiBNO之间。
21.根据权利要求20所述的集成装置，其中所述SiN比所述SiBN和所述SiBNO薄。
22.根据权利要求15所述的集成装置，其中所述侧壁间隔件包括：
第一SiN层，所述第一SiN层沿晶体管栅极的所述侧壁；
SiBN层，所述SiBN层位于所述第一SiN层之上；
第二SiN层，所述第二SiN层位于所述SiBN层之上；以及
SiBNO层，所述SiBNO层位于所述第二SiN层之上；并且
其中所述化学式列出了主要成分而不是具体的化学计量。
23.根据权利要求15所述的集成装置，其进一步包括晕环区域和/或LDD区域，所述晕环区域和/或LDD区域位于所述半导体基底内并且位于所述侧壁间隔件下方。
24.一种集成装置，其包括：
第一晶体管栅极，所述第一晶体管栅极位于半导体基底的第一区域之上；
第一侧壁间隔件，所述第一侧壁间隔件沿所述第一晶体管栅极的侧壁，所述第一侧壁间隔件包括SiBNO，其中所述化学式列出了主要成分而不是具体的化学计量，所述第一侧壁间隔件具有第一厚度；
第二晶体管栅极，所述第二晶体管栅极位于所述半导体基底的第二区域之上；
第二侧壁间隔件，所述第二侧壁间隔件沿所述第二晶体管栅极的侧壁，所述第二侧壁间隔件具有小于所述第一厚度的第二厚度；
第一源极/漏极区域，所述第一源极/漏极区域位于所述半导体基底内并且可操作地紧邻所述第一晶体管栅极；以及
第二源极/漏极区域，所述第二源极/漏极区域位于所述半导体基底内并且可操作地紧邻所述第二晶体管栅极。
25.根据权利要求24所述的集成装置，其中所述SiBNO包括在20原子百分比到30原子百分比的范围内的硼浓度。
26.根据权利要求24所述的集成装置，其中所述第一侧壁间隔件包括位于所述SiBNO与所述第一晶体管栅极之间的多个层；并且其中所述第二侧壁间隔件包括所述多个层但不包括所述SiBNO。
27.根据权利要求26所述的集成装置，其中所述多个层包含SiN和SiBN，其中所述化学式列出了主要成分而不是具体的化学计量。
28.根据权利要求26所述的集成装置，其中所述多个层包含夹在两个SiN层之间的SiBN层，其中所述化学式列出了主要成分而不是具体的化学计量。
29.根据权利要求28所述的集成装置，其中所述SiBNO位于所述SiN层之一的外面并且直接抵靠所述SiN层之一。
30.根据权利要求24所述的集成装置，其中：
第一晶体管包括所述第一晶体管栅极和所述第一源极/漏极区域；
第二晶体管包括所述第二晶体管栅极和所述第二源极/漏极区域；
所述第一晶体管是以第一间距形成的多个基本上相同的第一晶体管之一；并且
所述第二晶体管是以第二间距形成的多个基本上相同的第二晶体管之一，其中所述第二间距小于所述第一间距。
31.根据权利要求30所述的集成装置，其中：
存储器阵列位于所述半导体基底的区域之上；
所述存储器阵列具有存储器单元；
字线和位线跨所述存储器阵列延伸以寻址所述存储器单元；
所述字线与包括所述第一晶体管的第一电路系统耦接；并且
所述位线与包括所述第二晶体管的第二电路系统耦接。
32.根据权利要求24所述的集成装置，其进一步包括晕环区域和/或LDD区域，所述晕环区域和/或LDD区域位于所述半导体基底内并且位于所述第一侧壁间隔件下方。
33.根据权利要求24所述的集成装置，其进一步包括晕环区域和/或LDD区域，所述晕环区域和/或LDD区域位于所述半导体基底内并且位于所述第二侧壁间隔件下方。
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