CN112397129B - 半导体存储器装置及其操作方法 - Google Patents

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Abstract

半导体存储器装置及其操作方法。半导体存储器装置包括存储器单元阵列、外围电路和控制逻辑。存储器单元阵列包括多个平面。外围电路被配置为针对多个平面执行平面交错操作。控制逻辑基于由控制逻辑接收到的操作重置命令的类型，控制外围电路以重置多个平面中的至少一个平面的操作。

Description

半导体存储器装置及其操作方法
技术领域
本公开涉及一种电子装置，并且更具体地，涉及一种半导体存储器装置及其操作方法。
背景技术
存储器装置可以形成为其中串水平地布置在半导体基板上的二维结构，或者其中串垂直地层叠在半导体基板上的三维结构。三维存储器装置是设计用于解决二维存储器装置的集成度限制的存储器装置，并且可以包括在垂直方向上层叠在半导体基板上的多个存储器单元。
发明内容
本公开的实施方式旨在提供一种具有提高的操作速度的半导体存储器装置及该半导体存储器装置的操作方法。
根据本公开的实施方式的半导体存储器装置包括存储器单元阵列、外围电路和控制逻辑。存储器单元阵列包括多个平面(plane)。外围电路被配置为针对多个平面执行平面交错操作。控制逻辑基于由控制逻辑接收到的操作重置命令的类型，控制外围电路以重置针对多个平面中的至少一个平面的平面交错操作。
根据本公开的实施方式，一种操作包括多个平面的半导体存储器装置的方法包括：开始针对多个平面的平面交错操作；从控制器接收操作重置命令；以及基于操作重置命令的类型，重置针对多个平面中的至少一个平面的平面交错操作。
根据本公开的实施方式，一种存储器装置的操作方法，该操作方法用于对存储器装置内包括的多个平面执行平面交错操作，该操作方法包括：响应于指示被选平面的地址和第一命令，终止对被选平面的平面交错操作，同时保持对其余平面的平面交错操作；以及响应于在终止之后提供的第二命令和地址，在完成对其余平面的平面交错操作之后，执行对被选平面的平面交错操作。在对其余平面的平面交错操作完成之后，完成响应于第二命令的平面交错操作。
根据本公开的实施方式，可以提供具有提高的操作速度的半导体存储器装置及操作该半导体存储器装置的方法。
附图说明
图1是用于描述存储器系统的图。
图2是例示在控制器和半导体存储器装置之间交换的信号的图。
图3是用于描述诸如图1和图2所示的半导体存储器装置的图。
图4是用于描述多平面结构的图。
图5是用于描述诸如图4所示的存储块的图。
图6是用于描述图5的存储块以三维配置的实施方式的图。
图7是用于描述图4的存储块以三维配置的另一实施方式的图。
图8A和图8B是例示根据平面交错方案的读取操作的时序图。
图9A和图9B是例示当在平面交错操作期间接收到全平面重置命令时半导体存储器装置的操作的时序图。
图10A和图10B是例示当在平面交错操作期间接收到单独平面重置命令时半导体存储器装置的操作的时序图。
图11是例示根据本公开的实施方式的诸如图3所示的控制逻辑之类的控制逻辑的框图。
图12是例示根据本公开的实施方式的诸如图11所示的控制信号发生器之类的控制信号发生器的框图。
图13是例示根据本公开的实施方式的操作半导体存储器装置的方法的流程图。
图14是例示图13所示的步骤S150的更详细实施方式的流程图。
图15是例示包括图3的半导体存储器装置的存储器系统的框图。
图16是例示图15的存储器系统的应用示例的框图。
图17是例示包括参照图16描述的存储器系统的计算系统的框图。
具体实施方式
将通过下面与附图一起详细描述的实施方式来描述本公开的优点和特征以及实现优点和特征的方法。然而，本公开不限于本文描述的实施方式，而是可以以其它形式实施。提供本实施方式以向本公开所属领域的技术人员详细描述本公开的技术精神，使得本领域技术人员可以容易地实现本公开的技术精神。
在整个说明书中，在一部分“连接”至另一部分的情况下，该情况不仅包括该部分“直接连接”至另一部分的情况，还包括该部分“间接连接”至另一部分并且另一元件介于它们之间的情况。在整个说明书中，在一部分包括元件的情况下，除非另有说明，否则该情况表示该部分可以包括其它元件而不排除其它元件。
在下文中，将参照附图详细描述本公开的优选实施方式。此时，应当注意，在附图中，在可能的情况下，相同的组件由相同的附图标记表示。另外，将省略可能使本公开的主旨不清楚的公知功能和配置的详细描述。
图1是用于描述存储器系统的图。
参照图1，存储器系统1000可以包括其中存储数据的半导体存储器装置1100，以及在主机Host的控制下控制半导体存储器装置1100的控制器1200。
主机300可以使用诸如通用串行总线(USB)、串行AT附件(SATA)、串行附件SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、PCI快速(PCIe)、快速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、带寄存器的DIMM(RDIMM)和负载减小的DIMM(LRDIMM)之类的各种通信方法中的至少一种与存储器系统1000通信。
半导体存储器装置1100可以被实现为当电力供应被切断时数据丢失的易失性存储器装置或即使电力供应被切断也保持数据的非易失性存储器装置。半导体存储器装置1100可以在控制器1200的控制下执行编程操作、读取操作或擦除操作。例如，在编程操作期间，半导体存储器装置1100可以从控制器1200接收命令、地址和数据并执行编程操作。在读取操作期间，半导体存储器装置1100可以从控制器1200接收命令和地址，并且向控制器1200输出所读取的数据。为此，半导体存储器装置1100可以包括用于输入和输出数据的输入/输出电路。
控制器1200通常可以控制存储器系统1000的操作，并且可以控制主机与半导体存储器装置1100之间的数据交换。例如，控制器1200可以根据主机的请求而控制半导体存储器装置1100以编程、读取或擦除数据。另外，控制器1200可以从主机接收数据和逻辑地址，并且将逻辑地址转换为指示数据在半导体存储器装置1100中的实际存储区域的物理地址。
控制器1200可以根据从主机接收的请求来生成命令。更具体地，半导体存储器装置1100可以包括多个平面，并且控制器1200可以基于来自主机的请求而控制包括多个平面的半导体存储器装置1100的平面交错操作。平面交错操作可以是根据平面交错方案的任何存储器访问操作。例如，根据平面交错方案对多个平面执行的读取操作可以是平面交错操作。控制器1200可以基于从主机接收到的多个读取请求来生成读取命令，以对不同平面的数据进行交错和读取，并且向存储器装置1100传送读取命令。基于读取命令，存储器装置1100可以在对多个平面执行读取操作时执行平面交错操作。稍后将参照图8A和图8B描述用于读取操作的平面交错操作。
图2是例示在控制器1200和半导体存储器装置1100之间交换的信号的图。参照图2，控制器1200和半导体存储器装置1100可以通过DQ[7：0]焊盘交换命令、数据或地址。此外，半导体存储器装置可以分别通过CE#、WE#、RE#、ALE、CLE和WP#焊盘接收芯片使能信号、写入使能信号、读取使能信号、地址锁存使能信号以及命令锁存使能信号、写入保护信号等。另外，半导体存储器装置1100可以通过RB焊盘输出就绪忙碌信号。当半导体存储器装置1100包括多个平面时，半导体存储器装置1100可以输出与各个平面相对应的多个就绪忙碌信号。
图3是用于描述图1和图2的半导体存储器装置的图。
参照图3，半导体存储器装置1100可以被实现为易失性存储器装置或非易失性存储器装置。在图3中，示出了非易失性存储器装置作为实施方式，但是本实施方式不限于非易失性存储器装置。
半导体存储器装置1100可以包括其中存储数据的存储器单元阵列100。半导体存储器装置1100可以包括外围电路200，外围电路200被配置为执行用于将数据存储在存储器单元阵列100中的编程操作、用于输出所存储的数据的读取操作、以及用于擦除所存储的数据的擦除操作。半导体存储器装置1100可以包括在控制器(图2的1200)的控制下控制外围电路200的控制逻辑300。另外，半导体存储器装置1100可以包括指示半导体存储器装置1100的操作状态的状态寄存器400。
存储器单元阵列100包括其中存储数据的多个存储器单元。例如，存储器单元阵列100可以包括一个或更多个平面，每个平面可以包括一个或更多个存储块。每个存储块可以包括多个存储器单元。包括多个平面的结构可以被称为多平面结构。半导体存储器装置1100的操作所需的用户数据和各条信息可以存储在存储块中。可以以二维或三维结构来实现存储块。三维结构的存储块主要用于提高集成度。具有二维结构的存储块可以包括平行于基板布置的存储器单元，并且具有三维结构的存储块可以包括在基板上垂直层叠的存储器单元。
外围电路200可以被配置为根据控制逻辑300的控制来执行编程操作、读取操作和擦除操作。例如，外围电路200可以包括电压发生电路210、行解码器220、页缓冲器组230、列解码器240、输入/输出电路250和电流感测电路260。
电压发生电路210可以响应于从控制逻辑300输出的操作信号OP_CMD而生成用于编程操作、读取操作和擦除操作的各种操作电压Vop。例如，电压发生电路210可以在控制逻辑300的控制下，生成诸如编程电压、验证电压、通过电压、读取电压和擦除电压之类的各种电压。
行解码器220可以响应于行地址RADD，向连接至存储器单元阵列100的存储块当中的被选存储块的本地线LL传送操作电压Vop。本地线LL可以包括本地字线、本地漏极选择线和本地源极选择线。另外，本地线LL可以包括连接到存储块的、诸如源极线之类的各种线。
页缓冲器组230可以连接到位线BL1到BLI，位线BL1到BLI连接到存储器单元阵列100的存储块。页缓冲器组230可以包括连接到位线BL1到BLI的多个页缓冲器PB1到PBI。页缓冲器PB1至PBI可以响应于页缓冲器控制信号PBSIGNALS而操作。例如，页缓冲器PB1至PBI可以临时存储通过位线BL1至BLI接收的数据，或者可以在读取操作或验证操作期间感测位线BL1至BLI的电压或电流。
列解码器240可以响应于列地址CADD在输入/输出电路250和页缓冲器组230之间传送数据。例如，列解码器240可以通过数据线DL与页缓冲器PB1至PBI交换数据，或者可以通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可以通过输入/输出焊盘DQ从图1的控制器1200接收命令CMD、地址ADD和数据，并且通过输入/输出焊盘DQ向控制器1200输出所读取的数据。例如，输入/输出电路250可以向控制逻辑300传送从控制器1200接收的命令CMD和地址ADD，或者与列解码器240交换数据DATA。
在读取操作或验证操作中，电流感测电路260可以响应于允许位VRY_BIT<#>而生成参考电流，将从页缓冲器组230接收的感测电压与通过参考电流生成的参考电压进行比较，并输出通过信号PASS或失败信号FAIL。
控制逻辑300可以响应于通过CE#、WE#、RE#、ALE、CLE和WP#焊盘接收的信号来接收命令CMD和地址ADD。控制逻辑300可以响应于命令CMD和地址ADD而输出操作信号OP_CMD、行地址RADD、页缓冲器控制信号PBSIGNALS以及允许位VRY_BIT<#>，以控制外围电路200。控制逻辑300可以响应于通过信号PASS或失败信号FAIL来确定验证操作是通过还是失败。
状态寄存器400可以基于从控制逻辑300接收的就绪忙碌信号RB来存储指示半导体存储器装置1100是处于就绪状态还是忙碌状态的数据。该数据可以作为就绪忙碌信号而通过RB焊盘传送给控制器1200。当存储器单元阵列100具有包括多个平面的多平面结构时，状态寄存器400可以输出与每个平面相对应的就绪忙碌信号。
图4是用于描述多平面结构的图。
参照图4，具有多平面结构的半导体存储器装置1100可以包括多个平面P1至P4。
例如，第一平面P1至第四平面P4可以包括在一个半导体存储器装置1100中。尽管图4中示出了4个平面，但是平面的数量不限于此。
行解码器RD1至RD4和页缓冲器组PBG1至PBG4可以分别连接至第一平面P1至第四平面P4，并且第一平面P1至第四平面P4可以独立操作。例如，第一平面P1可以连接到第一行解码器RD1和第一页缓冲器组PBG1并且可以独立操作，第二平面P2可以连接到第二行解码器RD2和第二页缓冲器组PBG2并且可以独立操作，第三平面P3可以连接到第三行解码器RD3和第三页缓冲器组PBG3并且可以独立操作，并且第四平面P4可以连接到第四行解码器RD4和第四页缓冲组PBG4并且可以独立操作。第一行解码器RD1至第四行解码器RD4以及第一页缓冲器组PBG1至第四页缓冲器组PBG4中的全部可以由图2的控制逻辑300控制，并且第一平面P1至第四平面P4可以同时操作。
例如，在读取操作中，第一行解码器RD1至第四行解码器RD4中的每个可以响应于接收到的行地址而向从第一平面P1至第四平面P4中的每个中选择的存储块施加读取电压。第一页缓冲器组PBG1至第四页缓冲器组PBG4可以通过感测连接至第一平面P1至第四平面P4的位线的电压或电流来临时存储读取数据。当第一平面P1至第四平面P4的所有感测操作完成时，临时存储在第一页缓冲器组PBG1至第四页缓冲器组PBG4中的读取数据可以通过图2的输入/输出电路250顺序地输出。例如，在首先输出第一页缓冲器组PBG1的读取数据之后，可以顺序地输出第二页缓冲器组PBG2至第四页缓冲器组PBG4的读取数据。这样的多平面读取操作将在后面参照图14进行描述。
多个平面中的每个可以包括多个存储块。为了并行地处理每个存储块的操作，可以执行同时处理针对多个平面的操作的多平面操作。在实施方式中，平面可以是当执行编程操作、读取操作或擦除操作时可以同时访问的存储区域的单位。因此，在半导体存储器装置1100包括多个平面的多平面结构中，半导体存储器装置1100可以同时对位于不同平面中的块或页执行擦除操作、读取操作或编程操作。
根据本公开的实施方式，控制器1200可以控制针对半导体存储器装置1100中包括的多个平面的读取操作。例如，控制器1200可以向半导体存储器装置1100提供针对不同平面的读取命令，使得半导体存储器装置1100在读取操作期间执行平面交错操作。此外，控制器1200可以向半导体存储器装置1100提供用于重置当前正在实现的半导体存储器装置1100的平面交错操作的命令。
例如，控制器1200可以向半导体存储器装置1100提供用于重置针对半导体存储器装置1100的全部平面的平面交错操作的全平面重置命令。半导体存储器装置1100可以基于接到收的全平面重置命令而停止针对全部平面的平面交错操作。
在另一示例中，控制器1200可以向半导体存储器装置1100提供用于重置对与单独平面重置命令相对应的被选平面的重置平面交错操作的单独平面重置命令。在这种情况下，指示平面交错操作要被重置的被选平面的平面地址可以与单独平面重置命令一起提供给半导体存储器装置1100。半导体存储器装置1100可以基于单独平面重置命令和指示被选平面的平面地址，停止针对存储器单元阵列100中包括的多个平面当中的被选平面的平面交错操作。
因此，根据控制器1200的需要，在平面交错操作期间可以重置针对全部平面或针对被选平面的平面交错操作。因此，可以更高效地控制半导体存储器装置1100的操作。
图5是用于描述图4的存储块的图。
参照图5，由于图4中所示的多个存储块BLK1至BLK6可以配置为彼此基本相似，因此仅以第一存储块BLK1为例进行描述。
第一存储块BLK1可以包括连接在位线BL1至BLI与源极线SL之间的多个单元串ST。例如，单元串ST可以分别连接至位线BL1至BLI，并且可以共同连接至源极线SL。由于单元串ST彼此相似地配置，因此下面将以连接到第一位线BL1的串ST为例进行描述。
单元串ST可以包括串联连接在源极线SL和第一位线BL1之间的源极选择晶体管SST、第一存储器单元F1至第n存储器单元Fn(n是正整数)、以及漏极选择晶体管DST。源极选择晶体管SST和漏极选择晶体管DST的数量不限于图4中所示的数量。源极选择晶体管SST可以连接在源极线SL和第一存储器单元F1之间。第一存储器单元F1至第n存储器单元Fn可以串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。漏极选择晶体管DST可以连接在第n存储器单元Fn和第一位线BL1之间。尽管图中未示出，但是虚拟单元可以进一步连接在存储器单元F1至Fn之间或者连接在源极选择晶体管SST和漏极选择晶体管DST之间。
包括在不同单元串ST中的源极选择晶体管SST的栅极可以连接至源极选择线SSL，第一存储器单元F1至第n存储器单元Fn的栅极可以连接至第一字线WL1至第n字线WLn，并且漏极选择晶体管DST的栅极可以连接到漏极选择线DSL。这里，分别连接到字线WL1至WLn的一组存储器单元被称为页PG。例如，包括在不同单元串ST中的存储器单元F1至Fn当中的连接至第一字线WL1的一组第一存储器单元F1可以是一个物理页PPG。可以以物理页PPG为单位执行编程操作和读取操作。
图6是用于描述其中图5的存储块以三维配置的实施方式的图。
参照图6，以三维结构实现的存储块BLK1可以在基板上以垂直(Z方向)I形状形成，并且可以包括布置在位线BL和源极线SL之间的多个单元串ST。另选地，可以形成阱来代替源极线SL。这种结构也称为比特成本可伸缩(BiCS)。例如，当在基板上水平地形成源极线SL时，可以在源极线SL上沿垂直方向(Z方向)形成具有BiCS结构的单元串ST。
更具体地，单元串ST可以沿第一方向(X方向)和第二方向(Y方向)中的每个方向布置。单元串ST可以包括彼此层叠并间隔开的源极选择线SSL、字线WL和漏极选择线DSL。源极选择线SSL、字线WL和漏极选择线DSL的数量不限于附图中所示的数量，并且可以根据半导体存储器装置1100而不同。单元串ST可以包括垂直沟道膜CH和位线BL，该垂直沟道膜CH垂直贯穿源极选择线SSL、字线WL和漏极选择线DSL，并且位线BL与垂直沟道膜CH的向漏极选择线DSL的上部突出的上部接触并且在第二方向(Y方向)上延伸。存储器单元可以形成在字线WL和垂直沟道膜CH之间。接触插塞CT可以进一步形成在位线BL和垂直沟道膜CH之间。
图7是用于描述其中图4的存储块以三维配置的另一实施方式的图。
参照图7，以三维结构实现的第一存储块BLK1可以在基板上形成为垂直方向(Z方向)的U形状，并且可以包括连接在位线BL和源极线SL之间的成对的源极串ST_S和漏极串ST_D。源极串ST_S和漏极串ST_D可以通过管道栅PG彼此连接以形成U形结构。管道栅PG可以形成在管道线PL中。具体地，源极串ST_S可以垂直地形成在源极线SL和管道线PL之间，并且漏极串ST_D可以垂直地形成在位线BL和管道线PL之间。这样的结构也被称为管形比特成本可缩放(P-BiCS)。
更具体地，漏极串ST_D和源极串ST_S可以分别在第一方向(X方向)和第二方向(Y方向)上布置，并且漏极串ST_D和源极串ST_S可以沿着第二方向Y交替布置。漏极串ST_D可以包括彼此层叠且间隔开的字线WL和漏极选择线DSL，以及垂直穿过字线WL和漏极选择线DSL的漏极垂直沟道膜D_CH。源极串ST_S可以包括彼此层叠且间隔开的字线WL和源极选择线SSL，以及垂直穿过字线WL和源极选择线SSL的源极垂直沟道膜S_CH。漏极垂直沟道膜D_CH和源极垂直沟道膜S_CH可以通过管道线PL中的管道栅PG彼此连接。位线BL可以与漏极垂直沟道膜D_CH的向漏极选择线DSL的上部突出的上部接触，并且可以在第二方向(Y方向)上延伸。
除了参照图5至图7描述的结构之外，第一存储块BLK1可以以各种结构来实现。
图8A和图8B是例示根据平面交错方案的读取操作的时序图。
参照图8A和图8B，示出了通过图2中所示的DQ[7：0]焊盘接收到的命令、通过DQ[7：0]焊盘输出的数据、以及通过RB焊盘输出的就绪忙碌信号。通过RB焊盘输出的就绪忙碌信号可以指示半导体存储器装置1100中包括的平面P1、P2、P3和P4中的每一个的就绪状态或忙碌状态。如上所述，可以通过RB焊盘从图2中所示的状态寄存器400向控制器1200输出就绪忙碌信号。
在时间点t1，半导体存储器装置1100可以通过DQ[7：0]焊盘接收第一页读取命令。在实施方式中，第一页读取命令可以在图8A中例示为00h。此后，在时间点t2，半导体存储器装置1100可以通过DQ[7：0]焊盘接收指示要读取的页的地址ADDR。在时间点t2接收的地址ADDR可以是指示第一平面P1的地址。在时间点t3，半导体存储器装置1100可以通过DQ[7：0]焊盘接收第二页读取命令。在实施方式中，第二页读取命令可以指示为30h。在时间点t1和t4之间接收的第一页读取命令00h、页地址ADDR：P1、和第二页读取命令30h可以构成针对第一平面P1的读取命令。
随着接收到第二页读取命令30h，开始针对第一平面P1的读取操作。因此，在时间点t4，第一平面P1的就绪忙碌信号RB：P1从指示就绪状态的高值变为指示忙碌状态的低值。
在时间点t5，半导体存储器装置1100可以通过DQ[7：0]焊盘接收第一页读取命令00h，并且接收与第二平面P2中包括的页相对应的地址ADDR：P2以及第二页读取命令30h。在时间点t5和t6之间接收的第一页读取命令00h、页地址ADDR：P2和第二页读取命令30h可以构成针对第二平面P2的读取命令。
随着接收到第二页读取命令30h，执行针对第二平面P2的读取操作。因此，在时间点t6，第二平面P2的就绪忙碌信号RB：P2从指示就绪状态的高值变为指示忙碌状态的低值。
在时间点t7，半导体存储器装置1100可以通过DQ[7：0]焊盘接收第一页读取命令00h，并且接收与第三平面P3中包括的页相对应的地址ADDR：P3以及第二页读取命令30h。在时间点t7和t8之间接收的第一页读取命令00h、页地址ADDR：P3和第二页读取命令30h可以构成针对第三平面P3的读取命令。
随着接收到第二页读取命令30h，执行针对第三平面P3的读取操作。因此，在时间点t8，第三平面P3的就绪忙碌信号RB：P3从指示就绪状态的高值变为指示忙碌状态的低值。
在时间点t9，半导体存储器装置1100可以通过DQ[7：0]焊盘接收第一页读取命令00h，并且接收与第四平面P4中包括的页相对应的地址ADDR：P4以及第二页读取命令30h。在时间点t9和t10之间接收的第一页读取命令00h、页地址ADDR：P4和第二页读取命令30h可以构成针对第四平面P4的读取命令。
随着接收到第二页读取命令30h，执行针对第四平面P4的读取操作。因此，在时间点t10，第四平面P4的就绪忙碌信号RB：P4从指示就绪状态的高值变为指示忙碌状态的低值。
参照图8B(在图8A的时间点t10之后)，在时间点t11，完成针对第一平面P1的读取操作。因此，在时间点t11，第一平面P1的就绪忙碌信号RB：P1从低值变为高值。此外，半导体存储器装置1100可以在时间点t11和t12之间通过DQ[7：0]焊盘输出第一平面的读取数据(DATA OUT：P1)。
此后，在时间点t13，完成针对第二平面P2的读取操作。因此，在时间点t13，第二平面P2的就绪忙碌信号RB：P2从低值变为高值。此外，半导体存储器装置1100可以在时间点t13和t14之间通过DQ[7：0]焊盘输出第二平面的读取数据(DATA OUT：P2)。
针对第二平面P2的读取操作可以在时间点t12之前完成。然而，在这种情况下，可以在针对第一平面P1的数据输出操作完成之后开始针对第二平面P2的数据输出操作DATAOUT：P2。
类似地，在时间点t15和t16之间执行针对第三平面P3的数据输出操作DATA OUT：P3，并且在时间点t17之后执行针对第四平面P4的数据输出操作DATA OUT：P4。
如图8A和图8B所示，在包括多个平面的多平面结构中，半导体存储器装置可以在正在针对在前平面(例如，P1)执行读取操作的同时，响应于针对在后平面的读取命令而开始针对在后平面(例如，P2)的读取操作。如参照图8A和图8B所描述的存储器访问操作(例如，读取操作)的这种方案称为平面交错方案。例如，如参照图8A和图8B所描述的，根据平面交错方案对多个平面执行的读取操作可以是平面交错操作。因此，可以以流水线方式对多个平面执行读取操作，并且因此提高了半导体存储器装置的操作速度。
图9A和图9B是例示当在平面交错操作期间接收到全平面重置命令时半导体存储器装置的操作的时序图。
参照图9A，在时间点t21，半导体存储器装置1100可以通过DQ[7：0]焊盘接收第一页读取命令，并且在时间点t22，半导体存储器装置1100可以接收第一平面P1中包括的页的地址ADDR：P1。在时间点t23，半导体存储器装置1100可以通过DQ[7：0]焊盘接收第二页读取命令30h。
随着接收到第二页读取命令30h，开始针对第一平面P1的读取操作。因此，在时间点t24，第一平面P1的就绪忙碌信号RB：P1从指示就绪状态的高值变为指示忙碌状态的低值。
在时间点t25，半导体存储器装置1100可以通过DQ[7：0]焊盘接收第一页读取命令00h，并且可以接收与第二平面P2中包括的页相对应的地址ADDR：P2以及第二页读取命令30h。在时间点t25和t26之间接收的第一页读取命令00h、页地址ADDR：P2和第二页读取命令30h可以构成针对第二平面P2的读取命令。
随着接收到第二页读取命令30h，执行针对第二平面P2的读取操作。因此，在时间点t26，第二平面P2的就绪忙碌信号RB：P2从指示就绪状态的高值变为指示忙碌状态的低值。
在时间点t27，半导体存储器装置1100可以通过DQ[7：0]焊盘接收第一页读取命令00h，并且可以接收与第三平面P3中包括的页相对应的地址ADDR：P3以及第二页读取命令30h。在时间点t27和t28之间接收的第一页读取命令00h、页地址ADDR：P3和第二页读取命令30h可以构成针对第三平面P3的读取命令。
随着接收到第二页读取命令30h，执行针对第三平面P3的读取操作。因此，在时间点t28，第三平面P3的就绪忙碌信号RB：P3从指示就绪状态的高值变为指示忙碌状态的低值。
在时间点t29，半导体存储器装置1100可以通过DQ[7：0]焊盘接收第一页读取命令00h，并且可以接收与第四平面P4中包括的页相对应的地址ADDR：P4以及第二页读取命令30h。在时间点t29和t30之间接收的第一页读取命令00h、页地址ADDR：P4和第二页读取命令30h可以构成针对第四平面P4的读取命令。
随着接收到第二页读取命令30h，执行针对第四平面P4的读取操作。因此，在时间点t30，第四平面P4的就绪忙碌信号RB：P4从指示就绪状态的高值变为指示忙碌状态的低值。
参照图9B(在图9A的时间点t30之后)，在时间点t31，半导体存储器装置1100可以接收操作重置命令。在特定情况下，控制器1200可以确定校正针对特定平面的平面交错操作。例如，可能需要改变第二平面P2中的页地址，然后再次对第二平面P2执行平面交错操作。在这种情况下，控制器1200可以向通过平面交错方案执行读取操作的半导体存储器装置1100发送操作重置命令。在图9B中，从控制器1200发送给半导体存储器装置1100的操作重置命令可以是“全平面重置命令”。全平面重置命令可以是用于控制半导体存储器装置1100以重置针对存储器单元阵列100中包括的全部平面的平面交错操作的命令。在实施方式中，全平面重置命令可以被例示为图9B中的FFh。
随着接收到全平面重置命令FFh，在时间点t32，可以重置针对半导体存储器装置1100的全部平面P1、P2、P3和P4的平面交错操作。因此，在时间点t32，所有平面P1、P2、P3和P4的就绪忙碌信号RB：P1、RB：P2、RB：P3和RB：P4可以从低状态变为高状态。
此后，在时间点t33，控制器1200可以再次发送针对第一平面P1的读取命令。在时间点t33和t34之间发送的地址ADDR：PL1可以是与在时间段t22和t23期间发送的地址ADDR：P1相同的地址，或者可以不同于地址ADDR：P1。在时间点t34，开始针对半导体存储器装置1100的第一平面P1的读取操作。另外，在时间点t35，控制器1200可以再次发送针对第二平面P2的读取命令。因此，在时间点t36，开始针对半导体存储器装置1100的第二平面P2的读取操作。类似地，在时间点t35和t36之间发送的地址ADDR：PL2可以不同于在时间点t25和t26之间发送的地址ADDR：P2。此外，在时间点t37，控制器1200可以再次发送对第三平面P3的读取命令。因此，在时间点t38，开始针对半导体存储器装置1100的第三平面P3的读取操作。尽管图9B中未示出，但是在时间点t38之后，也可以再次发送针对第四平面P4的读取命令。
参照图9A和图9B，在平面交错操作期间，控制器1200可以向半导体存储器装置1100发送全平面重置命令FFh。在这种情况下，半导体存储器装置1100可以重置针对全部平面P1、P2、P3和P4的平面交错操作。此后，控制器1200可以向半导体存储器装置1100顺序发送读取命令，以控制半导体存储器装置1100从头开始再次执行平面交错操作。
然而，根据图9A和图9B所示的实施方式，即使当需要重置仅对被选平面(例如，P2)进行操作的平面交错操作时，也需要重置对全部平面的平面交错操作并从头开始平面交错操作。因此，对其余平面(例如，P1、P3和P4)的平面交错操作的完成被延迟，因此，半导体存储器装置1100的整体操作速度可能会劣化。
根据本公开的另一实施方式的半导体存储器装置，可以重置仅对被选平面(例如，P2)进行操作的平面交错操作。在这种情况下，由于尽管重置了对被选平面的平面交错操作，但是对其余平面进行操作的平面交错操作仍继续进行，因此可以提高半导体存储器装置1100的整体操作速度。
图10A和图10B是例示当在平面交错操作期间接收到单独平面重置命令时半导体存储器装置的操作的时序图。
参照图10A，在时间点t41，半导体存储器装置1100可以通过DQ[7：0]焊盘接收第一页读取命令，并且在时间点t42，半导体存储器装置1100可以接收第一平面P1中包括的页的地址ADDR：P1。在时间点t43，半导体存储器装置1100可以通过DQ[7：0]焊盘接收第二页读取命令30h。
随着接收到第二页读取命令30h，开始针对第一平面P1的读取操作。因此，在时间点t44，第一平面P1的就绪忙碌信号RB：P1从指示就绪状态的高值变为指示忙碌状态的低值。
在时间点t45，半导体存储器装置1100可以通过DQ[7：0]焊盘接收第一页读取命令00h，并且可以接收与第二平面P2中包括的页相对应的地址ADDR：P2以及第二页读取命令30h。在时间点t45和t46之间接收的第一页读取命令00h、页地址ADDR：P2、以及第二页读取命令30h可以构成针对第二平面P2的读取命令。
随着接收到第二页读取命令30h，执行针对第二平面P2的读取操作。因此，在时间点t46，第二平面P2的就绪忙碌信号RB：P2从指示就绪状态的高值变为指示忙碌状态的低值。
在时间点t47，半导体存储器装置1100可以通过DQ[7：0]焊盘接收第一页读取命令00h，并且可以接收与第三平面P3中包括的页相对应的地址ADDR：P3以及第二页读取命令30h。在时间点t47和t48之间接收的第一页读取命令00h、页地址ADDR：P3、以及第二页读取命令30h可以构成针对第三平面P3的读取命令。
随着接收到第二页读取命令30h，执行针对第三平面P3的读取操作。因此，在时间点t48，第三平面P3的就绪忙碌信号RB：P3从指示就绪状态的高值变为指示忙碌状态的低值。
在时间点t49，半导体存储器装置1100可以通过DQ[7：0]焊盘接收第一页读取命令00h，并且可以接收与第四平面P4中包括的页相对应的地址ADDR：P4以及第二页读取命令30h。在时间点t49和t50之间接收的第一页读取命令00h、页地址ADDR：P4和第二页读取命令30h可以构成针对第四平面P4的读取命令。
随着接收到第二页读取命令30h，执行针对第四平面P4的读取操作。因此，在时间点t50，第四平面P4的就绪忙碌信号RB：P4从指示就绪状态的高值变为指示忙碌状态的低值。
参照图10B(在图10A的时间点t49之后)，在时间点t51，半导体存储器装置1100可以接收操作重置命令。在特定情况下，控制器1200可以确定校正针对特定平面的平面交错操作。例如，可能需要改变第二平面P2中的页地址，然后再次执行平面交错操作。在这种情况下，控制器1200可以向通过平面交错方案执行读取操作的半导体存储器装置1100发送操作重置命令。在图10B中，从控制器1200向半导体存储器装置1100发送的操作重置命令可以是“单独平面重置命令”。单独平面重置命令可以是用于控制半导体存储器装置1100以重置针对存储器单元阵列100中包括的平面当中的由特定地址指示的平面P2的平面交错操作的命令。可以与单独平面重置命令一起提供特定地址。在实施方式中，单独平面重置命令在图10B中可以例示为FBh。在发送了单独平面重置命令FBh之后，可以发送指示要重置的平面的地址ADDR：P2。在时间点t51和t52之间发送的地址ADDR：P2可以指示平面交错操作要被重置的平面P2，并且可以不包括块地址或页地址。
随着接收到单独平面重置命令FBh和地址ADDR：P2，在时间点t52，针对第二平面P2的平面交错操作被重置。因此，第二平面P2的就绪忙碌信号RB：P2从低状态变为高状态。由于第二平面P2的就绪繁忙信号指示高状态，因此控制器1200可以再次发送针对第二平面P2的新的读取命令。因此，在时间点t54，响应于新的读取命令，开始针对第二平面P2的新的读取操作，并且第二平面P2的就绪忙碌信号RB：P2从高状态改变为低状态。
如图10B所示，当接收到针对第二平面P2的单独平面重置命令时，针对其它平面P1、P3和P4的读取操作(即，平面交错操作)继续进行。因此，在时间点t55，可以完成针对第一平面P1的读取操作。因此，在时间点t55，第一平面P1的数据输出操作DATA OUT：P1开始。
此后，在时间点t56，可以完成针对第三平面P3的读取操作。因此，在时间点t56和t57之间，执行第三平面P3的数据输出操作DATAOUT：P3。类似地，在时间点t58，可以完成对第四平面P4的读取操作。因此，在时间点t58和t60之间，可以执行第四平面P4的数据输出操作DATAOUT：P4。
此外，在时间点t59，可以完成针对第二平面P2的读取操作。由于在时间点t59仍在执行第四平面P4的数据输出操作DATA OUT：P4，因此第二平面P2的数据输出操作没有开始。在第四平面P4的数据输出操作DATAOUT：P4完成时的时间点t60，第二平面P2的数据输出操作DATAOUT：P2开始。
参照图10A和图10B，在平面交错操作期间，控制器1200可以向半导体存储器装置1100发送用于重置被选平面的平面交错操作的单独平面重置命令。响应于单独平面重置命令，半导体存储器装置1100可以重置对被选平面的平面交错操作。此后，控制器1200可以向半导体存储器装置1100发送新命令以对重置的平面执行操作。在此过程中，不会重置其它平面的平面交错操作。因此，提高了半导体存储器装置1100的操作速度。
图11是例示图3的控制逻辑300的实施方式的框图。
参照图11，控制逻辑300包括命令解码器310、地址解码器330和控制信号发生器350。
基于通过CLE焊盘接收的命令锁存使能信号，命令解码器310可以接收通过DQ[7：0]焊盘传送的命令。命令解码器310向控制信号发生器350传送通过对接收到的命令进行解码而生成的命令解码信号CDS。当由命令解码器310接收到的命令是操作重置命令时，命令解码信号CDS可以是指示操作重置命令是全平面重置命令还是单独平面重置命令的信号。
基于通过ALE焊盘接收的地址锁存使能信号，地址解码器330可以接收通过DQ[7：0]焊盘传送的地址。地址解码器330向控制信号发生器350传送通过对接收到的地址进行解码而生成的地址解码信号ADS。地址解码信号ADS可以是指示接收到的地址中所包括的平面地址、块地址、页地址等的信号。
当由命令解码器310接收到的命令是全平面重置命令时，地址解码器330可以不接收与该命令相对应的地址。此外，当由命令解码器310接收的命令是单独平面重置命令时，地址解码器330可以向控制信号发生器350传送指示与命令相对应的平面的地址解码信号ADS。
控制信号发生器350可以基于接收到的命令解码信号CDS和地址解码信号ADS而生成用于分别控制针对多个平面P1、P2、P3和P4的操作的操作控制信号OCS1、OCS2、OCS3和OCS4。操作控制信号OCS1、OCS2、OCS3和OCS4可以传送给图3所示的外围电路200，以控制针对存储器单元阵列100中包括的每个平面的操作。第一操作控制信号OCS1可以是用于控制第一平面P1的操作的信号。第二操作控制信号OCS2可以是用于控制第二平面P2的操作的信号。第三操作控制信号OCS3可以是用于控制第三平面P3的操作的信号。第四操作控制信号OCS4可以是用于控制第四平面P4的操作的信号。
此外，控制信号发生器350可以针对平面P1、P2、P3和P4中的每个生成就绪忙碌信号RB，并且向状态寄存器400传送就绪忙碌信号RB。
当从命令解码器310接收的命令解码信号CDS指示全平面重置命令时，控制信号发生器350可以生成用于重置全部的第一平面至第四平面P1、P2、P3和P4的操作控制信号OCS1、OCS2、OCS3和OCS4。同时，控制信号发生器350可以针对第一平面至第四平面P1、P2、P3和P4生成具有高值的就绪忙碌信号RB，并且向状态寄存器400输出所生成的就绪忙碌信号RB。
当从命令解码器310接收的命令解码信号CDS指示单独平面重置命令时，控制信号发生器350基于从地址解码器330接收的地址解码信号ADS而确定要重置的平面。例如，当地址解码信号ADS是指示第二平面P2的信号时，控制信号发生器350可以生成用于重置第二平面P2的操作控制信号OCS2。同时，控制信号发生器350可以针对第二平面P2生成具有高值的就绪忙碌信号RB2，并且向状态寄存器400输出所生成的就绪忙碌信号RB2。
图12是例示图11所示的控制信号发生器350的实施方式的框图。参照图12，控制信号发生器350包括重置解码信号处理器351、全平面重置控制器353和单独平面重置控制器355。
重置解码信号处理器351从命令解码器310接收命令解码信号CDS。当由命令解码器310接收的命令是操作重置命令时，从命令解码器310输出的命令解码信号CDS可以是指示操作重置命令是全平面重置命令还是单独平面重置命令的信号。
作为分析命令解码信号CDS的结果，当接收到的命令是全平面重置命令时，重置解码信号处理器351生成第一激活信号EN1。第一激活信号EN1被传送给全平面重置控制器353。全平面重置控制器353可以由第一激活信号EN1激活。
作为分析命令解码信号CDS的结果，当接收到的命令是单独平面重置命令时，重置解码信号处理器351生成第二激活信号EN2。第二激活信号EN2被传送给单独平面重置控制器355。可以由第二激活信号EN2来激活单独平面重置控制器355。
全平面重置控制器353接收第一激活信号EN1并生成用于重置第一平面至第四平面P1、P2、P3和P4的全平面重置信号RSA。全平面重置信号RSA可以用作图11所示的第一操作控制信号至第四操作控制信号OCS1、OCS2、OCS3和OCS4。同时，全平面重置控制器353针对第一平面至第四平面P1、P2、P3和P4生成具有高值的就绪忙碌信号RB，并向状态寄存器400输出所生成的就绪忙碌信号RB。
单独平面重置控制器355接收第二激活信号EN2和地址解码信号ADS，并生成用于重置第一平面至第四平面P1、P2、P3和P4中的任何一个的重置信号RSI。所生成的单独平面重置信号RSI可以是用于重置由地址解码信号ADS选择的平面Ps的信号。例如，当地址解码信号ADS是指示第二平面P2的信号时，被选平面Ps可以是第二平面。在这种情况下，单独平面重置信号RSI可以用作用于重置第二平面P2的第二操作信号OCS2。同时，单独平面重置控制器355针对被选平面Ps生成具有高值的就绪忙碌信号RB，并且向状态寄存器400输出所生成的就绪忙碌信号RB。例如，当地址解码信号ADS是指示第二平面P2的信号时，单独平面重置控制器355针对第二平面P2生成具有高值的就绪忙碌信号RB，并向状态寄存器400输出所生成的就绪忙碌信号RB。
图13是例示根据本公开的实施方式的操作半导体存储器装置的方法的流程图。
参照图13，半导体存储器装置1100基于从控制器1200接收到的命令而开始针对多个平面的平面交错操作(S110)。在步骤S110中执行的平面交错操作可以是如图8A、图9A和图10A所示的读取操作。
在执行针对多个平面的平面交错操作期间，半导体存储器装置1100从控制器1200接收操作重置命令(S130)。操作重置命令可以是全平面重置命令或单独平面重置命令中的一个。
半导体存储器装置基于接收的操作重置命令的类型来重置至少一个平面操作(S150)。稍后将参照图14描述步骤S150的更详细的实施方式。
图14是例示图13所示的步骤S150的更详细实施方式的流程图。
在步骤S210中，分析接收到的操作重置命令的类型。步骤S210可以由图11的命令解码器310执行。命令解码器310通过对接收到的操作重置命令进行解码来生成命令解码信号CDS。所生成的命令解码信号CDS可以传送给控制信号发生器350。
在步骤S230中，确定接收到的操作重置命令是否是单独平面重置命令。步骤S230可以由控制信号发生器350执行。控制信号发生器350基于命令解码信号CDS而确定接收到的操作重置命令是否为单独平面重置命令。
当接收到的操作重置命令是单独平面重置命令时(S230：是)，控制信号发生器350生成用于重置对与从地址解码器330接收到的地址解码信号相对应的被选平面(例如，P2)的平面交错操作的操作控制信号(例如，OCS2)。因此，可以响应于单独平面重置命令和地址解码信号来重置对被选平面的平面交错操作(S250)。
当接收到的操作重置命令是全平面重置命令时(S230：否)，控制信号发生器350生成用于重置针对全部平面P1、P2、P3和P4的平面交错操作的操作控制信号OCS1、OCS2、OCS3和OCS4。因此，可以响应于全平面重置命令来重置针对全部平面的平面交错操作(S270)。
如上所述，依据根据本公开的实施方式的半导体存储器装置，在平面交错操作期间根据接收到的操作重置命令的类型，重置全部平面的操作或者仅重置被选平面的操作。当重置被选平面的操作时，由于继续执行其余平面的操作，因此可以提高半导体存储器装置的整体操作速度。
图15是例示包括图3的半导体存储器装置的存储器系统的框图。
参照图15，存储器系统1000包括半导体存储器装置1100和控制器1200。半导体存储器装置1100可以是参照图1描述的半导体存储器装置。在下文中，将省略重复的描述。
控制器1200连接到主机Host和半导体存储器装置1100。控制器1200被配置为响应于来自主机Host的请求来访问半导体存储器装置1100。例如，控制器1200被配置为控制半导体存储器装置1100的读取操作、写入操作和后台操作。控制器1200被配置为提供半导体存储器装置1100与主机Host之间的接口。控制器1200被配置为驱动用于控制半导体存储器装置1100的固件。
控制器1200包括随机存取存储器(RAM)1210、处理单元1220、主机接口1230、存储器接口1240和纠错块1250。RAM 1210用作处理单元1220的操作存储器、半导体存储器装置1100与主机Host之间的缓存存储器、以及半导体存储器装置1100与主机Host之间的缓冲存储器中的至少一个。处理单元1220控制控制器1200的所有操作。此外，控制器1200可以在写入操作期间临时存储从主机Host提供的编程数据。
主机接口1230包括用于在主机Host和控制器1200之间执行数据交换的协议。作为实施方式，控制器1200被配置为通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、快速外围组件互连(PCI-快速)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议和专用协议之类的各种接口协议中的至少一种与主机Host通信。
存储器接口1240与半导体存储器装置1100接口连接。例如，存储器接口包括NAND接口或NOR接口。
纠错块1250被配置为使用纠错码(ECC)来检测和纠正从半导体存储器装置1100接收的数据中的错误。处理单元1220将根据纠错块1250的错误检测结果来控制半导体存储器装置1100以调整读取电压并再次执行读取操作。作为实施方式，纠错块1250可以设置为控制器1200的组件。
控制器1200和半导体存储器装置1100可以集成到一个半导体装置中。作为实施方式，控制器1200和半导体存储器装置1100可以集成到一个半导体装置中以形成存储卡。例如，控制器1200和半导体存储器装置1100可以集成到一个半导体装置中以形成诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)和通用闪存(UFS)之类的存储卡。
控制器1200和半导体存储器装置1100可以集成到一个半导体装置中以形成半导体驱动器(固态驱动器(SSD))。半导体驱动器(SSD)包括被配置为将数据存储在半导体存储器中的储存装置。当将存储器系统1000用作半导体驱动器(SSD)时，显著提高了连接到存储器系统1000的主机Host的操作速度。
作为另一示例，存储器系统1000被设置为诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数码相机、3维电视、数字音频记录仪、数字音频播放器、数字图片记录仪、数字图片播放器、数字视频记录仪和数字视频播放器、能够在无线环境中发送和接收信息的装置、配置家用网络的各种电子装置之一、配置计算机网络的各种电子装置之一、配置远程信息处理网络的各种电子装置之一、RFID装置或配置计算系统的各种组件之一之类的电子装置的各种组件中的一种。
作为实施方式，半导体存储器装置1100或存储器系统1000可以被安装为各种类型的封装件。例如，半导体存储器装置1100或存储器系统1000可以以诸如层叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫包中晶片、晶圆形式晶片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平包(TQFP)、小轮廓(SOIC)、收缩型小轮廓封装(SSOP)、薄型小轮廓(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级加工层叠封装(WSP)的方法来封装和安装。
图16是例示图15的存储器系统的应用示例的框图。
参照图16，存储器系统2000包括半导体存储器装置2100和控制器2200。半导体存储器装置2100包括多个半导体存储器芯片。多个半导体存储器芯片被分成多个组。
在图16中，多个组分别通过第一通道CH1至第k通道CHk与控制器2200通信。每个半导体存储器芯片与参照图1描述的半导体存储器装置1100类似地配置或操作。
每个组被配置为通过一个公共通道与控制器2200通信。与参照图15描述的控制器1200类似地配置控制器2200，并且控制器2200被配置为通过多个通道CH1至CHk来控制半导体存储器装置2100的多个存储器芯片。
图17是例示包括参照图16描述的存储器系统的计算系统的框图。
计算系统3000包括中央处理装置3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000通过系统总线3500电连接到中央处理装置3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的或由中央处理装置3100处理的数据存储在存储器系统2000中。
在图17中，半导体存储器装置2100通过控制器2200连接到系统总线3500。然而，半导体存储器装置2100可以被配置为直接连接到系统总线3500。这时，控制器2200的功能是由中央处理装置3100和RAM 3200执行。
在图17中，设置有参照图16描述的存储器系统2000。然而，可以用参照图15描述的存储器系统1000代替存储器系统2000。作为实施方式，计算系统3000可以被配置为包括参照图15描述的存储器系统1000和图16描述的存储器系统2000二者。
在本说明书和附图中公开的本公开的实施方式仅是用于描述本公开的技术内容并且促进对本公开的理解的示例，并非限制本公开的范围。对于本公开所属领域的技术人员将显而易见的是，除了本文公开的实施方式之外，还可以基于本公开的技术精神进行其它变型。
相关申请的交叉引用
本申请要求于2019年8月13日提交的韩国专利申请No.10-2019-0099040的优先权，其全部内容通过引用合并于此。

Claims (19)

1.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元阵列，所述存储器单元阵列包括多个平面；
外围电路，所述外围电路被配置为针对所述多个平面执行平面交错操作；以及
控制逻辑，所述控制逻辑被配置为基于由所述控制逻辑接收的操作重置命令的类型来控制所述外围电路以重置针对所述多个平面中的被选平面或者全部的所述多个平面的所述平面交错操作。
2.根据权利要求1所述的半导体存储器装置，其中，当所述操作重置命令的类型是全平面重置命令时，所述控制逻辑控制所述外围电路以重置针对全部所述多个平面的所述平面交错操作。
3.根据权利要求1所述的半导体存储器装置，其中，当所述操作重置命令的类型是单独平面重置命令时，所述控制逻辑控制所述外围电路以重置针对与所述单独平面重置命令相对应的所述被选平面的所述平面交错操作。
4.根据权利要求1所述的半导体存储器装置，其中，所述控制逻辑包括：
命令解码器，所述命令解码器被配置为对所述操作重置命令进行解码以生成指示接收到的所述操作重置命令的类型的命令解码信号；以及
控制信号发生器，所述控制信号发生器被配置为基于所述命令解码信号而生成用于控制所述外围电路以重置针对所述多个平面中的所述被选平面或者全部的所述多个平面的所述平面交错操作的操作控制信号。
5.根据权利要求4所述的半导体存储器装置，其中，所述控制信号发生器响应于指示所述操作重置命令是全平面重置命令的所述命令解码信号，生成用于控制所述外围电路以重置针对全部所述多个平面的所述平面交错操作的所述操作控制信号。
6.根据权利要求5所述的半导体存储器装置，其中，所述控制信号发生器包括：
重置解码信号处理器，所述重置解码信号处理器被配置为接收所述命令解码信号并生成第一激活信号；以及
全平面重置控制器，所述全平面重置控制器被配置为响应于所述第一激活信号而生成用于控制所述外围电路以重置针对全部所述多个平面的所述平面交错操作的全平面重置信号。
7.根据权利要求4所述的半导体存储器装置，其中，所述控制逻辑还包括地址解码器，所述地址解码器被配置为接收地址并且对所述地址进行解码以生成指示与所述操作重置命令相对应的平面的地址解码信号。
8.根据权利要求7所述的半导体存储器装置，其中，所述控制信号发生器响应于指示所述操作重置命令是单独平面重置命令的所述命令解码信号，生成用于控制所述外围电路以重置针对由所述地址解码信号所指示的平面的所述平面交错操作的所述操作控制信号。
9.根据权利要求8所述的半导体存储器装置，其中，所述控制信号发生器包括：
重置解码信号处理器，所述重置解码信号处理器被配置为接收所述命令解码信号并生成第二激活信号；以及
单独平面重置控制器，所述单独平面重置控制器被配置为响应于所述第二激活信号而生成用于控制所述外围电路以重置针对由所述地址解码信号所指示的平面的所述平面交错操作的单独平面重置信号。
10.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括状态寄存器，所述状态寄存器被配置为在所述平面交错操作被执行期间存储指示所述多个平面中的每个平面的忙碌状态的数据，并当针对所述多个平面中的所述被选平面或者全部的所述多个平面的所述平面交错操作被重置时存储指示被重置的至少一个平面中的每个平面的就绪状态的数据。
11.根据权利要求10所述的半导体存储器装置，其中，在被重置的所述至少一个平面的状态改变为所述就绪状态之后，所述控制逻辑还被配置为接收针对被重置的所述至少一个平面的附加操作命令。
12.根据权利要求11所述的半导体存储器装置，其中，所述控制逻辑还被配置为基于所述附加操作命令来控制所述外围电路以执行针对所述多个平面的所述平面交错操作。
13.一种操作包括多个平面的半导体存储器装置的方法，该方法包括以下步骤：
开始针对所述多个平面的平面交错操作；
从控制器接收操作重置命令；以及
基于所述操作重置命令的类型，重置针对所述多个平面中的被选平面或者全部的所述多个平面的所述平面交错操作。
14.根据权利要求13所述的方法，其中，开始所述平面交错操作的步骤包括以下步骤：
开始针对所述多个平面中的第一平面的所述平面交错操作；以及
在针对所述第一平面的所述平面交错操作完成之前，开始针对所述多个平面中的与所述第一平面不同的第二平面的所述平面交错操作。
15.根据权利要求13所述的方法，其中，重置针对所述多个平面中的所述被选平面或者全部的所述多个平面的所述平面交错操作的步骤包括以下步骤：
分析所述操作重置命令的所述类型；以及
当所述操作重置命令是全平面重置命令时，重置针对全部所述多个平面的所述平面交错操作。
16.根据权利要求13所述的方法，其中，重置所述多个平面中的所述被选平面或者全部的所述多个平面的所述平面交错操作的步骤包括以下步骤：
分析所述操作重置命令的所述类型；以及
当所述操作重置命令是单独平面重置命令时，重置针对与所述单独平面重置命令相对应的所述被选平面的所述平面交错操作。
17.根据权利要求16所述的方法，其中，从所述控制器接收所述操作重置命令的步骤包括以下步骤：接收指示与所述单独平面重置命令相对应的所述被选平面的地址。
18.根据权利要求16所述的方法，该方法还包括以下步骤：接收与重置的所述平面相对应的操作命令。
19.根据权利要求16所述的方法，其中，除了重置的所述平面以外的平面继续执行所述平面交错操作。
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