CN112349580A - 半导体结构及其制作方法 - Google Patents

半导体结构及其制作方法 Download PDF

Info

Publication number
CN112349580A
CN112349580A CN201910721290.1A CN201910721290A CN112349580A CN 112349580 A CN112349580 A CN 112349580A CN 201910721290 A CN201910721290 A CN 201910721290A CN 112349580 A CN112349580 A CN 112349580A
Authority
CN
China
Prior art keywords
mask layer
groove
layer
trench
side wall
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910721290.1A
Other languages
English (en)
Inventor
施松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN201910721290.1A priority Critical patent/CN112349580A/zh
Publication of CN112349580A publication Critical patent/CN112349580A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Formation Of Insulating Films (AREA)
  • Element Separation (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明提出一种半导体结构的制作方法，涉及半导体生产工艺领域，包括：提供衬底，在所述衬底上形成沟槽；在所述沟槽底部和侧壁形成掩膜层；去除所述沟槽侧壁的所述掩膜层，保留所述沟槽底部的所述掩膜层；重复上述步骤直至利用所述掩膜层将所述沟槽填满为止，从而提高沟槽填充的质量。

Description

半导体结构及其制作方法
技术领域
本发明涉及半导体生产技术领域，尤其涉及一种半导体结构的制作方法。
背景技术
随着电子设备市场竞争的持续加剧，特别是移动通信设备的快速更新以及轻薄化发展趋势，对电子设备中使用到的芯片的体积提出了更高的要求。因此需要缩小芯片的尺寸，如对动态随机存储器(Dynamic Random Access Memory，DRAM)等半导体芯片尺寸进行微缩。高密度的半导体结构可以减小芯片的尺寸，但同时也增大了工艺的难度。一个突出的问题是沟槽填充常常会形成孔洞等缺陷。参考图2，例如，使用化学气相沉积可以对相邻两个凸出物1之间的沟槽进行填充，但是由于沟槽的深宽比较高，使得沟槽里的填充物中形成有空隙。因此，如何提高沟槽填充质量是当前需要解决的问题。
发明内容
本发明的目的在于提供一种半导体结构的制作方法，至少在一定程度上可以避免填充沟槽时产生的孔洞缺陷。
本发明的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本发明的实践而习得。
根据本发明实施例，提供一种半导体结构的制作方法，包括：提供衬底，在所述衬底上形成沟槽；在所述沟槽底部和侧壁形成掩膜层；去除所述沟槽侧壁的所述掩膜层，保留所述沟槽底部的所述掩膜层。
在一些实施例中，所述沟槽底部掩膜层包括沟槽底部中间掩膜层与沟槽底部侧壁掩膜层，所述沟槽底部侧壁掩膜层与所述沟槽侧壁接触。
在一些实施例中，所述沟槽底部侧壁掩膜层的厚度大于或等于所述沟槽底部中间掩膜层的厚度。
在一些实施例中，所述沟槽底部侧壁掩膜层的形成方法包括：于所述沟槽中填充覆盖层，所述覆盖层与所述掩膜层具有刻蚀选择比；去除所述沟槽侧壁的所述掩膜层及所述覆盖层，保留所述沟槽侧壁底部的所述掩膜层。
在一些实施例中，重复在所述沟槽底部和侧壁形成掩膜层；于所述沟槽中填充覆盖层；去除所述沟槽侧壁的所述掩膜层及所述覆盖层，保留所述沟槽底部的所述掩膜层的三个步骤至少一次以填充所述沟槽。
在一些实施例中，所述重复步骤中，所述掩膜层的材质相同或不同，所述覆盖层的材质相同或不同。
在一些实施例中，所述掩膜层的形成方式包括炉管或单片式的形成方式。
在一些实施例中，所述掩膜层的形成方式包括原子层沉积。
在一些实施例中，在形成所述掩膜层的过程中，制程温度为20度～80度，制程压力为1.5torr～760torr。
在一些实施例中，形成所述掩膜层使用的制程气体包括第一前驱体和第二前驱体。
在一些实施例中，所述第一前驱体的使用量为0.2slm～0.6slm，所述第一前驱体包括以下任意一项或多项：SiH3N(C3H7)2、SiH[N(CH3)2]3、Si2Cl6、SiH2(NHtBu)2、BDEAS。
在一些实施例中，所述第二前驱体的使用量为3slm～7slm，所述第二前驱体包括O2。
根据本发明实施例，提供一种半导体结构，根据上述半导体结构的制作方法制成所述的半导体结构。
本发明实施例提供的工艺实施例可以包括以下有益效果：
在本发明一种示例性实施例所提供的工艺实施例中，通过多次形成掩膜层和覆盖层，并搭配消除的方法来实现较好的沟槽填充能力。例如，每一次形成掩膜层都可以有效的降低沟槽的深宽比，从而利用多次形成掩膜层可以有效地避免填充沟槽时产生的孔洞缺陷。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通工艺人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示意性示出了本发明一个实施例中的一种半导体结构的制作方法的流程图；
图2示意性示出了相关工艺中填充沟槽形成孔洞的剖面示意图；
图3a示意性示出了本发明实施例中步骤S101的剖面示意图；
图3b示意性示出了本发明实施例中步骤S102的剖面示意图；
图3c-图3f示意性示出了本发明实施例中步骤S103的剖面示意图；
图3g-图3h示意性示出了本发明另一个实施例中步骤S103的剖面示意图；
图4示意性示出了本发明实施例中填满沟槽的剖面示意图。
具体实施方式
现在将参考附图更全面地描述示例性实施方式。然而，示例性实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本发明将更加全面和完整，并将示例性实施方式的构思全面地传达给本领域的工艺人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的模块翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。
本发明提出一种半导体结构的制作方法，包括：提供衬底，在所述衬底上形成沟槽；在所述沟槽底部和侧壁形成掩膜层；去除所述沟槽侧壁的所述掩膜层，保留所述沟槽底部的所述掩膜层。
图1示意性示出了一实施例的半导体结构的制作方法的流程图，参考图1，本发明实施例提供的半导体结构的制作方法包括：
步骤S101，提供衬底，在所述衬底上形成沟槽。
步骤S102，在所述沟槽底部和侧壁形成掩膜层。
步骤S103，去除所述沟槽侧壁的所述掩膜层，保留所述沟槽底部的所述掩膜层。
在本发明实施例中，提供衬底，在所述衬底上形成沟槽。参考图3a，所述衬底2包括硅衬底，SOI衬底，GaN衬底等半导体衬底，可选的，所述衬底2还包括器件或电路结构。通过光刻刻蚀工艺在所述衬底2上形成沟槽。所述沟槽在垂直沟槽深度的平面上的截面形状不做限制，所述截面形状包括圆形，椭圆形，四边形，六边形等。具体的，在衬底2上可以形成多个凸出物1，图3a中有四个凸出物1，并且相邻两个凸出物1间具有沟槽，图3a中相邻两个凸出物1间具有4个沟槽。另外，除了相邻两个凸出物1间的沟槽之外，在衬底2上的两边角也可以视作一个沟槽。可选的，在形成沟槽之前，在衬底2上可以形成刻蚀阻挡层(在图中未示出)，所述刻蚀阻挡层可以阻止后续刻蚀沟槽侧壁掩膜层时对衬底2的损害。
在本发明实施例中，在所述沟槽底部和侧壁形成掩膜层。参考图3b，利用原子层沉积的方法在沟槽底部和侧壁形成掩膜层3，掩膜层3可以包括以下任意一种或多种：氧化硅，氮化硅，氮氧化硅等。在一示例中，掩膜层3可以是氧化硅。所述氧化硅的形成方法包括：
1)通过脉冲将第一前驱体吸附在衬底2表面和凸出物1的侧壁以及上方并与其反应；
2)使用惰气吹扫步骤1)多余的反应物(即第一前驱体、衬底2以及掩膜层3)及副产物；
3)通过脉冲将第二前驱体吸附在步骤2)没有吹扫掉的生成物上并与其反映；
4)使用惰气吹扫步骤3)多余的反应物(即第二前驱体和步骤3)没有吹扫掉的生成物)及副产物，该步骤没有吹扫掉的为上述掩膜层3。
在本发明实施例中，上述第一前驱体和第二前驱体可以是形成掩膜层3的过程中使用的制程气体。例如，第一前驱体可以是以下任意一项或多项：SiH3N(C3H7)2、SiH[N(CH3)2]3、Si2Cl6、SiH2(NHtBu)2、BDEAS。第二前驱体可以是O2。在形成掩膜层3的过程中，第一前驱体的使用量为0.2slm～0.6slm，第二前驱体的使用量为3slm～7slm。另外，在形成掩膜层3的过程中，制程温度为20度～80度，制程压力为常压～1500mtorr。所述氧化硅的原子层沉积方法具有很好的表面覆盖性能，能够很好的覆盖较高深宽比的沟槽表面。
在本发明实施例中，以炉管或单片式的方式在所述衬底2表面和所述凸出物1的侧壁以及上方形成掩膜层3。例如，原子层沉积掩膜层3可以以炉管或单片式的方式完成，使用的制程气体可以是SiH3N(C3H7)2、SiH[N(CH3)2]3、Si2Cl6、SiH2(NHtBu)2、BDEAS、以及O2。
在本发明实施例中，去除所述沟槽侧壁的所述掩膜层，保留所述沟槽底部的所述掩膜层。具体的，于所述沟槽中形成覆盖层。参考图3c，于所述沟槽中形成覆盖层4。在一示例中，所述覆盖层可以包括以下任意一种或多种：氧化硅，氮化硅，氮氧化硅，无定形硅，SOC，SOG等。所述覆盖层的形成方法包括CVD，PVD等。参考图3d和图3e，去除形成在凸出物1上方的掩膜层3的表面的覆盖层4。例如，利用蚀刻的方法去除形成在凸出物1上方的掩膜层3的表面的覆盖层4，当然也可以利用其他方法去除，在此不做限定。所述覆盖层4与所述掩膜层3存在刻蚀选择比。优选的，所述衬底2与所述掩膜层3存在刻蚀选择比，防止在去除所述沟槽侧壁的所述掩膜层3时过刻蚀导致衬底2被损害。在一示例中，所述衬底2为硅衬底，所述掩膜层3为氧化硅层，所述覆盖物4为无定形碳层。具体的，使用光刻刻蚀工艺在所述硅衬底上形成多个沟槽，所述多个沟槽之间为凸出物1；使用原子层沉积工艺在所述沟槽侧壁和底部，以及所述凸出物1顶部形成氧化硅(即掩膜层3)；使用旋涂工艺填充SOC(覆盖层4)于所述沟槽中；使用含氧的等离子体气体回刻SOC直至露出所述凸出物1底部的氧化硅；利用氧化硅和硅衬底(即衬底2)，氧化硅和SOC之间选择比使用含氟的等离子体气体刻蚀所述凸出物1顶部和沟槽侧壁的氧化硅层；保留所述沟道底部的氧化硅层。参图3f所示，去除形成在沟槽中的覆盖层4。例如，利用含氧的等离子气体去除形成在沟槽中的SOC(覆盖层4)，当然也可以利用其他方法去除，在此不做限定。
在本发明实施例中，所述沟槽底部掩膜层3可以与所述沟槽侧壁直接接触。所述沟槽底部掩膜层3包括沟槽底部中间掩膜层和沟槽底部侧壁掩膜层。所述沟槽底部侧壁掩膜层是沟槽侧壁掩膜层位于所述沟槽底部的部分，所述沟槽底部中间掩膜层是沟槽底部掩膜层不包括沟槽侧壁的部分。如图3e所示，沟槽底部的掩膜层3与沟槽侧壁直接接触，其目的是保证沟槽底部被完全填充，在一示例中，利用凸出物1和覆盖层4作为掩膜刻蚀沟槽侧壁掩膜层3时，可以通过控制刻蚀时间的长短控制侧壁掩膜层的刻蚀深度，进而决定沟槽底部侧壁掩膜层3的高度。优选的，如图3e和图3f所示，所述沟槽底部侧壁掩膜层的高度与所述沟槽底部中间掩膜层的高度相同。可选的，所述沟槽底部侧壁掩膜层的高度大于所述沟槽底部中间掩膜层的高度。如图3g和图3h所示，刻蚀时间变短时，沟槽底部侧壁掩膜层的厚度大于沟槽底部中间掩膜层的厚度。在另一实施例中，所述沟槽底部侧壁掩膜层的厚度小于所述沟槽底部中间掩膜层的厚度。
图3a～图3f可以看作是在沟槽形成一层沟槽底部掩膜层的工艺流程，重复执行图3a～图3f的工艺流程以填充所述沟槽。可选的，所述沟槽被部分填充，优选的，所述沟槽被完全填充。
在本发明实施例中，重复在所述沟槽底部和侧壁形成掩膜层；于所述沟槽中填充覆盖层；去除所述沟槽侧壁的所述掩膜层及所述覆盖层，保留所述沟槽底部的所述掩膜层的三个步骤至少一次以填充所述沟槽。在一示例中，如图4所示，重复上述步骤四次可以将沟槽填满为止。图4中的3、5、7、9都是掩膜层。可选的，所述掩膜层3，掩膜层5，所述掩膜层7和所述掩膜层9的材质都相同，具体的，所述掩膜层3，掩膜层5，所述掩膜层7和所述掩膜层9的材质都是氧化硅。可选的，所述掩膜层3，掩膜层5，所述掩膜层7和所述掩膜层9的材质都不同或者部分相同，具体的，所述掩膜层3和掩膜层5的材质是氧化硅，所述掩膜层7和所述掩膜层9的材质是氮化硅。所述多次填充的覆盖层的材质可以相同或不同，具体的，所述覆盖层都为无定形碳；所述掩膜层3和掩膜层5上的覆盖层为无定形碳，所述掩膜7和掩膜层9上的覆盖层为无定形硅。优选的，在单一重复步骤中所选用的所述掩膜层与所述覆盖层具有刻蚀选择比。因此，本发明可以利用多次原子层沉积并且搭配蚀刻的方法来实现较好的沟槽填充能力。并且在每次长一定厚度的掩膜层都能有效的降低沟槽的深宽比，从而有效地避免填充沟槽时产生的孔洞缺陷。
本发明实施例还提供了一种半导体结构，该半导体结构可以是利用上述半导体结构的制作方法制成的半导体结构。利用上述半导体结构的制作方法制成的半导体结构可以避免相关工艺中因使用化学气相沉积填充沟槽时会产生的微孔洞的缺陷。
本领域工艺人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本申请旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本工艺领域中的公知常识或惯用工艺手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由下面的权利要求指出。
应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。

Claims (13)

1.一种半导体结构的制作方法，其特征在于，包括：
提供衬底，在所述衬底上形成沟槽；
在所述沟槽底部和侧壁形成掩膜层；
去除所述沟槽侧壁的所述掩膜层，保留所述沟槽底部的所述掩膜层。
2.根据权利要求1所述的方法，其特征在于，所述沟槽底部掩膜层包括沟槽底部中间掩膜层与沟槽底部侧壁掩膜层，所述沟槽底部侧壁掩膜层与所述沟槽侧壁接触。
3.根据权利要求2所述的方法，其特征在于，所述沟槽底部侧壁掩膜层的厚度大于或等于所述沟槽底部中间掩膜层的厚度。
4.根据权利要求2所述的方法，其特征在于，所述沟槽底部侧壁掩膜层的形成方法包括：
于所述沟槽中填充覆盖层，所述覆盖层与所述掩膜层具有刻蚀选择比；
去除所述沟槽侧壁的所述掩膜层及所述覆盖层，保留所述沟槽侧壁底部的所述掩膜层。
5.根据权利要求4所述的方法，其特征在于，重复在所述沟槽底部和侧壁形成掩膜层；于所述沟槽中填充覆盖层；去除所述沟槽侧壁的所述掩膜层及所述覆盖层，保留所述沟槽底部的所述掩膜层的三个步骤至少一次以填充所述沟槽。
6.根据权利要求5所述的方法，其特征在于，所述重复步骤中，所述掩膜层的材质相同或不同，所述覆盖层的材质相同或不同。
7.根据权利要求1所述的方法，其特征在于，所述掩膜层的形成方式包括炉管或单片式的形成方式。
8.根据权利要求1所述的方法，其特征在于，所述掩膜层的形成方式包括原子层沉积。
9.根据权利要求1所述的方法，其特征在于，在形成所述掩膜层的过程中，制程温度为20度～80度，制程压力为1.5torr～760torr。
10.根据权利要求1所述的方法，其特征在于，形成所述掩膜层使用的制程气体包括第一前驱体和第二前驱体。
11.根据权利要求10所述的方法，其特征在于，所述第一前驱体的使用量为0.2slm～0.6slm，所述第一前驱体包括以下任意一项或多项：SiH3N(C3H7)2、SiH[N(CH3)2]3、Si2Cl6、SiH2(NHtBu)2、BDEAS。
12.根据权利要求10所述的方法，其特征在于，所述第二前驱体的使用量为3slm～7slm，所述第二前驱体包括O2。
13.一种半导体结构，其特征在于，根据权利要求1～12任意一项所述半导体结构的制作方法制成的所述半导体结构。
CN201910721290.1A 2019-08-06 2019-08-06 半导体结构及其制作方法 Pending CN112349580A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910721290.1A CN112349580A (zh) 2019-08-06 2019-08-06 半导体结构及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910721290.1A CN112349580A (zh) 2019-08-06 2019-08-06 半导体结构及其制作方法

Publications (1)

Publication Number Publication Date
CN112349580A true CN112349580A (zh) 2021-02-09

Family

ID=74366455

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910721290.1A Pending CN112349580A (zh) 2019-08-06 2019-08-06 半导体结构及其制作方法

Country Status (1)

Country Link
CN (1) CN112349580A (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1442895A (zh) * 2002-03-06 2003-09-17 矽统科技股份有限公司 形成浅沟槽隔离区的方法
US20040203217A1 (en) * 2003-04-11 2004-10-14 Mosel Vitelic, Inc. Bottom oxide formation process for preventing formation of voids in trench
CN105655285A (zh) * 2014-12-02 2016-06-08 中芯国际集成电路制造(上海)有限公司 沟槽隔离结构及其形成方法
CN107731657A (zh) * 2016-08-12 2018-02-23 株式会社爱发科 成膜方法及成膜装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1442895A (zh) * 2002-03-06 2003-09-17 矽统科技股份有限公司 形成浅沟槽隔离区的方法
US20040203217A1 (en) * 2003-04-11 2004-10-14 Mosel Vitelic, Inc. Bottom oxide formation process for preventing formation of voids in trench
CN105655285A (zh) * 2014-12-02 2016-06-08 中芯国际集成电路制造(上海)有限公司 沟槽隔离结构及其形成方法
CN107731657A (zh) * 2016-08-12 2018-02-23 株式会社爱发科 成膜方法及成膜装置

Similar Documents

Publication Publication Date Title
KR100621888B1 (ko) 소자 분리막 형성 방법 및 이를 이용 핀형 전계 효과트랜지스터의 제조방법
US6743728B2 (en) Method for forming shallow trench isolation
US6933206B2 (en) Trench isolation employing a high aspect ratio trench
TW202119478A (zh) 積體電路結構及其製造方法
CN102222636B (zh) 浅沟槽隔离的制作方法
US7119015B2 (en) Method for forming polysilicon plug of semiconductor device
US20050023634A1 (en) Method of fabricating shallow trench isolation structure and microelectronic device having the structure
US20130193555A1 (en) Semiconductor Devices and Methods of Manufacture Thereof
US8153502B2 (en) Methods for filling trenches in a semiconductor material
US7566924B2 (en) Semiconductor device with gate spacer of positive slope and fabrication method thereof
JP2002198419A (ja) 半導体装置の製造方法、半導体装置の設計方法
CN112349580A (zh) 半导体结构及其制作方法
KR101867755B1 (ko) 반도체 소자 및 그 제조 방법
KR101077014B1 (ko) 반도체 소자의 소자분리막 제조방법
US7615461B2 (en) Method for forming shallow trench isolation of semiconductor device
CN117637597B (zh) 一种半导体结构的制作方法
TWI240360B (en) Forming method of trench isolation region
TWI744059B (zh) 半導體裝置的形成方法
WO2022116149A1 (en) Semiconductor device fabrication
KR100691016B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100732737B1 (ko) 반도체 소자분리막 형성방법
KR100721546B1 (ko) 캐패시터 및 그의 제조 방법
US7563654B2 (en) Method of manufacturing semiconductor device for formation of pin transistor
CN115116852A (zh) 一种mosfet器件及其制作方法
KR100558040B1 (ko) 모우트 제거를 위한 반도체소자의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20210209

RJ01 Rejection of invention patent application after publication