CN107731657A - 成膜方法及成膜装置 - Google Patents
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Abstract
本发明涉及成膜方法及成膜装置。课题在于，提供对于形成于沟槽等内的膜而言不形成空隙地在沟槽等内埋入膜的成膜方法。本发明的一方式的成膜方法包括以下工序：通过在设置有具有底部和侧壁的沟槽或孔的基板的表面产生包含硅的成膜气体的等离子体，从而在上述底部及上述侧壁形成包含硅的第1半导体膜。形成于上述侧壁的上述第1半导体膜通过在上述基板的上述表面产生包含卤素的蚀刻气体的等离子体而被选择性除去。通过在上述基板的上述表面产生第1等离子体，从而在上述底部及上述侧壁形成第2半导体膜。
Description
技术领域
本发明涉及成膜方法及成膜装置。
背景技术
伴随着近年的微细化工艺的进展，有在元件分离区域中使用的高长宽比的沟槽或孔(以下，沟槽等)内不产生空隙地以绝缘膜进行埋设这样的要求。此时，有时在形成于沟槽等内的膜中形成空隙。在这样的状况下，有将形成于膜中的空隙暂且通过蚀刻开放并在开放后的空隙内再次埋入膜的技术(例如，参照专利文献1)。
现有技术文献
专利文献
专利文献1：日本特开2012-134288号公报
发明内容
发明所要解决的课题
但是，在暂且将所形成的空隙开放并在开放后的空隙内埋入膜的技术中，成膜工艺变得复杂。由此，需要一种不形成空隙地在沟槽等中埋入膜的技术。
鉴于以上那样的情况，本发明的目的在于，提供对于形成于沟槽等内的膜而言不形成空隙地在沟槽等内埋入膜的成膜方法及成膜装置。
用于解决课题的方案
为了达成上述目的，本发明的一方式的成膜方法包含以下工序：通过在设置有具有底部和侧壁的沟槽或孔的基板的表面产生包含硅的成膜气体的第1等离子体，从而在上述底部及上述侧壁形成包含硅的第1半导体膜。
形成于上述侧壁的上述第1半导体膜通过在上述基板的上述表面产生包含卤素的蚀刻气体的第2等离子体而被选择性除去。
通过在上述基板的上述表面产生上述第1等离子体，从而在上述底部及上述侧壁形成包含硅的第2半导体膜。
由此，对于形成于沟槽等内的半导体膜而言，不形成空隙地在沟槽等内形成膜。
在上述的成膜方法中，形成于上述侧壁的上述第1半导体膜被选择性除去、在上述底部及上述侧壁形成上述第2半导体膜的处理也可以重复2次以上。
由此，在沟槽等内可靠地形成半导体膜。
在上述的成膜方法中，产生上述第1等离子体的时间也可以为5分钟以内。
由此，沟槽等不会被半导体膜闭塞。
在上述的成膜方法中，产生上述第2等离子体的时间也可以为5分钟以内。
由此，形成于沟槽等的侧壁的半导体膜被选择性除去。
在上述的成膜方法中，上述蚀刻气体也可以包含NF3、NCl3、Cl2及H2中的至少1者。
由此，形成于沟槽等的侧壁的半导体膜通过NF3、NCl3、Cl2及H2中的任一者被化学性地除去。
在上述的成膜方法中，作为上述第1半导体膜及上述第2半导体膜，形成包含硅的膜及包含磷、砷、锑、硼、铝、镓、铟、锗中的至少1者作为掺杂剂的硅膜中的至少任一者。
由此，形成于沟槽等内的上述第1半导体膜及第2半导体膜成为包含硅的膜及包含磷、砷、锑、硼、铝、镓、铟、锗中的至少1者作为掺杂剂的硅膜中的至少任一种膜。
在上述的成膜方法中，在上述第1半导体膜与上述第2半导体膜的界面包含卤素，所述卤素是上述蚀刻气体中包含的卤素。
由此，在形成于沟槽等内的上述第1半导体膜及上述第2半导体膜的界面包含卤素，所述卤素是上述蚀刻气体中包含的卤素。
此外，本发明的一方式的成膜装置具备真空槽、支撑台、等离子体产生源和控制部。
上述真空槽能够维持减压状态地构成。
上述支撑台可以载置基板。在基板上设置有沟槽或孔。沟槽或孔各自具有底部和侧壁。
上述等离子体产生源可以通过产生被导入上述真空槽内的包含硅的成膜气体的第1等离子体而在上述底部及上述侧壁形成包含硅的半导体膜。此外，等离子体产生源可以通过产生被导入上述真空槽内的包含卤素的蚀刻气体的第2等离子体，将形成于上述侧壁的上述半导体膜选择性除去。
上述控制部可以对上述第1等离子体的产生与上述第2等离子体的产生进行切换。
由此，对于形成于沟槽等内的半导体膜而言，不形成空隙地在沟槽等内形成膜。
在上述的成膜装置中，上述等离子体产生源也可以通过电感耦合方式的等离子体产生源而构成。
由此，在沟槽等的底部及侧壁分别形成膜质不同的半导体膜。
上述的成膜装置也可以进一步具备第1气体供给源和第2气体供给源。上述第1气体供给源也可以向上述真空层内供给上述成膜气体，并具有将上述成膜气体喷出的第1供给口。上述第2气体供给源也可以向上述真空层内供给上述蚀刻气体，并具有将上述蚀刻气体喷出的第2供给口。上述第2供给口的位置也可以与上述第1供给口的位置不同。
由此，在基板内均匀地形成半导体膜的膜厚。
发明效果
根据本发明，对于形成于沟槽等内的膜而言，能够不形成空隙地在沟槽等内埋入膜。
附图说明
图1是适用于本实施方式的成膜方法的成膜装置的概略构成图。
图2是本实施方式的成膜方法的概略的流程图。
图3的图A及图B是表示本实施方式的成膜方法的概略截面图。
图4的图A及图B是表示本实施方式的成膜方法的概略截面图。
图5的图A及图B是表示本实施方式的成膜方法的概略截面图。
图6的图A是表示在成膜工序后不进行干式洗涤就转移至利用氢等离子体的蚀刻工序时的蚀刻时间与膜厚的关系的概略坐标图。图B是表示在成膜工序后进行干式洗涤后转移至利用氢等离子体的蚀刻工序时的蚀刻时间与膜厚的关系的概略坐标图。
具体实施方式
以下，参照附图，对本发明的实施方式进行说明。各附图中，有时导入XYZ轴坐标。
[成膜装置]
图1是适用于本实施方式的成膜方法的成膜装置的概略构成图。
图1中所示的成膜装置100具备真空槽10、支撑台20、等离子体产生源30、气体供给源40、45和控制部50。成膜装置100兼备通过等离子体CVD(Chemical Vapor Deposition)法在基板1形成膜(例如，半导体膜)的成膜单元、和通过干式蚀刻将形成于基板1的膜除去的蚀刻单元。作为等离子体产生源30，作为一个例子示出电感耦合方式的等离子体源。作为本实施方式的等离子体源，不限于电感耦合方式的等离子体源。
真空槽10是能够维持减压状态的容器。真空槽10具有底部11、筒状壁12和盖板(盖)13。在真空槽10上，例如连接有涡轮分子泵等真空泵(未图示)。真空槽10内的气氛通过该真空泵被维持在规定的压力。底部11例如将支撑台20包围。筒状壁12被设置在底部11上，例如将喷嘴41、46包围。盖板13被设置在筒状壁12上，与支撑台20相对。底部11及盖板13例如具有包含导电体的构成。筒状壁12具有石英等透明绝缘材料。此外，在真空槽10中，设置有计测真空槽10内的压力的压力计(未图示)。
在真空槽10的内部，设置有支撑基板1的支撑台20。基板1为例如半导体基板、绝缘基板、金属基板等中的任一者。半导体基板为硅晶圆、表面形成有绝缘膜的硅晶圆等。绝缘膜为例如硅氧化物、硅氮化物、铝氧化物等。晶圆直径为例如150mm以上且300mm以下，例如设定为300mm。但是，晶圆直径不限于该例子。此外，绝缘基板为玻璃基板、石英基板等。
支撑台20例如具有包含导电体的构成。在支撑台20中，载置基板1的面可以是导电体，也可以是绝缘体。例如，在支撑台20中，也可以在载置基板1的面上设置静电卡盘。当支撑台20包含绝缘体或静电卡盘时，即使支撑台20被接地，也会在基板1与地面之间产生寄生电容21。此外，在支撑台20上，也可以按照能够对基板1施加偏置电位的方式，连接直流电源或交流电源(高频电源)。进而，在支撑台20中，也可以内置将基板1加热至规定温度的加热源。
等离子体产生源30具有等离子体产生用的高频线圈(天线)31、与高频线圈31连接的高频电源32和整合电路33。整合电路33被设置在高频线圈31与高频电源32之间。高频线圈31例如在筒状壁12的外周缠绕。高频线圈31在筒状壁12的外周缠绕的圈数并不限于图示的数目。高频电源32例如为RF电源。高频电源32也可以为VHF电源。
等离子体产生源30不限于电感耦合方式的等离子体源，也可以是电子回旋共振等离子体(Electron Cyclotron resonance Plasma)源、螺旋波激发等离子体(Helicon WavePlasma)源等。
若向真空槽10内导入气体，并向高频线圈31输入规定的电力，则在真空槽10内的等离子体形成空间10p中产生等离子体。该等离子体通过电感耦合方式而形成。由此，在等离子体形成空间10p中，产生虽为低压但高密度的等离子体(以下，低压高密度等离子体)。此外，通过在等离子体形成空间10p中产生高密度的等离子体，变得容易对基板1施加自偏置电位。进而，高频线圈31由于设置在真空槽10的外侧，所以不会与真空槽10内产生的等离子体直接接触。因此，高频线圈31的成分(例如，金属)也不会由于被等离子体溅射而向基板1飞去。
若向真空槽10内导入成膜气体，并通过等离子体产生源30在等离子体形成空间10p中产生等离子体，则在基板1形成膜。该情况下，成膜装置100作为在基板1形成膜的成膜装置发挥功能。此外，由于该等离子体为低压高密度等离子体，所以例如在基板1上设置有沟槽或孔(沟槽等)时，变得容易在其底部及侧壁各自形成膜质不同的半导体膜。对于该理由，将在后面叙述。此外，沟槽等的长宽比例如为4以上。
另一方面，若向真空槽10内导入蚀刻气体，并通过等离子体产生源30在等离子体形成空间10p中产生等离子体，则形成于基板1的膜被除去。该情况下，成膜装置100作为将形成于基板1上的半导体膜除去的蚀刻装置发挥功能。
气体供给源40向真空层10内供给成膜气体。气体供给源40具有环状的喷嘴41、气体导入管42和流量计43。喷嘴41与支撑台20相对。在喷嘴41上，设置有将工艺气体喷出的供给口41h。供给口41h例如与支撑台20相对。例如为了得到所期望的膜厚分布，喷嘴41的直径或供给口41h朝向支撑台20的角度可适当调整。气体导入管42与喷嘴41连接。气体导入管42例如设置于盖板13。在气体导入管42上，设置有调整工艺气体的流量的流量计43。
作为成膜气体，使用包含硅的气体。由此，在基板1上例如形成包含硅的半导体膜。例如，作为成膜气体，使用SiH4或Si2H6中的至少任一者。此外，也可以在SiH4或Si2H6中的至少任一者中混合不活泼气体(Ar、He等)。此外，在SiH4或Si2H6中的至少任一者中也可以添加包含P(磷)或B(硼)的气体。
气体供给源45向真空层10内供给蚀刻气体。气体供给源40具有环状的喷嘴46、气体导入管47和流量计48。喷嘴46与支撑台20相对。在喷嘴46上，设置有将工艺气体喷出的供给口46h。供给口46h例如与支撑台20相对。例如为了得到所期望的蚀刻分布，喷嘴46的直径或供给口46h朝向支撑台20的角度可适当调整。
气体导入管47与喷嘴46连接。气体导入管47例如设置于盖板13。在气体导入管47上，设置有调整工艺气体的流量的流量计48。
其中，喷嘴46的直径小于喷嘴41的直径。由此，供给口46h的位置与供给口41h的位置不同。例如，当与成膜气体相比蚀刻气体更容易吸附于真空槽10上时，优选喷嘴46的直径小于喷嘴41的直径地构成。由此，喷嘴46与喷嘴41相比远离真空槽10，蚀刻气体变得难以吸附于真空槽10。其结果是，可得到所期望的蚀刻分布。
作为蚀刻气体，使用包含卤素的气体。例如，作为蚀刻气体，使用包含氟的气体或包含氯的气体。由此，例如可以将形成于基板1上的包含硅的半导体膜进行蚀刻。例如，作为蚀刻气体，使用NF3、NCl3及Cl2中的至少1者。此外，NF3、NCl3及Cl2的至少任一者也可以混合不活泼气体(Ar、He等)。除此以外，作为蚀刻气体，也可以使用CF4及SF6中的至少任一者。此外，NF3、NCl3及Cl2中的至少任一者中也可以添加CF4及SF6中的至少任一者。
另外，气体供给源并不限于两个气体供给源40、45，也可以进一步设置别的气体供给源。此外，气体供给源40、45也可以是喷淋板型的气体供给源。此外，喷淋板也可以与气体供给源40、45分开设置，例如也可以设置在筒状壁12与底部11之间。进而，该喷淋板例如具有多个树形排状(日语：トーナメント)结构的孔，能够对基板1均匀地供给气体。
控制部50能够对使用成膜气体的等离子体的产生与使用蚀刻气体的等离子体的产生进行切换。控制部50通过CPU(Central Processing Unit，中央处理器)、RAM(RandomAccess Memory，随机存取存储器)、ROM(Read Only Memory，只读存储器)等计算机中使用的硬件要素及必要的软件来实现。代替CPU或在其基础上，也可以使用FPGA(FieldProgrammable Gate Array，现场可编程门阵列)等PLD(Programmable LogicDevice，可编程逻辑器件)、或者DSP(Digital Signal Processor，数字信号处理器)等。
例如，控制部50在产生使用了成膜气体的等离子体时将流量计43设定为接通状态(此时，流量计48为断开状态)。由此，成膜气体从喷嘴41被导入真空槽10内。然后，控制部50驱动高频电源32，在真空槽10内产生使用了成膜气体的等离子体(第1等离子体)。控制部50控制整合电路33，使等离子体稳定。此外，控制部50在产生使用了蚀刻气体的等离子体时将流量计48设定为接通状态(此时，流量计43为断开状态)。由此，蚀刻气体从喷嘴46被导入真空槽10内。然后，控制部50驱动高频电源32，在真空槽10内产生使用了蚀刻气体的等离子体(第2等离子体)。
在成膜装置100中，通过对基板1交替地重复进行成膜工序和蚀刻工序，在形成于基板1的高长宽比的沟槽等内不形成空隙地形成半导体膜。
由于近年的光刻技术中的微细化工艺的困难性、因微细化而产生漏电流的增大的半导体装置的结构上的问题，如FinFET(Fin Field Effect transistor，鳍式场效应晶体管)那样，尝试半导体装置的结构的重新研讨。在这样的状况下，在半导体装置的三维加工中，要求在微细化的沟槽等中埋入膜的技术。但是，对于被埋入微细化的沟槽等中的膜，由于升温时的回流特性、蚀刻特性等的不同，状况是难以与绝缘膜同样地不产生空隙地形成。
针对于此，本实施方式解决上述的状况。以下说明本实施方式的成膜方法。
[成膜方法]
图2是本实施方式的成膜方法的概略的流程图。
例如，在基板1中设置有高长宽比的沟槽或孔(沟槽等)，通过在基板1的表面产生成膜气体的高密度等离子体，从而在沟槽等的底部及侧壁形成包含硅的半导体膜(第1半导体膜)(步骤S10)。
接着，通过在基板1的表面产生蚀刻气体的等离子体，形成于侧壁的半导体膜被选择性除去(步骤S20)。
接着，重复进行步骤S10和步骤S20。例如，重复在设置于基板1中的沟槽等的底部及侧壁形成包含硅的半导体膜的工序、和形成于侧壁的半导体膜被选择性除去的工序(步骤S30)。例如，形成于沟槽等的侧壁的半导体膜被选择性除去，进而在下一成膜工序中在沟槽等的底部及侧壁形成包含硅的半导体膜(第2半导体膜)的处理被重复2次以上。
根据这样的成膜方法，不形成空隙地在沟槽等内形成半导体膜。以下，对图2的流程更具体地进行说明。
图3的A～图5的B是表示本实施方式的成膜方法的概略截面图。
例如，以在设置于基板1中的沟槽内形成半导体膜的成膜工艺为例，对本实施方式的成膜方法进行说明。
如图3的A中所示的那样，在基板1中设置有高长宽比的沟槽5。其中，“β”的长度(沟槽5的深度)设定为“α”的长度(沟槽5的底部5b的宽度)的4倍以上。此外，“α”的长度设定为数nm～数10nm。此外，作为一个例子，基板1设定为在硅基板1a形成有硅氧化膜(SiO2)1b的基板。
接着，如图3的B中所示的那样，通过等离子体CVD在沟槽5内及基板1的上表面1u形成包含硅的半导体膜70a。例如，以Ar稀释的SiH4气体从喷嘴41被导入。作为成膜气体，也可以使用Si2H6被Ar稀释而得到的气体。接着，通过高频电源32向高频线圈31输入电力。在真空槽10内，在基板1的上表面1u产生SiH4/Ar气体的高密度等离子体(第1等离子体)。由此，在沟槽5的底部5b、沟槽5的侧壁5w及基板1的上表面1u形成半导体膜70a(步骤S10)。
成膜条件的一个例子如下所述。
基板直径：300mm
成膜气体：SiH4/Ar
成膜时间：5分钟以内
放电功率：300W以上且600W以下(13.56MHz)
压力：0.05Pa以上且1.0Pa以下
基板温度：室温
半导体膜70a例如具有形成于沟槽5的底部5b上的膜71a、形成于沟槽5的侧壁5w的膜72a和形成于基板1的上表面1u上的膜73a。膜72a也形成于沟槽5的角部5c附近。即，膜72a包含与侧壁5w相接的部分、和形成于与侧壁5w相接的部分上且与膜73a相接的部分。此外，图3的B中例示出在沟槽5内、膜72a不与膜71a相接的构成，但膜72a也可以在沟槽5内与膜71a相接。
在成膜工序中，按照沟槽5的上部不被半导体膜70a闭塞的方式调整成膜条件。例如，若成膜时间变得长于5分钟，则有时从两侧壁5w的角部5c生长的膜72a彼此接触，沟槽5的上部被膜72a被闭塞。由此，成膜时间被调整为5分钟以内，优选设定为2分钟。
若通过低压高密度等离子体在沟槽5内及基板1形成半导体膜70a，则半导体膜70a边接受等离子体中的离子照射边进行生长。该离子通过等离子体电势与基板1的自偏置电位的电位差，例如相对于基板1垂直地入射。此时，成为膜71a的基底的底部5b及成为膜73a的基底的上表面1u与离子的入射方向正交。由此，膜71a及膜73a在底部5b上及上表面1u上边接受离子的动能边逐渐生长。其结果是，膜71a及膜73a成为结晶性较好的膜。例如，膜71a及膜73a与膜72a相比，成为密度高、且致密的膜。
其中，上述的电位差越高则照射膜71a及膜73a的离子的能量越增加。例如，若放电功率变得小于300W，则有时离子的照射能量减少，膜71a及膜73a的结晶性下降。此外，若放电功率变得大于600W，则该能量变得过大，膜71a及膜73a变得容易被物理性蚀刻。由此，放电功率优选为300W以上且600W以下，优选为500W。
此外，若成膜中的压力也小于0.05Pa，则有可能成膜气体的量减少而放电变得不稳定。此外，若成膜中的压力大于1.0Pa，则膜71a及膜73a的高低差被覆性变差。由此，压力优选为0.05Pa以上且1.0Pa以下，优选0.1Pa。
另一方面，形成于沟槽5的侧壁5w的膜72a在成膜中不具有基底。由此，膜72a与膜71a及膜73a相比难以接受离子的动能、或膜72a的一部分通过入射来的离子溅射膜71a等而形成，所以与膜71a、膜73a相比，膜72a的结晶性不好。由此，例如，膜72a与膜71a及膜73a相比，成为密度低、且不致密的膜。例如，膜72a与膜71a及膜73a相比，成为不耐受氟的蚀刻的膜。例如，在使用包含氟的蚀刻气体的情况下，膜72a的蚀刻速度与膜71a及膜73a的蚀刻速度相比快。
像这样，在成膜工序中，形成膜71a、膜73a以及膜质与膜71a和膜73a不同的膜72a。
接着，如图4的A中所示的那样，通过反应性的干式蚀刻(化学蚀刻)，形成于沟槽5的侧壁5w的膜72a被选择性除去(步骤S20)。例如，NF3气体从喷嘴46被导入。关于蚀刻气体，也可以使用包含NF3、NCl3及Cl2中的至少1者的气体。接着，通过高频电源32向高频线圈31输入电力。在真空槽10内，在基板1的上表面1u产生NF3气体的高密度等离子体(第2等离子体)。由此，不耐受蚀刻用等离子体的蚀刻的膜72a被选择性除去。例如，若膜72a中的硅与等离子体中的氟反应，则生成SiFx等，SiFx等通过真空泵从真空槽10被排气。
蚀刻条件的一个例子如下所述。
基板直径：300mm
蚀刻气体：NF3
蚀刻时间：5分钟以内
放电功率：500W(13.56MHz)
压力：1Pa
基板温度：室温
在蚀刻工序中，按照膜72a被选择性除去的方式调整蚀刻条件。例如，若蚀刻时间变得长于5分钟，则有时膜71a及膜73a与氟进行反应而膜71a及膜73a也被除去。由此，蚀刻时间优选被调整为5分钟以内，优选为20秒钟。
另外，在蚀刻工序中，例如，若使用利用Ar等离子体的物理蚀刻，则有可能膜71a也与膜72a同时被蚀刻，不优选。
接着，如图4的B中所示的那样，通过等离子体CVD在沟槽5内及膜73a形成包含硅的半导体膜70b。例如，在与半导体膜70a相同的条件下，在沟槽5内及膜73a形成半导体膜70b。
半导体膜70b例如具有形成于沟槽5内的膜71a上的膜71b、形成于沟槽5的侧壁5w的膜72b、和形成于基板1的上表面1u的膜73b。膜72b包含与侧壁5w相接的部分、和形成于与侧壁5w相接的部分上且与膜73b相接的部分。此外，在沟槽5内，膜72b也可以与膜71b相接。此外，由于对膜71a进行了蚀刻处理，所以在膜71a与膜71b的界面有时残存微量的氟。
在半导体膜70b中，膜72b与膜71b及膜73b相比，也成为密度低、且不致密的膜。例如，膜72b成为与膜71b及膜73b相比不耐受氟的蚀刻的膜。
接着，如图5的A中所示的那样，通过反应性的干式蚀刻而形成于沟槽5的侧壁5w的膜72b被选择性除去。例如，膜72b在与除去膜72a的条件相同的条件下被选择性除去。
接着，如图5的B中所示的那样，重复成膜工序(步骤S10)和蚀刻工序(步骤S20)(步骤S30)。重复的次数(本实施方式中，作为一个例子为5次)例如设定为2次以上。由此，在沟槽5内，形成膜71a、形成于膜71a上的膜71b、形成于膜71b上的膜71c、形成于膜71c上的膜71d和形成于膜71d上的膜71e。形成于基板1的上表面1u上的膜例如通过CMP(ChemicalMechanical Polishing，化学机械抛光)被除去。此外，在膜71a、膜71b、膜71c、膜71d及膜71e各自的界面有时残存微量的氟。
像这样，重复进行在沟槽5的底部5b及侧壁5w形成包含硅的半导体膜的工序、和形成于侧壁5w上的半导体膜被选择性除去的工序，在沟槽5内形成包含硅的半导体膜70(膜71a、71b、71c、71d、71e)。根据这样的成膜方法，不形成空隙地在沟槽5内形成半导体膜70。此外，不限于沟槽5，在具有与沟槽5相同的长宽比的孔中，也不形成空隙地在孔内形成半导体膜70。
此外，也可以在成膜气体中添加包含磷(P)、硼(B)、锗(Ge)等的气体而形成半导体膜70。例如，形成于沟槽5内的半导体膜70中的硅的组成比为50atom％以上，优选为90atom％以上，进一步优选为99atom％以上。即，作为半导体膜70，形成包含不可避免的杂质的硅膜(包含硅的膜)及包含磷(P)、砷(As)、锑(Sb)、硼(B)、铝(Al)、镓(Ga)、铟(In)、锗(Ge)中的至少1者作为掺杂剂的硅膜中的至少任一者。其中，“不可避免的杂质”是指不是有意导入的杂质，而是在原料气体或制造工艺中必然地导入的杂质。
此外，在蚀刻工序中，蚀刻等离子体的反应性越高，则图3的B中所示的膜71a、73a例如越有可能容易受到来自蚀刻等离子体的损伤，或者膜72a的选择比越无法充分取得。关于图4的B中所示的膜71b、73b及膜72b也可以引起同样的现象。
在引起这样的现象的情况下，在蚀刻工序中，也可以使用H2(氢)气来代替卤素系气体。使用H2气体的蚀刻条件的一个例子如下所述。
基板直径：300mm
蚀刻时间：7分钟以内
放电功率：1000W(13.56MHz)以下
压力：5Pa
基板温度：室温
例如，若在基板1的上表面1u上产生H2气体的等离子体，则与膜71a、73a相比不耐蚀刻的膜72a与氢等离子体反应，膜72a被选择性除去。该情况下，膜72a中包含的Si变化成SiHx等，SiHx通过真空泵从真空槽10等被排气。之后，重复成膜工序和利用H2气体的蚀刻工序，在沟槽5内形成半导体膜70。
进而，在本实施方式中，也可以导入干式洗涤工序，其在成膜工序后对真空槽10内进行干式洗涤。
例如，在成膜工序中，除了基板1以外，半导体膜还附着在真空槽10的底部11、筒状壁12、盖板13、支撑台20及喷嘴41、46等。之后，若在蚀刻工序中氢等离子体被暴露在附着于真空槽10的底部11、筒状壁12、盖板13、支撑台20及喷嘴41、46等的半导体膜，则有时半导体膜与氢等离子体发生反应，SiHx等从真空槽10的底部11、筒状壁12、盖板13、支撑台20及喷嘴41、46等放出。
例如，若该SiHx在等离子体形成空间10p中飞行，通过蚀刻等离子体而发生分解，则SiHx其自身成为膜形成用的气体，再次在基板1形成半导体膜。但是，在成膜工序后，通过将附着于真空槽10的底部11、筒状壁12、盖板13、支撑台20及喷嘴41、46等的半导体膜以干式洗涤工序除去，半导体膜向基板1上的再附着得到抑制。
以下，对在成膜工序后不进行干式洗涤就转移至利用氢等离子体的蚀刻工序时和在成膜工序后进行干式洗涤后转移至利用氢等离子体的蚀刻工序时的蚀刻后的状态进行说明。
图6的A是表示在成膜工序后不进行干式洗涤就转移至利用氢等离子体的蚀刻工序时的蚀刻时间与膜厚的关系的概略坐标图。图6的B是表示在成膜工序后进行干式洗涤后转移至利用氢等离子体的蚀刻工序时的蚀刻时间与膜厚的关系的概略坐标图。
在图6的A、B中，横轴为蚀刻时间，纵轴为半导体膜的膜厚。图6的A、B中示出重复成膜工序和蚀刻工序的循环的每1个循环的结果。例如，蚀刻时间为0秒时的膜厚相当于在1次成膜工序结束后形成于基板1的上表面1u或沟槽5的底部5b的半导体膜的膜厚。该膜厚为约5nm。
干式洗涤条件的一个例子如下所述。
干式洗涤气体：H2
干式洗涤时间：7分钟以内
放电功率：1000W(13.56MHz)以下
压力：5Pa
在干式洗涤工序中，可以在将结束成膜处理的基板1载置于支撑台20上的状态下对真空槽10内进行洗涤，也可以将基板1移送至与真空槽10不同的真空槽中后对真空槽10内进行洗涤。但是，在干式洗涤工序中将基板1载置于支撑台20上的情况下，基板1以百叶窗等覆盖。干式洗涤工序可以在每1次成膜工序结束时实施，也可以在多次成膜工序结束时每次实施。
首先，通过图6的A，对在成膜工序后不进行干式洗涤就转移至利用氢等离子体的蚀刻工序时的例子进行说明。
该情况下，若以100W的放电功率进行100秒钟的蚀刻处理，则膜厚从约5nm减少至约4nm。接着，若以100W的放电功率进行300秒钟的蚀刻处理，则膜厚变成约2.5nm。像这样，在放电功率为100W的蚀刻处理中，蚀刻时间越增加，则膜厚越减少。即，在100W左右的放电功率时，蚀刻量可以通过蚀刻时间来控制。
若使放电功率从100W增加至200W，则通过300秒钟的蚀刻处理膜厚减少至约2nm。
但是，在400W的放电功率时，通过100秒钟的蚀刻处理膜厚上升至约12nm，通过300秒钟的蚀刻处理膜厚减少至约2nm。关于该膜厚暂且变厚的现象，放电功率越大则越显著。此外，在1000W的放电功率时，通过100秒钟的蚀刻处理膜厚上升至约28nm，通过300秒钟的蚀刻处理，膜厚减少至约3.5nm。
像这样，若以放电功率大于200W的功率进行蚀刻处理，则存在在蚀刻时间为100秒左右时半导体膜的膜厚与当初的膜厚相比上升的倾向。认为这是由于，在成膜工序后不进行干式洗涤就转移至利用氢等离子体的蚀刻工序时，附着于真空槽10的底部11、筒状壁12、盖板13、支撑台20及喷嘴41、46等的半导体膜通过氢等离子体而发生分解，再次沉积在基板1上。
像这样，在采用在成膜工序后不进行干式洗涤就转移至利用氢等离子体的蚀刻工序的工艺的情况下，放电功率为低功率(例如，200W以下)时，虽然可以通过成膜时间和蚀刻时间来控制半导体膜的膜厚，但是若增加放电功率(例如，大于200W)，则从蚀刻开始，产生半导体膜的膜厚暂且增加的现象，变得难以通过成膜时间和蚀刻时间来控制半导体膜的膜厚。
另一方面，图6的B中示出在成膜工序后进行干式洗涤后转移至蚀刻工序时的结果。在该情况下，在蚀刻工序前，附着于真空槽10的底部11、筒状壁12、盖板13、支撑台20及喷嘴41、46等上的半导体膜被除去。
在该工艺中，在100W的放电功率下的蚀刻处理中，在蚀刻时间为30秒钟时半导体膜的膜厚从约5nm减少至约4nm，在蚀刻时间为60秒后膜厚变成约3nm，在蚀刻时间为75秒后时，膜厚进一步减少。
进而，在200W的放电功率时，蚀刻时间为30秒时膜厚变成约2.5nm，蚀刻时间为60秒时膜厚变成约0.5nm。在400W的放电功率时，蚀刻时间为30秒时膜厚变成约2.5nm，蚀刻时间为60秒时膜厚变得薄于1nm。在1000W的放电功率时，蚀刻时间为30秒时膜厚变得薄于1nm。
像这样，通过在成膜工序后实施干式洗涤，蚀刻工序中的半导体膜的膜厚暂且增加的现象得到抑制。即，认为由于在蚀刻处理前附着于真空槽10的底部11、筒状壁12、盖板13、支撑台20及喷嘴41、46等的半导体膜通过干式洗涤被除去，所以半导体膜在基板1上再沉积的现象得到抑制。
像这样，通过采用在成膜工序后进行干式洗涤后转移至蚀刻工序的工艺，可通过成膜时间和蚀刻时间而高精度地控制半导体膜的膜厚。
此外，为了提高形成于基板1的上表面1u及沟槽5的底部5b的膜的表面的平坦性，在蚀刻工序中，也可以对支撑台20施加偏置电位。由此，在蚀刻时，例如相对于膜表面的离子轰击效应起作用，膜表面的平坦性提高。但是，若偏置电位变得过高，则离子轰击效应变得过量，膜通过离子照射而从基板1的上表面1u及沟槽5的底部5b被除去。施加于支撑台20的偏置电位被调整为不易引起膜厚减少而膜表面的平坦性提高的程度。
以上，对本发明的实施方式进行了说明，但本发明并不仅限定于上述的实施方式，当然可以加以各种变更。
符号说明
1…基板
1a…硅基板
1b…硅氧化膜
1u…上表面
5…沟槽
5c…角部
5b…底部
5w…侧壁
10…真空槽
10p…等离子体形成空间
11…底部
12…筒状壁
13…盖板
20…支撑台
21…容量
30…等离子体产生源
31…高频线圈
32…高频电源
33…整合电路
40、45…气体供给源
41、46…喷嘴
41h、46h…供给口
42、47…气体导入管
43、48…流量计
50…控制部
70、70a、70b…半导体膜
71a、71b、71c、71d、71e、72a、72b、73a、73b…膜
100…成膜装置
Claims (10)
1.一种成膜方法，通过在设置有具有底部和侧壁的沟槽或孔的基板的表面产生包含硅的成膜气体的第1等离子体，从而在所述底部及所述侧壁形成包含硅的第1半导体膜，
通过在所述基板的所述表面产生包含卤素的蚀刻气体的第2等离子体，从而将形成于所述侧壁的所述第1半导体膜选择性除去，
通过在所述基板的所述表面产生所述第1等离子体，从而在所述底部及所述侧壁形成包含硅的第2半导体膜。
2.根据权利要求1所述的成膜方法，其中，
形成于所述侧壁的所述第1半导体膜被选择性除去、在所述底部及所述侧壁形成所述第2半导体膜的处理被重复2次以上。
3.根据权利要求1或2所述的成膜方法，其中，
产生所述第1等离子体的时间为5分钟以内。
4.根据权利要求1～3中任一项所述的成膜方法，其中，
产生所述第2等离子体的时间为5分钟以内。
5.根据权利要求1～4中任一项所述的成膜方法，其中，
所述蚀刻气体包含NF3、NCl3、Cl2及H2中的至少1者。
6.根据权利要求1～5中任一项所述的成膜方法，其中，
作为所述第1半导体膜及所述第2半导体膜，形成包含硅的膜及包含磷、砷、锑、硼、铝、镓、铟、锗中的至少1者作为掺杂剂的硅膜中的至少任一者。
7.根据权利要求1～6中任一项所述的成膜方法，其中，
在所述第1半导体膜与所述第2半导体膜的界面包含卤素，所述卤素是所述蚀刻气体中包含的卤素。
8.一种成膜装置，其具备：
真空槽，所述真空槽能够维持减压状态；
支撑台，所述支撑台能够载置设置有具有底部和侧壁的沟槽或孔的基板；
等离子体产生源，所述等离子体产生源能够通过产生被导入所述真空槽内的包含硅的成膜气体的第1等离子体而在所述底部及所述侧壁形成包含硅的半导体膜，能够通过产生被导入所述真空槽内的包含卤素的蚀刻气体的第2等离子体而将形成于所述侧壁的所述半导体膜选择性除去；和
控制部，所述控制部能够切换所述第1等离子体的产生和所述第2等离子体的产生。
9.根据权利要求8所述的成膜装置，其中，
所述等离子体产生源通过电感耦合方式的等离子体产生源而构成。
10.根据权利要求8或9所述的成膜装置，其还具备：
第1气体供给源，所述第1气体供给源向所述真空层内供给所述成膜气体，并具有将所述成膜气体喷出的第1供给口；和
第2气体供给源，所述第2气体供给源向所述真空层内供给所述蚀刻气体，并具有将所述蚀刻气体喷出的第2供给口，且所述第2供给口的位置与所述第1供给口的位置不同。
Applications Claiming Priority (2)
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