CN112332839A - 压控振荡器及其控制方法、p2p接口电路、电子设备 - Google Patents

压控振荡器及其控制方法、p2p接口电路、电子设备 Download PDF

Info

Publication number
CN112332839A
CN112332839A CN202011225732.2A CN202011225732A CN112332839A CN 112332839 A CN112332839 A CN 112332839A CN 202011225732 A CN202011225732 A CN 202011225732A CN 112332839 A CN112332839 A CN 112332839A
Authority
CN
China
Prior art keywords
inverter
control
transistor
electrically connected
control unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202011225732.2A
Other languages
English (en)
Other versions
CN112332839B (zh
Inventor
李东明
白东勋
南帐镇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing Eswin Computing Technology Co Ltd
Hefei Eswin IC Technology Co Ltd
Original Assignee
Beijing Eswin Computing Technology Co Ltd
Hefei Eswin IC Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing Eswin Computing Technology Co Ltd, Hefei Eswin IC Technology Co Ltd filed Critical Beijing Eswin Computing Technology Co Ltd
Priority to CN202011225732.2A priority Critical patent/CN112332839B/zh
Publication of CN112332839A publication Critical patent/CN112332839A/zh
Priority to PCT/CN2021/093603 priority patent/WO2022095404A1/zh
Priority to US17/421,688 priority patent/US11742837B2/en
Application granted granted Critical
Publication of CN112332839B publication Critical patent/CN112332839B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H03K3/0322—Ring oscillators with differential cells
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L1/00—Stabilisation of generator output against variations of physical values, e.g. power supply
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明提供一种压控振荡器及其控制方法、P2P接口电路、电子设备，涉及压控振荡技术领域，用于在实现较宽动作频率范围的同时，降低电源电压噪音并保证时钟信号具有优良的特性。所述压控振荡器包括N级延迟单元，每一级延迟单元均包括：第一反相器、第二反相器、第三反相器和第四反相器；第二反相器和第三反相器均分别与频率控制端电连接，能够在频率控制端的控制下，控制是否将第二反相器和第三反相器激活。

Description

压控振荡器及其控制方法、P2P接口电路、电子设备
技术领域
本发明涉及压控振荡技术领域，尤其涉及一种压控振荡器及其控制方法、P2P接口电路、电子设备。
背景技术
在Display driver IC(中文：显示驱动IC，简称DDI)领域中，由于显示分辨率和画面更新频率(frame rate)的增加，使得可以传送高速数据的P2P(英文：point-to-point)接口技术被广泛应用。P2P接口电路包括从传送的信号中恢复时钟和数据的电路，而且构成该电路的核心之一是电压控制振动器，该电压控制振动器在DDI系统中能够生成所需频率的信号。
在大部分的DDI系统中一般会使用环形压控振荡器(ring VCO)。但是现有的ringVCO为了体现较宽的动作频率范围，在生成低频率时钟信号时，环形振荡器(ringoscillator)的电源电压必须要极度降低，但由于信号振幅(swing level)的存在，像地电压反弹(ground bounce)一样的电源电压噪音将变得非常脆弱。另外，随着时钟信号的上升时间和下降时间(rising/falling time)变大，多相时钟信号(multi-phase clock)的相位失配(phase mismatch)变大，使得由相位噪声(phase noise)导致的时钟信号抖动(jitter)也会变大。
因此，亟需一种新型的压控振荡器，能够在实现较宽动作频率范围的同时，降低电源电压噪音并保证时钟信号具有优良的特性。
发明内容
本发明的目的在于提供一种压控振荡器及其控制方法、P2P接口电路、电子设备，用于在实现较宽动作频率范围的同时，降低电源电压噪音并保证时钟信号具有优良的特性。
为了实现上述目的，本发明提供如下技术方案：
本发明的第一方面提供一种压控振荡器，包括：
N级延迟单元，第X级延迟单元的第一输出端与第X+1级延迟单元的第一输入端电连接，第X级延迟单元的第二输出端与第X+1级延迟单元的第四输入端电连接；第X+1级延迟单元的第二输入端与第X级延迟单元的第四输入端接入相同的信号，第X+1级延迟单元的第三输入端与第X级延迟单元的第一输入端接入相同的信号；第一级延迟单元的第一输入端与第N级延迟单元的第一输出端电连接，第一级延迟单元的第二输入端与第N级延迟单元的第四输入端接入相同的信号，第一级延迟单元的第三输入端与第N级延迟单元的第一输入端接入相同的信号，第一级延迟单元的第四输入端与第N级延迟单元的第二输出端电连接；其中N为整数，1≤X≤N-1；
每一级所述延迟单元均包括：第一反相器、第二反相器、第三反相器和第四反相器；所述第一反相器的输入端为其所属的延迟单元的第一输入端，所述第二反相器的输入端为其所属的延迟单元的第二输入端，所述第三反相器的输入端为其所属的延迟单元的第三输入端，所述第四反相器的输入端为其所属的延迟单元的第四输入端；所述第一反相器的输出端和所述第二反相器的输出端均与其所属的延迟单元的第一输出端电连接，所述第三反相器的输出端和所述第四反相器的输出端均与其所属的延迟单元的第二输出端电连接；
所述第二反相器和所述第三反相器均分别与频率控制端电连接，能够在所述频率控制端的控制下，控制是否将所述第二反相器和所述第三反相器激活。
可选的，所述第二反相器和/或所述第三反相器包括：第一控制单元、第二控制单元、第三控制单元和第四控制单元；所述频率控制端包括输出信号相位相反的第一频率控制端和第二频率控制端；
所述第一控制单元分别与第一频率控制端、第一电平信号输入端、输入信号端和所述第二控制单元的控制端电连接，用于在所述第一频率控制端的控制下，控制导通或断开所述第一电平信号输入端与所述第二控制单元的控制端之间的连接，以及控制导通或断开所述输入信号端与所述第二控制单元的控制端之间的连接；
所述第二控制单元还分别与所述第一电平信号输入端，以及其所属的反相器的输出端电连接，用于在其包括的控制端的控制下，控制导通或断开所述第一电平信号输入端与该输出端之间的连接；
所述第三控制单元分别与第二频率控制端、第二电平信号输入端、输入信号端和所述第四控制单元的控制端电连接，用于在所述第二频率控制端的控制下，控制导通或断开所述第二电平信号输入端与所述第四控制单元的控制端之间的连接，以及控制导通或断开所述输入信号端与所述第四控制单元的控制端之间的连接；
所述第四控制单元还分别与所述第二电平信号输入端，以及其所属的反相器的输出端电连接，用于在其包括的控制端的控制下，控制导通或断开所述第二电平信号输入端与该输出端之间的连接；
所述输入信号端为第二输入端或第三输入端。
可选的，所述第一控制单元包括第一晶体管和第二晶体管，所述第二控制单元包括第三晶体管，所述第三控制单元包括第四晶体管和第五晶体管，所述第四控制单元包括第六晶体管；
所述第一晶体管的栅极和所述第二晶体管的栅极均与所述第一频率控制端电连接，所述第一晶体管的第一极与所述第一电平信号输入端电连接，所述第一晶体管的第二极和所述第二晶体管的第二极均与所述第三晶体管的栅极电连接，所述第二晶体管的第一极与所述输入信号端电连接；
所述第三晶体管的第一极与所述第一电平信号输入端电连接，所述第三晶体管的第二极与其所属的反相器的输出端电连接；
所述第四晶体管的栅极和所述第五晶体管的栅极均与所述第二频率控制端电连接，所述第四晶体管的第一极与所述输入信号端电连接，所述第四晶体管的第二极和所述第五晶体管的第二极均与所述第六晶体管的栅极电连接，所述第五晶体管的第一极与所述第二电平信号输入端电连接；
所述第六晶体管的第一极与所述第二电平信号输入端电连接，所述第六晶体管的第二极与其所属的反相器的输出端电连接。
可选的，所述第二反相器和/或所述第三反相器包括：包括第五控制单元、第六控制单元、第七控制单元和第八控制单元；所述频率控制端包括输出信号相位相反的第一频率控制端和第二频率控制端；
所述第五控制单元分别与输入信号端、第一电平信号输入端和所述第六控制单元的输入端电接，用于在所述输入信号端的控制下，控制导通或断开所述第一电平信号输入端与所述第六控制单元的输入端之间的连接；
所述第六控制单元还分别与第二频率控制端，以及其所属的反相器的输出端电连接，用于在所述第二频率控制端的控制下，控制导通或断开其包括的输入端和该输出端之间的电连接；
所述第七控制单元分别与第一频率控制端，其所属的反相器的输出端以及所述第八控制单元的输出端电连接，用于在所述第一频率控制端的控制下，控制导通或断开其所属的反相器的输出端和所述第八控制单元的输出端之间的连接；
所述第八控制单元还分别与所述输入信号端和第二电平信号输入端连接，用于在所述输入信号端的控制下，控制导通或断开所述第二电平信号输入端与所述第八控制单元的输出端之间的连接；
所述输入信号端为第二输入端或第三输入端。
可选的，所述第五控制单元包括第七晶体管，所述第六控制单元包括第八晶体管，所述第七控制单元包括第九晶体管，所述第八控制单元包括第十晶体管；
所述第七晶体管的栅极与所述输入信号端电连接，所述第七晶体管的第一极与所述第一电平信号输入端电连接，所述第七晶体管的第二极与所述第八晶体管的第一极电连接；
所述第八晶体管的栅极与所述第二频率控制端电连接，所述第八晶体管的第二极与其所属的反相器的输出端电连接；
所述第九晶体管的栅极与所述第一频率控制端连接，所述第九晶体管的第一极与所述第十晶体管的第二极连接，所述第九晶体管的第二极与其所属的反相器的输出端电连接；
所述第十晶体管的栅极与所述输入信号端连接，所述第十晶体管的第一极与所述第二电平信号输入端连接。
可选的，每一级所述延迟单元还包括：第五反相器和第六反相器；
所述第五反相器的输入端与其所属的延迟单元的第一输出端电连接，所述第五反相器的输出端与其所属的延迟单元的第二输出端电连接；
所述第六反相器的输入端与其所属的延迟单元的第二输出端电连接，所述第六反相器的输出端与其所属的延迟单元的第一输出端电连接。
可选的，所述压控振荡器还包括：
频率比较模块，用于比较输入数据频率和预设基准频率，以确定所述频率控制端输出的频率控制信号的电平，控制是否将所述第二反相器和所述第三反相器激活。
基于上述压控振荡器的技术方案，本发明的第二方面提供一种P2P接口电路，包括上述压控振荡器。
基于上述P2P接口电路的技术方案，本发明的第三方面提供一种电子设备，包括上述P2P接口电路。
基于上述压控振荡器的技术方案，本发明的第四方面提供一种压控振荡器的控制方法，应用于上述压控振荡器，所述控制方法包括：
在所述频率控制端的控制下，控制是否将第二反相器和第三反相器激活。
可选的，所述压控振荡器还包括：频率比较模块；
所述在所述频率控制端的控制下，控制是否将第二反相器和第三反相器激活的步骤具体包括：
频率比较模块比较输入数据频率和预设基准频率，当所述输入数据频率大于所述预设基准频率时，控制将第二反相器和第三反相器激活；当所述输入数据频率小于所述预设基准频率时，控制将第二反相器和第三反相器不激活。
本发明提供的技术方案中，当所需信号频率较高时，可以激活所述延迟单元中的第二反相器和第三反相器，当所需信号频率较低时，可以不激活所述延迟单元中的第二反相器和第三反相器；因此，本发明提供的技术方案能够根据实际需要，选择性的控制所述前馈路径是否被激活，这样不仅扩大了能够生成的信号频率范围，降低电源电压噪音，还能够实现生成具有信号振幅大，信号的上升时间和下降时间小，以及多相时钟间的相位失配和相位噪声特性优良的时钟信号。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明提供的第一种环形压控振荡器的结构示意图；
图2为图1中每一级差分反相放大器的结构示意图；
图3为本发明提供的一个反相器的结构示意图；
图4为图3中反相器的输入输出延时示意图；
图5为本发明提供的第一种环形压控振荡器的工作时序流程图；
图6为本发明提供的第一种环形压控振荡器产生的信号的频率范围示意图；
图7为本发明提供的第二种环形压控振荡器的结构示意图；
图8为在图7中的差分反相放大器中加入反馈路径的结构示意图；
图9为加入反馈路径后第一输出端对应的反相器的示意图；
图10为图9中反相器的输入输出延时示意图；
图11为本发明提供的第二种环形压控振荡器的工作时序流程图；
图12为本发明实施例提供的压控振荡器的结构示意图；
图13为图12中一个延时单元的结构示意图；
图14为本发明实施例提供的压控振荡器产生的信号的频率范围示意图；
图15为本发明实施例提供的第二反相器和第三反相器的第一结构示意图；
图16为本发明实施例提供的第二反相器和第三反相器的第二结构示意图；
图17为本发明实施例提供的设置第一频率控制信号的流程示意图。
具体实施方式
为了进一步说明本发明实施例提供的压控振荡器及其控制方法、P2P接口电路、电子设备，下面结合说明书附图进行详细描述。
如图1所示，本发明提供了第一种环形压控振荡器，该环形压控振荡器包括五级差分反相放大器，每一级差分反相放大器的具体结构如图2所示。
这种环形压控振荡器中，第一级差分反相放大器11的第一输出端ON与第二级差分反相放大器12的第一输入端IP1电连接，第一级差分反相放大器11的第二输出端OP与第二级差分反相放大器12的第二输入端IN1电连接，第二级差分反相放大器12的第一输出端ON与第三级差分反相放大器13的第一输入端IP1电连接，第二级差分反相放大器12的第二输出端OP与第三级差分反相放大器13的第二输入端IN1电连接，第三级差分反相放大器13的第一输出端ON与第四级差分反相放大器14的第一输入端IP1电连接，第三级差分反相放大器13的第二输出端OP与第四级差分反相放大器14的第二输入端IN1电连接，第四级差分反相放大器14的第一输出端ON与第五级差分反相放大器15的第一输入端IP1电连接，第四级差分反相放大器14的第二输出端OP与第五级差分反相放大器15的第二输入端IN1电连接，第五级差分反相放大器15的第一输出端ON与第一级差分反相放大器11的第一输入端IP1电连接，第五级差分反相放大器15的第二输出端OP与第一级差分反相放大器11的第二输入端IN1电连接。
如图2所示，每一级差分反相放大器均包括四个反相器，其中一个反相器的输入端作为第一输入端IP1，输出端作为第一输出端ON；另一个反相器的输入端作为第二输入端IN1，输出端作为第二输出端OP；剩余的两个反相器以相反的方式连接在第一输出端ON与第二输出端OP之间。
如图3至图5所示，上述环形压控振荡器的工作原理为：在稳态下，在0节点处的V0达到VDDVCO之后，经过一个反相器延迟TD后，6节点处的V6下降到GND。以相同的方式，电路在连续的节点电压之间以TD延迟振荡，从而产生的时钟信号的周期TCLK为10×TD。
需要说明，时钟信号的周期与差分反相放大器的数量有关，TCLK＝2×N×TD，其中N为差分反相放大器的数量。上述VDDVCO可以为由第一电平信号输入端输入的振荡器电源电压。
值得注意，所述环形压控振荡器中包括的差分反相放大器的数量可以根据实际需要设置，但是为了保证振荡，N必须为奇数。
请参阅图6，图6中示意了所述环形压控振荡器中，可以改变的振荡器电源电压VDDVCO的范围，以及在系统允许的振荡器电源电压范围内，所产生的时钟信号的频率范围。
上述环形压控振荡器中，对于提高振动频率有局限，但是时钟信号的上升时间和下降时间(ring/falling time)短，时钟信号上升和下降的速度快，因此，上述环形压控振荡器能够有效降低相位噪声(phase noise)，相应的也降低了由相位噪声导致的时钟信号抖动。
如图7所示，本发明提供了第二种环形压控振荡器，该第二种环形压控振荡器在第一种环形压控振荡器的基础上，在每一级差分反相放大器中均增加了前馈路径(feed-forward path)20。如图8所示，图8中示意了差分反相放大器中增加了前馈路径20后的结构示意图。
本发明提供了第二种环形压控振荡器中，每一级前馈路径20中的输入端IP2，均接收相邻的前一级差分反相放大器的第二输入端IN1输入的信号，每一级前馈路径20中的输入端IN2，均接收相邻的前一级差分反相放大器的第一输入端IP1输入的信号。第一级差分反相放大器(即图5中最左侧的差分反相放大器)中的前馈路径20的输入端IP2和IP1，分别对应接收最后一级差分反相放大器的第二输入端IN1和第一输入端IP1输入的信号。需要说明，如图5所示，数字标号相同的节点代表接入的信号相同。
参见图9和图10，图10中的两条虚线对应V9和V6_2。V9相对于V0较早，V6_2相对于V6_1较早，在引入前馈路径20后，图9中的两条延迟路径合并，可以通过使用较早的路径，如：V9到V6路径，进行插值来减少V0到V6的延迟时间，如降低延迟时间至TD’。因此，通过设置前馈路径20，使得各段的时钟信号能够更快的将位相信号进行差补，从而有效提高了信号的振动频率。
如图11所示，通过设置前馈路径20，虽然提高了信号的振动频率，但是在允许的电压范围内很难实现低频率振动。而且，在相同的振动频率的条件下，与不设置前馈路径20的结构相比，信号振幅(swing level)小，信号的上升时间和下降时间(rising/fallingtime)变大，导致在低频率的领域中，多相时钟间的相位失配和相位噪声等特性会变得更差。
请参阅图12和图13，本发明实施例提供一种压控振荡器，包括：
N级延迟单元，第X级延迟单元的第一输出端(如ON)与第X+1级延迟单元的第一输入端(如IP1)电连接，第X级延迟单元的第二输出端(如OP)与第X+1级延迟单元的第四输入端(如IN1)电连接；第X+1级延迟单元的第二输入端(如IP2)与第X级延迟单元的第四输入端接入相同的信号，第X+1级延迟单元的第三输入端(如IN2)与第X级延迟单元的第一输入端接入相同的信号；第一级延迟单元的第一输入端与第N级延迟单元的第一输出端电连接，第一级延迟单元的第二输入端与第N级延迟单元的第四输入端接入相同的信号，第一级延迟单元的第三输入端与第N级延迟单元的第一输入端接入相同的信号，第一级延迟单元的第四输入端与第N级延迟单元的第二输出端电连接；其中N为整数，1≤X≤N-1；
如图13所示，每一级所述延迟单元均包括：第一反相器301、第二反相器302、第三反相器303和第四反相器304；所述第一反相器301的输入端为其所属的延迟单元的第一输入端，所述第二反相器的输入端为其所属的延迟单元的第二输入端，所述第三反相器303的输入端为其所属的延迟单元的第三输入端，所述第四反相器304的输入端为其所属的延迟单元的第四输入端；所述第一反相器301的输出端和所述第二反相器302的输出端均与其所属的延迟单元的第一输出端电连接，所述第三反相器303的输出端和所述第四反相器304的输出端均与其所属的延迟单元的第二输出端电连接；
所述第二反相器302和所述第三反相器303均分别与频率控制端电连接，能够在所述频率控制端的控制下，控制是否将所述第二反相器302和所述第三反相器303激活。
具体地，图12中示意了所述压控振荡器五级延迟单元，即第一级延迟单元31、第二级延迟单元32、第三级延迟单元33、第四级延迟单元34和第五级延迟单元35。
每个所述延迟单元均包括第一输出端、第二输出端、第一输入端、第二输入端、第三输入端和第四输入端。示例性的，所述第一输出端和所述第二输出端的相位相反，所述第一输入端和所述第二输入端的相位相同，所述第三输入端和所述第四输入端的相位相同，所述第一输入端与所述第三输入端的相位相反，所述第一输入端与所述第一输出端的相位相反。
需要说明，图12中标记了数字0～9，标记相同数字的节点表示接入的信号相同。
所述第二反相器302和所述第三反相器303均分别与频率控制端电连接，能够在所述频率控制端的控制下，将所述第二反相器302和所述第三反相器303激活，使得所述第二反相器302和所述第三反相器303在所述延迟单元中起到一定作用；与能够在所述频率控制端的控制下，不激活所述第二反相器302和所述第三反相器303，使得所述第二反相器302和所述第三反相器303在所述延迟单元中不起作用。
需要说明，所述压控振荡器应用于以PLL(英文：phase-locked loop)为基础的接口系统中，用于为系统提供满足频率要求的时钟信号。
当在所述频率控制端的控制下，将所述第二反相器302和所述第三反相器303激活时，所述延迟单元的结构与图8中的在差分反相放大器中增加了前馈路径20后的结构相同。当在所述频率控制端的控制下，将所述第二反相器302和所述第三反相器303不激活时，所述延迟单元的结构与图2中的差分反相放大器的结构相同。
根据上述压控振荡器的具体结构可知，本发明实施例提供的压控振荡器中，当所需信号频率较高时，可以激活所述延迟单元中的第二反相器302和第三反相器303，当所需信号频率较低时，可以不激活所述延迟单元中的第二反相器302和第三反相器303；因此，本发明实施例提供的压控振荡器能够根据实际需要，选择性的控制所述前馈路径20是否被激活，控制所述延迟单元形成为如图8中的结构或者如图2中的结构，这样不仅扩大了能够生成的信号频率范围，降低电源电压噪音，还能够实现生成具有信号振幅(swing level)大，信号的上升时间和下降时间(rising/falling time)小，以及多相时钟间的相位失配和相位噪声特性优良的时钟信号。
如图15所示，在一些实施例中，所述第二反相器302和/或所述第三反相器303包括：第一控制单元401、第二控制单元402、第三控制单元403和第四控制单元404；所述频率控制端包括输出信号相位相反的第一频率控制端FSEL和第二频率控制端FSELb；
所述第一控制单元401分别与第一频率控制端FSEL、第一电平信号输入端、输入信号端和所述第二控制单元402的控制端电连接，用于在所述第一频率控制端FSEL的控制下，控制导通或断开所述第一电平信号输入端与所述第二控制单元402的控制端之间的连接，以及控制导通或断开所述输入信号端与所述第二控制单元402的控制端之间的连接；
所述第二控制单元402还分别与所述第一电平信号输入端，以及其所属的反相器的输出端电连接，用于在其包括的控制端的控制下，控制导通或断开所述第一电平信号输入端与该输出端之间的连接；
所述第三控制单元403分别与第二频率控制端FSELb、第二电平信号输入端、输入信号端和所述第四控制单元404的控制端电连接，用于在所述第二频率控制端FSELb的控制下，控制导通或断开所述第二电平信号输入端与所述第四控制单元404的控制端之间的连接，以及控制导通或断开所述输入信号端与所述第四控制单元404的控制端之间的连接；
所述第四控制单元404还分别与所述第二电平信号输入端，以及其所属的反相器的输出端电连接，用于在其包括的控制端的控制下，控制导通或断开所述第二电平信号输入端与该输出端之间的连接；
所述输入信号端为第二输入端或第三输入端。
具体地，所述频率控制端包括第一频率控制端FSEL和第二频率控制端FSELb，所述第一频率控制端FSEL的输出信号和所述第二频率控制端FSELb的输出信号相位相反。示例性的，所述第二频率控制端FSELb的输出信号可以由所述第一频率控制端FSEL的输出信号产生。
示例性的，当设置所述第一频率控制端FSEL输出的第一频率控制信号为高电平时，所述第二频率控制端FSELb输出的第二频率控制信号为低电平，控制所述第二反相器302和/或所述第三反相器303激活。当设置所述第一频率控制端FSEL输出的第一频率控制信号为低电平时，所述第二频率控制端FSELb输出的第二频率控制信号为高电平，控制所述第二反相器302和/或所述第三反相器303不激活。
需要说明，当所述第二反相器302采用上述结构时，所述输入信号端为所述第二输入端。当所述第三反相器303采用上述结构时，所述输入信号端为所述第三输入端。
示例性的，当设置所述第一频率控制端FSEL输出的第一频率控制信号为高电平时，所述第一控制单元401控制断开所述第一电平信号输入端与所述第二控制单元402的控制端之间的连接，以及控制导通所述输入信号端与所述第二控制单元402的控制端之间的连接；当设置所述第一频率控制端FSEL输出的第一频率控制信号为低电平时，所述第一控制单元401控制导通所述第一电平信号输入端与所述第二控制单元402的控制端之间的连接，以及控制断开所述输入信号端与所述第二控制单元402的控制端之间的连接。
示例性的，当所述第二控制单元402的控制端接收高电平信号时，所述第二控制单元402控制断开所述第一电平信号输入端与该输出端之间的连接；当所述第二控制单元402的控制端接收低电平信号时，所述第二控制单元402控制导通所述第一电平信号输入端与该输出端之间的连接。
示例性的，当设置所述第二频率控制端FSELb输出的第二频率控制信号为高电平时，所述第三控制单元403控制导通所述第二电平信号输入端与所述第四控制单元404的控制端之间的连接，以及控制断开所述输入信号端与所述第四控制单元404的控制端之间的连接；当设置所述第二频率控制端FSELb输出的第二频率控制信号为低电平时，所述第三控制单元403控制断开所述第二电平信号输入端与所述第四控制单元404的控制端之间的连接，以及控制导通所述输入信号端与所述第四控制单元404的控制端之间的连接。
示例性的，当所述第四控制单元404的控制端接收高电平信号时，所述第四控制单元404控制导通所述第二电平信号输入端与该输出端之间的连接；当所述第四控制单元404的控制端接收低电平信号时，所述第四控制单元404控制断开所述第二电平信号输入端与该输出端之间的连接。
上述实施例提供的压控振荡器中，增加的第二反相器302和第三反相器303的结构简单，不会导致所述压控振荡器的面积增加过大，因此，上述实施例提供的压控振荡器在满足较小面积的同时，不仅能够实现信号频率范围宽，还能够在整个频率范围内均具有优秀的时钟特性。
如图15所示，在一些实施例中，所述第一控制单元401包括第一晶体管T1和第二晶体管T2，所述第二控制单元402包括第三晶体管T3，所述第三控制单元403包括第四晶体管T4和第五晶体管T5，所述第四控制单元404包括第六晶体管T6；
所述第一晶体管T1的栅极和所述第二晶体管T2的栅极均与所述第一频率控制端FSEL电连接，所述第一晶体管T1的第一极与所述第一电平信号输入端电连接，所述第一晶体管T1的第二极和所述第二晶体管T2的第二极均与所述第三晶体管T3的栅极电连接，所述第二晶体管T2的第一极与所述输入信号端电连接；
所述第三晶体管T3的第一极与所述第一电平信号输入端电连接，所述第三晶体管T3的第二极与其所属的反相器的输出端电连接；
所述第四晶体管T4的栅极和所述第五晶体管T5的栅极均与所述第二频率控制端FSELb电连接，所述第四晶体管T4的第一极与所述输入信号端电连接，所述第四晶体管T4的第二极和所述第五晶体管T5的第二极均与所述第六晶体管T6的栅极电连接，所述第五晶体管T5的第一极与所述第二电平信号输入端电连接；
所述第六晶体管T6的第一极与所述第二电平信号输入端电连接，所述第六晶体管T6的第二极与其所属的反相器的输出端电连接。
示例性的，所述第一晶体管T1、所述第三晶体管T3和所述第四晶体管T4均为P型晶体管，所述第二晶体管T2、所述五晶体管和所述第六晶体管T6均为N型晶体管。
示例性的，所述第一电平信号输入端输入的第一电平信号为振荡器电源电压VDDVCO，所述第二电平信号输入端输入的第二电平信号为地信号GND。
当所述第一频率控制端FSEL输入的第一频率控制信号为高电平时，所述第一晶体管T1截止，所述第二晶体管T2导通；当所述第二晶体管T2导通时，将所述输入信号端输入的信号写入所述第三晶体管T3的栅极。当所述第二频率控制端FSELb输入的第二频率控制信号为低电平时，所述第四晶体管T4导通，所述第五晶体管T5截止；当所述第四晶体管T4导通时，将所述输入信号端输入的信号写入所述第六晶体管T6的栅极。从而控制所述第六晶体管T6的导通或截止。这种情况下，在所述输入信号端输入的信号为高电平时，第六晶体管T6导通，使输出端输出第二电平信号；在所述输入信号端输入的信号为低电平时，第三晶体管T3导通，使输出端输出第一电平信号。
如图16所示，在一些实施例中，所述第二反相器302和/或所述第三反相器303包括：包括第五控制单元405、第六控制单元406、第七控制单元407和第八控制单元408；所述频率控制端包括输出信号相位相反的第一频率控制端FSEL和第二频率控制端FSELb；
所述第五控制单元405分别与输入信号端、第一电平信号输入端和所述第六控制单元406的输入端电接，用于在所述输入信号端的控制下，控制导通或断开所述第一电平信号输入端与所述第六控制单元406的输入端之间的连接；
所述第六控制单元406还分别与第二频率控制端FSELb，以及其所属的反相器的输出端电连接，用于在所述第二频率控制端FSELb的控制下，控制导通或断开其包括的输入端和该输出端之间的电连接；
所述第七控制单元407分别与第一频率控制端FSEL，其所属的反相器的输出端以及所述第八控制单元408的输出端电连接，用于在所述第一频率控制端FSEL的控制下，控制导通或断开其所属的反相器的输出端和所述第八控制单元408的输出端之间的连接；
所述第八控制单元408还分别与所述输入信号端和第二电平信号输入端连接，用于在所述输入信号端的控制下，控制导通或断开所述第二电平信号输入端与所述第八控制单元408的输出端之间的连接；
所述输入信号端为第二输入端或第三输入端。
具体地，所述频率控制端包括第一频率控制端FSEL和第二频率控制端FSELb，所述第一频率控制端FSEL的输出信号和所述第二频率控制端FSELb的输出信号相位相反。示例性的，所述第二频率控制端FSELb的输出信号可以由所述第一频率控制端FSEL的输出信号产生。
示例性的，当设置所述第一频率控制端FSEL输出的第一频率控制信号为高电平时，所述第二频率控制端FSELb输出的第二频率控制信号为低电平，控制所述第二反相器302和/或所述第三反相器303激活。当设置所述第一频率控制端FSEL输出的第一频率控制信号为低电平时，所述第二频率控制端FSELb输出的第二频率控制信号为高电平，控制所述第二反相器302和/或所述第三反相器303不激活。
需要说明，当所述第二反相器302采用上述结构时，所述输入信号端为所述第二输入端。当所述第三反相器303采用上述结构时，所述输入信号端为所述第三输入端。
示例性的，当设置所述第一频率控制端FSEL输出的第一频率控制信号为高电平时，所述第七控制单元407控制导通其所属的反相器的输出端和所述第八控制单元408的输出端之间的连接。
示例性的，当设置所述第二频率控制端FSELb输出的第二频率控制信号为低电平时，所述第六控制单元406控制导通其所属的反相器的输出端和所述第五控制单元405的输出端之间的连接。
示例性的，当所述输入信号端输入的信号为高电平时，所述第八控制单元408控制导通所述第二电平信号输入端与所述第八控制单元408的输出端之间的连接，当所述第一频率控制信号为高电平时，所述第二电平信号输入端与反相器的输出端连接，使该输出端输出所述第二电平信号。
示例性的，当所述输入信号端输入的信号为低电平时，所述第五控制单元405控制导通所述第一电平信号输入端与所述第六控制单元406的输入端之间的连接，当所述第二频率控制信号为低电平时，所述第一电平信号输入端与反相器的输出端连接，使该输出端输出所述第一电平信号。
上述实施例提供的压控振荡器中，增加的第二反相器302和第三反相器303的结构简单，不会导致所述压控振荡器的面积增加过大，因此，上述实施例提供的压控振荡器在满足较小面积的同时，不仅能够实现信号频率范围宽，还能够在整个频率范围内均具有优秀的时钟特性。
如图16所示，在一些实施例中，所述第五控制单元405包括第七晶体管T7，所述第六控制单元406包括第八晶体管T8，所述第七控制单元407包括第九晶体管T9，所述第八控制单元408包括第十晶体管T10；
所述第七晶体管T7的栅极与所述输入信号端电连接，所述第七晶体管T7的第一极与所述第一电平信号输入端电连接，所述第七晶体管T7的第二极与所述第八晶体管T8的第一极电连接；
所述第八晶体管T8的栅极与所述第二频率控制端FSELb电连接，所述第八晶体管T8的第二极与其所属的反相器的输出端电连接；
所述第九晶体管T9的栅极与所述第一频率控制端FSEL连接，所述第九晶体管T9的第一极与所述第十晶体管T10的第二极连接，所述第九晶体管T9的第二极与其所属的反相器的输出端电连接；
所述第十晶体管T10的栅极与所述输入信号端连接，所述第十晶体管T10的第一极与所述第二电平信号输入端连接。
示例性的，所述第七晶体管T7和所述第八晶体管T8均为P型晶体管，所述第九晶体管T9和所述第十晶体管T10均为N型晶体管。
示例性的，所述第一电平信号输入端输入的第一电平信号为正电源信号，所述第二电平信号输入端输入的第二电平信号为地信号GND。
当所述第一频率控制端FSEL输入的第一频率控制信号为高电平时，所述第九晶体管T9导通，当所述第二频率控制端FSELb输入的第二频率控制信号为低电平时，所述第六晶体管T6导通，当所述输入信号端输入的信号为高电平时，第十晶体管T10导通，当所述输入信号端输入的信号为低电平时，第五晶体管T5导通。
如图13所示，在一些实施例中，每一级所述延迟单元还包括：第五反相器305和第六反相器306；
所述第五反相器305的输入端与其所属的延迟单元的第一输出端电连接，所述第五反相器305的输出端与其所属的延迟单元的第二输出端电连接；
所述第六反相器306的输入端与其所属的延迟单元的第二输出端电连接，所述第六反相器306的输出端与其所属的延迟单元的第一输出端电连接。
通过设置所述第五反相器305和所述第六反相器306能够更好的实现ON和OP的差分信号。
如图14和图17所示，在一些实施例中，所述压控振荡器还包括：
频率比较模块，用于比较输入数据频率fIN和预设基准频率fTH，以确定所述频率控制端输出的频率控制信号的电平，控制是否将所述第二反相器302和所述第三反相器303激活。
具体地，可以根据图2和图8结构下压控振荡器对应生成的信号频率范围，信号振幅(swing level)，以及图2和图8结构下压控振荡器的动作领域来设定所述预设基准频率fTH。
示例性的，当输入数据的频率fIN低于预设基准频率fTH时，控制所述第一频率控制端FSEL输入的第一频率控制信号为低电平，从而控制所述第二反相器302和所述第三反相器303不激活，以保持足够的信号振幅(swing level)。
当输入数据的频率fIN高于预设基准频率fTH时，控制所述第一频率控制端FSEL输入的第一频率控制信号为高电平，从而控制所述第二反相器302和所述第三反相器303激活，可以提高最大动作频率，获取最宽领域的频率。
需要说明，所述第一频率控制端FSEL输入的第一频率控制信号的具体设定方式包括：由IC外部的引脚为所述第一频率控制端FSEL提供；或者，在没有外部控制的情况下，也可以通过IC内部频率感知电路来自动控制。如图17所示，示意了在IC内部自动控制第一频率控制信号的方式，当IC获得电源后，通过频率比较模块可以判断输入数据频率fIN并设定第一频率控制信号。
值得注意，内部时钟数据复原电路(CDR)在正常情况下维持最初设定的第一频率控制信号，当发生不正常情况时，CDR变为UNLOCK，即设置LOCKCDR＝Low，此时需要重新判断fIN与fTH，以重新设定合适的第一频率控制信号。
上述正常情况是指在接收器中，恢复时钟的频率和相位与输入数据同步，恢复数据的误码率达到目标。上述异常情况是指在接收器中，恢复的时钟的频率或相位与输入数据不同步，误码将超出目标，以及画面刷新频率发生变动。
本发明实施例还提供了一种P2P接口电路，包括上述实施例提供的压控振荡器。
由于上述实施例提供的压控振荡器中，当所需信号频率较高时，可以激活所述延迟单元中的第二反相器302和第三反相器303，当所需信号频率较低时，可以不激活所述延迟单元中的第二反相器302和第三反相器303；因此，上述实施例提供的压控振荡器能够根据实际需要，选择性的控制所述前馈路径20是否被激活，控制所述延迟单元形成为如图8中的结构或者如图2中的结构，这样不仅扩大了能够生成的信号频率范围，还能够实现生成具有信号振幅(swing level)大，信号的上升时间和下降时间(rising/falling time)小，以及多相时钟间的相位失配和相位噪声特性优良的时钟信号。
因此，本发明实施例提供的P2P接口电路在包括上述压控振荡器时同样具有上述有意效果，此处不再赘述。
本发明实施例还提供了一种电子设备，包括上述实施例提供的P2P接口电路。
本发明实施例提供的电子设备在包括上述P2P接口电路时，具有P2P接口电路所具有的有意效果，此处不再赘述。
示例性的，所述电子设备包括：电视、显示器、数码相框、手机、平板电脑等任何具有显示功能的产品或部件。
本发明实施例还提供了一种压控振荡器的控制方法，应用于上述实施例提供的压控振荡器，所述控制方法包括：
在所述频率控制端的控制下，控制是否将第二反相器302和第三反相器303激活。
采用本发明实施例提供的控制方法控制压控振荡器时，当所需信号频率较高时，可以激活所述延迟单元中的第二反相器302和第三反相器303，当所需信号频率较低时，可以不激活所述延迟单元中的第二反相器302和第三反相器303；因此，采用本发明实施例提供的控制方法控制压控振荡器时，能够根据实际需要，选择性的控制所述前馈路径20是否被激活，控制所述延迟单元形成为如图8中的结构或者如图2中的结构，这样不仅扩大了能够生成的信号频率范围，还能够实现生成具有信号振幅(swing level)大，信号的上升时间和下降时间(rising/falling time)小，以及多相时钟间的相位失配和相位噪声特性优良的时钟信号。
在一些实施例中，所述压控振荡器还包括：频率比较模块；
所述在所述频率控制端的控制下，控制是否将第二反相器302和第三反相器303激活的步骤具体包括：
频率比较模块比较输入数据频率和预设基准频率，当所述输入数据频率大于所述预设基准频率时，控制将第二反相器302和第三反相器303激活；当所述输入数据频率小于所述预设基准频率时，控制将第二反相器302和第三反相器303不激活。
示例性的，当输入数据的频率fIN低于预设基准频率fTH时，控制所述第一频率控制端FSEL输入的第一频率控制信号为低电平，从而控制所述第二反相器302和所述第三反相器303不激活，以保持足够的信号振幅(swing level)。
当输入数据的频率fIN高于预设基准频率fTH时，控制所述第一频率控制端FSEL输入的第一频率控制信号为高电平，从而控制所述第二反相器302和所述第三反相器303激活，可以提高最大动作频率，获取最宽领域的频率。
需要说明，本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于方法实施例而言，由于其基本相似于产品实施例，所以描述得比较简单，相关之处参见产品实施例的部分说明即可。
除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”、“耦接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。
在上述实施方式的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (11)

1.一种压控振荡器，其特征在于，包括：
N级延迟单元，第X级延迟单元的第一输出端与第X+1级延迟单元的第一输入端电连接，第X级延迟单元的第二输出端与第X+1级延迟单元的第四输入端电连接；第X+1级延迟单元的第二输入端与第X级延迟单元的第四输入端接入相同的信号，第X+1级延迟单元的第三输入端与第X级延迟单元的第一输入端接入相同的信号；第一级延迟单元的第一输入端与第N级延迟单元的第一输出端电连接，第一级延迟单元的第二输入端与第N级延迟单元的第四输入端接入相同的信号，第一级延迟单元的第三输入端与第N级延迟单元的第一输入端接入相同的信号，第一级延迟单元的第四输入端与第N级延迟单元的第二输出端电连接；其中N为整数，1≤X≤N-1；
每一级所述延迟单元均包括：第一反相器、第二反相器、第三反相器和第四反相器；所述第一反相器的输入端为其所属的延迟单元的第一输入端，所述第二反相器的输入端为其所属的延迟单元的第二输入端，所述第三反相器的输入端为其所属的延迟单元的第三输入端，所述第四反相器的输入端为其所属的延迟单元的第四输入端；所述第一反相器的输出端和所述第二反相器的输出端均与其所属的延迟单元的第一输出端电连接，所述第三反相器的输出端和所述第四反相器的输出端均与其所属的延迟单元的第二输出端电连接；
所述第二反相器和所述第三反相器均分别与频率控制端电连接，能够在所述频率控制端的控制下，控制是否将所述第二反相器和所述第三反相器激活。
2.根据权利要求1所述的压控振荡器，其特征在于，所述第二反相器和/或所述第三反相器包括：第一控制单元、第二控制单元、第三控制单元和第四控制单元；所述频率控制端包括输出信号相位相反的第一频率控制端和第二频率控制端；
所述第一控制单元分别与第一频率控制端、第一电平信号输入端、输入信号端和所述第二控制单元的控制端电连接，用于在所述第一频率控制端的控制下，控制导通或断开所述第一电平信号输入端与所述第二控制单元的控制端之间的连接，以及控制导通或断开所述输入信号端与所述第二控制单元的控制端之间的连接；
所述第二控制单元还分别与所述第一电平信号输入端，以及其所属的反相器的输出端电连接，用于在其包括的控制端的控制下，控制导通或断开所述第一电平信号输入端与该输出端之间的连接；
所述第三控制单元分别与第二频率控制端、第二电平信号输入端、输入信号端和所述第四控制单元的控制端电连接，用于在所述第二频率控制端的控制下，控制导通或断开所述第二电平信号输入端与所述第四控制单元的控制端之间的连接，以及控制导通或断开所述输入信号端与所述第四控制单元的控制端之间的连接；
所述第四控制单元还分别与所述第二电平信号输入端，以及其所属的反相器的输出端电连接，用于在其包括的控制端的控制下，控制导通或断开所述第二电平信号输入端与该输出端之间的连接；
所述输入信号端为第二输入端或第三输入端。
3.根据权利要求2所述的压控振荡器，其特征在于，所述第一控制单元包括第一晶体管和第二晶体管，所述第二控制单元包括第三晶体管，所述第三控制单元包括第四晶体管和第五晶体管，所述第四控制单元包括第六晶体管；
所述第一晶体管的栅极和所述第二晶体管的栅极均与所述第一频率控制端电连接，所述第一晶体管的第一极与所述第一电平信号输入端电连接，所述第一晶体管的第二极和所述第二晶体管的第二极均与所述第三晶体管的栅极电连接，所述第二晶体管的第一极与所述输入信号端电连接；
所述第三晶体管的第一极与所述第一电平信号输入端电连接，所述第三晶体管的第二极与其所属的反相器的输出端电连接；
所述第四晶体管的栅极和所述第五晶体管的栅极均与所述第二频率控制端电连接，所述第四晶体管的第一极与所述输入信号端电连接，所述第四晶体管的第二极和所述第五晶体管的第二极均与所述第六晶体管的栅极电连接，所述第五晶体管的第一极与所述第二电平信号输入端电连接；
所述第六晶体管的第一极与所述第二电平信号输入端电连接，所述第六晶体管的第二极与其所属的反相器的输出端电连接。
4.根据权利要求1所述的压控振荡器，其特征在于，所述第二反相器和/或所述第三反相器包括：包括第五控制单元、第六控制单元、第七控制单元和第八控制单元；所述频率控制端包括输出信号相位相反的第一频率控制端和第二频率控制端；
所述第五控制单元分别与输入信号端、第一电平信号输入端和所述第六控制单元的输入端电接，用于在所述输入信号端的控制下，控制导通或断开所述第一电平信号输入端与所述第六控制单元的输入端之间的连接；
所述第六控制单元还分别与第二频率控制端，以及其所属的反相器的输出端电连接，用于在所述第二频率控制端的控制下，控制导通或断开其包括的输入端和该输出端之间的电连接；
所述第七控制单元分别与第一频率控制端，其所属的反相器的输出端以及所述第八控制单元的输出端电连接，用于在所述第一频率控制端的控制下，控制导通或断开其所属的反相器的输出端和所述第八控制单元的输出端之间的连接；
所述第八控制单元还分别与所述输入信号端和第二电平信号输入端连接，用于在所述输入信号端的控制下，控制导通或断开所述第二电平信号输入端与所述第八控制单元的输出端之间的连接；
所述输入信号端为第二输入端或第三输入端。
5.根据权利要求4所述的压控振荡器，其特征在于，所述第五控制单元包括第七晶体管，所述第六控制单元包括第八晶体管，所述第七控制单元包括第九晶体管，所述第八控制单元包括第十晶体管；
所述第七晶体管的栅极与所述输入信号端电连接，所述第七晶体管的第一极与所述第一电平信号输入端电连接，所述第七晶体管的第二极与所述第八晶体管的第一极电连接；
所述第八晶体管的栅极与所述第二频率控制端电连接，所述第八晶体管的第二极与其所属的反相器的输出端电连接；
所述第九晶体管的栅极与所述第一频率控制端连接，所述第九晶体管的第一极与所述第十晶体管的第二极连接，所述第九晶体管的第二极与其所属的反相器的输出端电连接；
所述第十晶体管的栅极与所述输入信号端连接，所述第十晶体管的第一极与所述第二电平信号输入端连接。
6.根据权利要求1所述的压控振荡器，其特征在于，每一级所述延迟单元还包括：第五反相器和第六反相器；
所述第五反相器的输入端与其所属的延迟单元的第一输出端电连接，所述第五反相器的输出端与其所属的延迟单元的第二输出端电连接；
所述第六反相器的输入端与其所属的延迟单元的第二输出端电连接，所述第六反相器的输出端与其所属的延迟单元的第一输出端电连接。
7.根据权利要求1所述的压控振荡器，其特征在于，所述压控振荡器还包括：
频率比较模块，用于比较输入数据频率和预设基准频率，以确定所述频率控制端输出的频率控制信号的电平，控制是否将所述第二反相器和所述第三反相器激活。
8.一种P2P接口电路，其特征在于，包括如权利要求1～7中任一项所述的压控振荡器。
9.一种电子设备，其特征在于，包括如权利要求8所述的P2P接口电路。
10.一种压控振荡器的控制方法，其特征在于，应用于如权利要求1～7中任一项所述的压控振荡器，所述控制方法包括：
在所述频率控制端的控制下，控制是否将第二反相器和第三反相器激活。
11.根据权利要求10所述的压控振荡器的控制方法，其特征在于，所述压控振荡器还包括：频率比较模块；
所述在所述频率控制端的控制下，控制是否将第二反相器和第三反相器激活的步骤具体包括：
频率比较模块比较输入数据频率和预设基准频率，当所述输入数据频率大于所述预设基准频率时，控制将第二反相器和第三反相器激活；当所述输入数据频率小于所述预设基准频率时，控制将第二反相器和第三反相器不激活。
CN202011225732.2A 2020-11-05 2020-11-05 压控振荡器及其控制方法、p2p接口电路、电子设备 Active CN112332839B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202011225732.2A CN112332839B (zh) 2020-11-05 2020-11-05 压控振荡器及其控制方法、p2p接口电路、电子设备
PCT/CN2021/093603 WO2022095404A1 (zh) 2020-11-05 2021-05-13 压控振荡器及其控制方法、p2p接口电路、电子设备
US17/421,688 US11742837B2 (en) 2020-11-05 2021-05-13 Voltage controlled oscillator and control method thereof, P2P interface circuit, electronic device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011225732.2A CN112332839B (zh) 2020-11-05 2020-11-05 压控振荡器及其控制方法、p2p接口电路、电子设备

Publications (2)

Publication Number Publication Date
CN112332839A true CN112332839A (zh) 2021-02-05
CN112332839B CN112332839B (zh) 2024-03-01

Family

ID=74316105

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011225732.2A Active CN112332839B (zh) 2020-11-05 2020-11-05 压控振荡器及其控制方法、p2p接口电路、电子设备

Country Status (3)

Country Link
US (1) US11742837B2 (zh)
CN (1) CN112332839B (zh)
WO (1) WO2022095404A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022095404A1 (zh) * 2020-11-05 2022-05-12 北京奕斯伟计算技术有限公司 压控振荡器及其控制方法、p2p接口电路、电子设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6160457A (en) * 1999-06-04 2000-12-12 Faraday Technology Corp. Universal crystal-oscillator input/output circuit for application-specific integrated circuit with enhanced charge device mode electrostatic discharge protection
US20040070459A1 (en) * 2002-10-11 2004-04-15 Motoyama Ken L. Ring oscillator with a digitally programmable frequency
CN104300972A (zh) * 2014-09-30 2015-01-21 杭州电子科技大学 一种粗调和细调相结合的环形压控振荡器电路
US20150097629A1 (en) * 2013-10-03 2015-04-09 Futurewei Technologies, Inc. Reconfigurable Multi-Path Injection Locked Oscillator
CN106406408A (zh) * 2016-11-18 2017-02-15 佛山科学技术学院 一种ldo电路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7102449B1 (en) * 2003-01-21 2006-09-05 Barcelona Design, Inc. Delay stage for oscillator circuit and corresponding applications
US7663446B1 (en) 2006-06-23 2010-02-16 Marvell International Ltd. Adjustable supply voltage in a voltage controlled oscillator (VCO) for wide range frequency coverage
CN101192828A (zh) 2006-11-28 2008-06-04 升达半导体股份有限公司 压控震荡器的自动多重步骤频率调整
TWI493864B (zh) * 2010-03-31 2015-07-21 Silicon Motion Inc 振盪訊號產生裝置與其相關方法
CN103326715B (zh) 2013-05-31 2015-11-18 中国人民解放军国防科学技术大学 一种低本征抖动的单端压控振荡器
CN104242927A (zh) 2014-07-25 2014-12-24 西安交通大学 一种应用于高速串行接口的环形压控振荡器
CN104270147B (zh) 2014-10-22 2017-05-24 桂林电子科技大学 一种环形振荡器
CN104821825A (zh) 2015-05-14 2015-08-05 中国科学技术大学先进技术研究院 一种宽调谐范围环形压控振荡器
US10958251B2 (en) * 2019-04-08 2021-03-23 Kandou Labs, S.A. Multiple adjacent slicewise layout of voltage-controlled oscillator
CN112332839B (zh) 2020-11-05 2024-03-01 北京奕斯伟计算技术股份有限公司 压控振荡器及其控制方法、p2p接口电路、电子设备

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6160457A (en) * 1999-06-04 2000-12-12 Faraday Technology Corp. Universal crystal-oscillator input/output circuit for application-specific integrated circuit with enhanced charge device mode electrostatic discharge protection
US20040070459A1 (en) * 2002-10-11 2004-04-15 Motoyama Ken L. Ring oscillator with a digitally programmable frequency
US20150097629A1 (en) * 2013-10-03 2015-04-09 Futurewei Technologies, Inc. Reconfigurable Multi-Path Injection Locked Oscillator
CN104300972A (zh) * 2014-09-30 2015-01-21 杭州电子科技大学 一种粗调和细调相结合的环形压控振荡器电路
CN106406408A (zh) * 2016-11-18 2017-02-15 佛山科学技术学院 一种ldo电路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022095404A1 (zh) * 2020-11-05 2022-05-12 北京奕斯伟计算技术有限公司 压控振荡器及其控制方法、p2p接口电路、电子设备
US11742837B2 (en) 2020-11-05 2023-08-29 Beijing Eswin Computing Technology Co., Ltd. Voltage controlled oscillator and control method thereof, P2P interface circuit, electronic device

Also Published As

Publication number Publication date
CN112332839B (zh) 2024-03-01
US11742837B2 (en) 2023-08-29
WO2022095404A1 (zh) 2022-05-12
US20220376683A1 (en) 2022-11-24

Similar Documents

Publication Publication Date Title
US5889828A (en) Clock reproduction circuit and elements used in the same
US5592127A (en) Voltage-controlled oscillator with reduced phase difference
US11411555B2 (en) High speed digital phase interpolator with duty cycle correction circuitry
US5399995A (en) CMOS circuit providing 90 degree phase delay
KR100965766B1 (ko) 링 오실레이터와 이를 이용한 멀티 위상 클럭 보정 회로
USRE40939E1 (en) Multi-phase locked loop for data recovery
US20060001496A1 (en) Array oscillator and polyphase clock generator
JP2007097140A (ja) デジタルとアナログ制御を用いた電圧制御遅延ラインの遅延セル
KR20060047261A (ko) 교차 결합된 전압 제어 발진기
US7482841B1 (en) Differential bang-bang phase detector (BBPD) with latency reduction
KR20080007796A (ko) 다 위상 신호 발생기 및 그 방법
US9473129B2 (en) Method for performing phase shift control in an electronic device, and associated apparatus
US7151398B2 (en) Clock signal generators having programmable full-period clock skew control
JP2009065497A (ja) 高速シリアルインターフェース回路及び電子機器
US8508304B2 (en) Serdes VCO with phased outputs driving frequency to voltage converter
CN112332839B (zh) 压控振荡器及其控制方法、p2p接口电路、电子设备
US6751745B1 (en) Digital synchronization circuit provided with circuit for generating polyphase clock signal
US11770116B1 (en) Duty cycle correction for high-speed clock signals
TWI246825B (en) An interface circuit of various clock period between a fast slope signal and a very slow slope, voltage controlled delay cell
US10367494B2 (en) Fast-response references-less frequency detector
CN106559061B (zh) 占空比校正器
CN111510114A (zh) 一种时钟发生器电路
JP2010141594A (ja) クロック再生回路及びクロック再生方法
JP2009065502A (ja) 高速シリアルインターフェース回路及び電子機器
CN105306017A (zh) 信号产生电路以及工作周期调整电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: 100176 no.2179, 2 / F, building D, 33, 99 Kechuang 14th Street, Beijing Economic and Technological Development Zone, Beijing (centralized office area)

Applicant after: Beijing yisiwei Computing Technology Co.,Ltd.

Applicant after: HEFEI YISIWEI INTEGRATED CIRCUIT Co.,Ltd.

Address before: 100176 no.2179, 2 / F, building D, 33, 99 Kechuang 14th Street, Beijing Economic and Technological Development Zone, Beijing (centralized office area)

Applicant before: Beijing yisiwei Computing Technology Co.,Ltd.

Applicant before: HEFEI YISIWEI INTEGRATED CIRCUIT Co.,Ltd.

CB02 Change of applicant information
CB02 Change of applicant information

Address after: 100176 no.2179, 2 / F, building D, 33, 99 Kechuang 14th Street, Beijing Economic and Technological Development Zone, Beijing (centralized office area)

Applicant after: Beijing yisiwei Computing Technology Co.,Ltd.

Applicant after: Hefei Yisiwei Computing Technology Co.,Ltd.

Address before: 100176 no.2179, 2 / F, building D, 33, 99 Kechuang 14th Street, Beijing Economic and Technological Development Zone, Beijing (centralized office area)

Applicant before: Beijing yisiwei Computing Technology Co.,Ltd.

Applicant before: HEFEI YISIWEI INTEGRATED CIRCUIT Co.,Ltd.

CB02 Change of applicant information
GR01 Patent grant
GR01 Patent grant