CN112292916B - 一种集成电路 - Google Patents

Abstract

一种集成电路，包括基板，承载在所述基板上的芯片，以及屏蔽壳体。屏蔽壳体覆盖芯片和基板，屏蔽壳体由导电材料制成。基板中设有第一接地层，第一接地层包括第一接地部和第二接地部，第一接地层在第一接地部和第二接地部之间断开。基板底部设有第一接地接口和第二接地接口。第一接地部与所述屏蔽壳体和第一接地接口电连接，第二接地部与芯片和第二接地接口电连接。本申请通过在芯片和基板上覆盖屏蔽壳体，以及将接地层分割为第一接地部和第二接部，达到降低芯片的电磁干扰的同时避免屏蔽壳体上的静电流至第一接地部时可能对芯片造成的损坏。

Description

一种集成电路

技术领域

本申请涉及电子产品制造技术领域，尤其涉及一种集成电路。

背景技术

随着半导体产品系统化、微小化的不断发展，电子元器件(芯片)非常容易受到不同电磁辐射的干扰。电磁辐射会严重影响信号传输的连续性和准确性。因此，产品的抗电磁干扰设计变得越来越重要。电磁干扰(Electro-Magnetic Interference，EMI)通常包括射频干扰(Radio Frequency Interference)和磁场干扰等。射频干扰是由于同一产品的不同RF模块(WCDMA，LTE，WiFi/BT&GPS)相互之间的干扰。磁场干扰是电子产品硬件电路由于电流、电压的变化产生磁场的变化而产生。电子产品中电流电压频率越高，产品越小，受电磁干扰的危害越大。

常规的EMI解决方案是在产品外面加一层导电性良好的金属层/壳或导电介质(抗电磁干扰隔离层-EMI Shielding)。EMI Shielding是直接在封装体上面和侧面直接覆盖屏蔽导电介质(通过溅镀，电镀，喷涂等方式)，从而达到电磁屏蔽的效果。

电子元器件焊接在基板上，电子元器件和基板侧面附着屏蔽层(EMI Shielding)，基板含有单层或者多层铜层，每层铜层都由接线布线部和接地布线部组成。屏蔽层直接或通过其他方式与接地布线部相连接，使屏蔽层接地，以便达到更好的隔离效果。

现有的接地产品结构设计，当有发生ESD静电放电时，高压电流会通过屏蔽层流向接地布线部。而接地布线部与内部线路非常近，容易在线路中诱导出瞬间电流(强电场的快速变化)，非常容易导致电子元器件电流过载，最后使元器件电性能失效或者降低。

发明内容

根据上述技术问题，本申请提供一种集成电路。能够同时提高电子产品防电磁干扰和抗静电释放的能力。

本申请是通过如下方法实现的：

一方面，本申请具体实施例提供一种集成电路，包括基板，承载在基板上的芯片，以及屏蔽壳体，屏蔽壳体覆盖芯片和基板，屏蔽壳体由导电材料制成；基板中设有第一接地层，第一接地层包括第一接地部和第二接地部，第一接地层在第一接地部和第二接地部之间断开；基板底部设有第一接地接口和第二接地接口；第一接地部与屏蔽壳体和第一接地接口电连接，第二接地部与芯片和第二接地接口电连接。

通过在芯片和基板上覆盖屏蔽壳体，以及将接地层分割为第一接地部和第二接部，达到降低芯片的电磁干扰的同时避免屏蔽壳体上的静电流至第一接地部时可能对芯片造成的损坏。

在一个可能的设计中，基板中还设有第二接地层，第二接地层包括第三接地部和第四接地部，第三接地部与第一接地接口电连接，第四接地部与第二接地接口电连接，第二接地层在第三接地部和第四接地部之间断开。第二接地层在第三接地部和第四接地部之间的断口，与第一接地层在第一接地部和第二接地部之间的断口错开。

通过将不同接地层中接地部之间的断口错开设置，减少通过断口进入芯片的电磁干扰信号，从而进一步降低芯片的电磁干扰。

在一个可能的设计中，基板中还设有第三接地层，第三接地层包括第五接地部，第五接地部与第二接地接口电连接且与屏蔽壳体分离。

在一个可能的设计中，芯片设置在基板上表面，屏蔽壳体包裹基板的侧部。

在一个可能的设计中，第一接地层在第一接地部和第二接地部之间的断口中填充有介质材料。

在一个可能的设计中，基板中还设有至少两层介电材料层，至少两层介电材料层与接地层层叠交替设置。

在一个可能的设计中，介电材料层的材料与填充断口的介质材料相同。

在一个可能的设计中，芯片设置在介电材料层上，芯片的地端穿过介电材料层与接地层电连接。

在一个可能的设计中，第一接地部为接地层中封闭结构的断口所包围的区域，第二接地部为接地层中封闭结构的断口所包围区域之外的区域。

在一个可能的设计中，屏蔽壳体与芯片之间还设有隔离材料。

附图说明

图1为本申请具体实施例提供的一种集成电路；

图2为本申请具体实施例提供的一种集成电路；

图3为本申请具体实施例提供的一种芯片设置在基板倒立面的集成电路。

具体实施方式

以下结合附图，详细说明本申请各实施例提供的技术方案。

图1为本申请具体实施例提供的一种集成电路，如图1所示，包括基板101、承载在基板101上的芯片102和屏蔽壳体103。

所述屏蔽壳体覆盖芯片和基板，以用于实现对芯片和基板的电磁信号屏蔽。

屏蔽壳体103可以是凹型结构。芯片和基板设置在屏蔽壳体103所形成的凹型腔体内。

在一个例子中，屏蔽壳体103包括四个侧壁和一个顶板，顶板的长和宽与基板的长和宽相等。四个侧壁分别垂直的设置在顶板的四个边上，四个侧壁的长度分别与其所设置的顶板的边的长度相等。屏蔽壳体103覆盖的设置在芯片102和基板101上。

需要说明的是，屏蔽壳体103为凹型腔体仅为本申请的一种具体实现方式。在本申请的具体实施例中，只要能够将基板101和芯片102覆盖并能够屏蔽电磁信号，均可以是本申请具体实施例的屏蔽壳体103。

屏蔽壳体103为能够屏蔽电磁信号的材料，在一个例子中，屏蔽壳体103为金属材料。本申请通过在基板101和芯片102之上覆盖的设置屏蔽壳体，从而避免基板101和芯片102受到电磁干扰(Electro-Magnetic Interference，EMI)。

芯片102的种类和数量可以根据需要设置。

芯片102的表面可以设置有隔离材料，通过隔离材料实现屏蔽壳体103与芯片102的分离。

基板101包括至少一层导电材料层和至少两层介电材料层，该至少一层导电材料层重叠设置，该至少两层介电材料层分别覆盖该至少一层导电材料层中每层的上表面和下表面。

具体的，本申请具体实施例中的基板101包括第一导电材料层106至第四导电材料层109和第一介电材料层110至第五介电材料层113。第一导电材料层106的一面覆盖第一介电材料层110，另一面覆盖第二介电材料层111。第二导电材料层107的一面覆盖第二介电材料层111，另一面覆盖第三介电材料层112。第三导电材料层108的一面覆盖第三介电材料层112，另一面覆盖第四介电材料层113。第四导电材料层109的一面覆盖第四介电材料层113，另一面覆盖第五介电材料层114。

每个导电材料层均可以为金属布线，金属布线包括接地布线部(接地布线部也可以称为接地层)和接线布线部。其中，接线布线部与芯片102的信号输入输出端104电连接，用于为芯片102传输工作信号。接地布线部与芯片102的地端105和屏蔽壳体103电连接，用于为芯片102的地端105和屏蔽壳体103接地。本申请对接地布线部和接线布线部在每层导电材料层中的设置不进行限定。

可选的，本申请的金属布线还可以包括冗余(Dummy)布线部，冗余布线部用于提高基板101的强度。金属布线中是否包括冗余布线部、冗余布线部的位置可以在基板101设计时进行确定，本申请对此不进行限定。

在本申请的具体实施例中，芯片102可以设置在第一介电材料层110上，通过在第一介电材料层110上打孔，将芯片102的信号输入输出端104与至少一层导电层中的接线布线部电连接，将芯片102的地端105与至少一层导电层中的接地布线部电连接。

信号输入输出端104与接线布线部的连接方式及地端105与接地布线部的连接方式均可以根据具体的线路确定，本申请对此不进行限定。

每个导电材料层的接地布线部均可以分为第一接地布线115和第二接地布线116(第一接地布线也可以称为第一接地部，第二接地布线也可以称为第二接地部)。第一接地布线115和第二接地布线116之间存在断口117，断口117用于将每个导电材料层分割为互不电连接的第一接地布线115和第二接地布线116。

第一接地布线115和第二接地布线116之间的断口117内还可以填充有介质材料，介质材料为绝缘材料。在一个具体的例子中，介质材料可以是与介电材料层相同的材料。

在本申请的具体实施例中，断口117为封闭结构。断口117所包围的区域为第一接地布线115，断口117包围区域之外的区域为第二接地布线116。

屏蔽壳体103与第二接地布线116电连接。例如，基板101为矩形，第二接地布线116中与基板长、宽相等的位置还与屏蔽壳体103的内侧电连接。从而通过第二接地布线116将屏蔽壳体103接地。在一个例子中，当基板101的形状为圆形时，屏蔽壳体103为与基板101相匹配的圆筒。第二接地布线116中与基板101直径相等的位置与屏蔽壳体103电连接。

当然，上述基板101为圆形或矩形仅为本申请具体实施例中的一种举例说明。在本申请的具体实施例中，基板101可以是任意规则或不规则形状。屏蔽壳体103与第二接地布线116的连接与上述相同。

本申请通过将每个导电材料层分割为第一接地布线115和第二接地布线116，避免屏蔽壳体103上的静电流至第一接地布线115，从而避免对芯片102造成损坏。

第一导电材料层106中第一接地布线和第二接地布线之间断口的位置和第二导电材料层107中第一接地布线和第二接地布线之间断口的位置错开。第二导电材料层107中的第一接地布线和第二接地布线之间的断口位置和第三导电材料层108中的第一接地布线和第二接地布线之间断口的位置错开。第三导电材料层108中的第一接地布线和第二接地布线之间的断口的位置和第四导电材料层109中的第一接地布线和第二接地布线之间断口的位置错开。

需要说明的是，两个相邻导电材料层的断口错开是，两个相邻导电材料层的断口在导电材料层所在平面的投影不相重叠。

在本申请的具体实施例中，通过将两个相邻的导电材料层的断口的位置错开，从而减少通过至少一层导电材料层中第一接地布线和第二接地布线之间断口的位置进入芯片102的电磁干扰信号，从而进一步降低芯片的电磁干扰。

在另一个实施例中，第一导电材料层106至第四导电材料层109之间还设置有至少一个穿孔118，穿孔118用于将不同导电材料层之间的接地布线进行连接。

第四导电材料层109上还设置有至少一个连接端119，各个连接端119分别穿过第五介电材料层114。从而通过该至少一个连接端119将芯片102和屏蔽壳体103的接地信号以及芯片102的工作信号输出。

连接端119根据其所实现的功能被分为接地接口和接线接口，接地接口用于与至少一层导电材料层中的接地布线连接，接线接口用于与至少一层导电材料层中的接线布线连接。不同接线布线可以连接不同的接线接口。本申请对接线布线与接线接口的连接不进行限定。

第四导电材料层114的第一接地布线包括至少一个第一接地接口，第一接地接口与屏蔽壳体电连接。第四导电材料层114的第二接地布线包括至少一个第二接地接口，第二接地接口与芯片的地端点连接。在本申请的具体实施例中，第一接地接口可以是EMI功能引脚(PAD)，第二接地接口可以是接地PAD。EMI功能PAD和接地PAD分别用于将屏蔽壳体和/或芯片102的接地信号接地。

在本申请的具体实施例中，第四导电材料层114的每个第一接地接口与屏蔽壳体电连接的连接长度不进行限定。可选的，当第四导电材料层114的第一接地布线仅包括一个第一接地接口时，第一接地接口可以是绕断口的环形结构，第一接地接口在各个方向均与屏蔽壳体电连接。

当然，第四导电材料层114中还可以包括至少一个输入输出(input/output，I/O)PAD，I/O PAD可以用于输入/输出多种不同的信号，本申请对I/O PAD的功能和数量不进行限定。

在本申请的具体实施例中，通过在每个导电材料层上设置交错的断口117，避免静电对芯片102的损坏仅为本申请具体实施例中的一种举例。在本申请的具体实施例中，该至少一层导电材料层中的任意一层还可以采用其他设置方式。

图2为本申请具体实施例提供的一种集成电路。如图2所示，包括基板201、承载在基板201上的芯片202和屏蔽壳体203。屏蔽壳体203覆盖的设置在芯片202和基板201上。其中，屏蔽壳体203和芯片202可以与图1所示相同，本申请在此不再进行赘述。本申请仅对基板201进行描述。

基板201包括至少一层导电材料层和至少两层介电材料层，该至少一层导电材料层重叠设置，该至少两层介电材料层分别覆盖每个导电材料层的上表面和下表面。

具体的，本申请具体实施例中的基板201包括第一导电材料层204至第四导电材料层207和第一介电材料层208至第五介电材料层212。第一导电材料层204的一面覆盖第一介电材料层208，另一面覆盖第二介电材料层209。第二导电材料层205的一面覆盖第二介电材料层209，另一面覆盖第三介电材料层210。第三导电材料层206的一面覆盖第三介电材料层210，另一面覆盖第四介电材料层211。第四导电材料层207的一面覆盖第四介电材料层211，另一面覆盖第五介电材料层212。

每个导电材料层均可以为金属布线，金属布线包括接地布线部(接地布线部也可以称为接地层)和接线布线部。可选的，本申请的金属布线还可以包括冗余(Dummy)布线部。每个导电材料层的金属布线与图1相同，本申请对此不在赘述。

在本申请的具体实施例中，第二导电材料层205和第四导电材料层207的接地布线部分别可以包括第一接地布线213和第二接地布线214(第一接地布线也可以称为是第一接地部，第二接地布线也可以称为第二接地部)。第一接地布线213和第二接地布线214之间存在断口215，断口215用于将第二导电材料层205和第四导电材料层207分别分割为互不电连接的第一接地布线213和第二接地布线214。

断口215为封闭结构。断口215所包围的区域为第一接地布线213，断口215包围区域之外的区域为第二接地布线214。

第一导电材料层204和第三导电材料层206的尺寸小于第二导电材料层205和第四导电材料层207的尺寸。在一个例子中，当基板201的形状为矩形时，第二导电材料层205和第四导电材料层207的长和宽与基板201的长和宽相等。第一导电材料层204和第三导电材料层206的长和宽分别小于第二导电材料层205和第四导电材料层207的长和宽。

在本申请的具体实施例中，第一导电材料层204和第三导电材料层206可以理解为第二导电材料层205和第四导电材料层207的第一接地布线213。

第二导电材料层205和第四导电材料层207中第一接地布线213和第二接地布线214之间断口215的位置、第一导电材料层204和第三导电材料层206长和宽尺寸小于第二导电材料层205和第四导电材料层207的位置分别包括填充介质材料。在一个具体的例子中，介质材料为与第一介电材料层208之第五介电材料层212相同的材料。

屏蔽壳体203与第二接地布线214电连接。例如，基板201为矩形，第二导电材料层205和第四导电材料层207中第二接地布线214中与基板201长、宽相等的位置还与屏蔽壳体203的内侧电连接。从而通过第二接地布线214将屏蔽壳体203接地。第一导电材料层20、第三导电材料层206和第一接地布线213不与屏蔽壳体203连接。

当然，上述基板201为矩形、第一导电材料层204和第三导电材料层206的长和宽分别小于第二导电材料层205和第四导电材料层207的长和宽仅为本申请具体实施例中的一种举例说明。在本申请的具体实施例中，基板201可以是任意规则或不规则形状，屏蔽壳体203与基板201中第二接地布线214的连接与上述相同。

在本申请的具体实施例中，第一导电材料层204的长和宽的边缘与第二导电材料层205的断口215的位置错开；第二导电材料层205的断口215的位置与第三导电材料层206的长和宽的边缘错开；第三导电材料层206的长和宽的边缘与第四导电材料层207的断口215的位置错开。

需要说明的是，两个相邻导电材料层中长和宽的边缘与断口错开是指，断口与长和宽的边缘在导电材料层所在平面的投影不相重叠。

在本申请的具体实施例中，通过将第一导电材料层204和第三导电材料层206的长和宽的边缘与第二导电材料层205和第四导电材料层207的断口215错开，从而减少通过多层导电材料层之间的断口215进入芯片202的电磁干扰信号，从而进一步降低芯片202的电磁干扰。

需要说明的是，图1所示的芯片102与基板101的连接方案仅为本申请具体实施例中的一种举例，不能用于对本申请的限定。本申请具体实施例中，基板101可以采用任意连接方案与任意数量的芯片102连接。

图3为本申请具体实施例提供的一种芯片设置在基板倒立面的集成电路。如图3所示，包括基板301、第一芯片302、第二芯片303和屏蔽壳体304。其中，第一芯片302固定的设置在基板301之上；第二芯片303固定的设置在基板301之下。屏蔽壳体304覆盖的设置在第一芯片302和基板301上。

在该例子中，屏蔽壳体304、基板301和第一芯片302的连接关系与图1所示相同，本申请在此不进行赘述。本实施例仅对基板301与第二芯片303之间的连接进行描述。

第一芯片302和第二芯片303的种类和数量可以根据需要设置。

第二芯片303的表面及基本301的底部还包裹的设置了隔离材料305，通过隔离材料305避免第二芯片303和基板301的外表面暴露。在本申请的具体实施例中，该隔离材料305既可以是与图1所示的隔离材料相同，也可以与图1中第一介电材料层110至第五介电材料层113的材料相同。

第二芯片303包括信号输入输出端306和地端306。信号输入输出端306与基板301的接线布线部电连接，用于输入输出工作信号。地端307与基板301的接地布线部电连接，用于输出接地信号。

基板301包括至少一层导电材料层和至少两层介电材料层，该至少一层导电材料层重叠设置。该至少两层介电材料层分别覆盖该至少一层导电材料层中每层的上表面和下表面。该至少一层导电材料层和至少两层介电材料层与图1所示相同，本申请对此不进行赘述。

每个导电材料层均可以为金属布线，金属布线包括接地布线部(接地布线部也可以称为接地层)和接线布线部。

该至少一层导电材料层还包括至少一个连接端308。通过该至少一个连接端308将第一芯片302、第二芯片303和屏蔽壳体304的接地信号和/或工作信号输出。

连接端308根据其所实现的功能被分为接地接口和接线接口，接地接口用于与至少一层导电材料层中的接地布线部连接，接线接口用于与至少一层导电材料层中的接线布线部连接。

第二芯片303的信号输入输出端306与基板301中至少一层导电材料层的接线布线电连接。第二芯片303的地端307与基板301中至少一层导电材料层的接地布线或接地接口电连接。

可选的，填充在基板301底部的隔离材料305还包括打孔309。通过打孔309将基板301中包括的至少一个连接端308接出。连接端308在基板301上的设置具体可以如图1所示，本申请对此不再赘述。

当然，上述图1至图3实施例仅为本申请具体实施例中的部分举例，并不能用于对本申请的限定。只要包括覆盖基板和芯片的，且基板中靠近芯片金属布线不覆盖基板和芯片的结构电连接。从而在降低芯片的电子干扰的同时还能避免封装组件接触时由于静电释放而造成的电子产品损坏。

需要说明的是，本申请提供实施例只是本申请所介绍的可选实施例，本领域技术人员在此基础上，完全可以设计出更多的实施例，因此不在此处赘述。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的，能够以类似结构的结合来实现。专业技术人员可以对每个特定的部分来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的装置和结构的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在本申请所提供的几个实施例中，应该理解到，所揭露的装置和结构，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，结构的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。

以上，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (9)

1.一种集成电路，其特征在于，包括：基板，承载在所述基板上的芯片，以及屏蔽壳体，所述屏蔽壳体覆盖所述芯片和所述基板，所述屏蔽壳体由导电材料制成，所述屏蔽壳体的内侧壁与所述基板的至少一个接地层连接；

所述基板中设有第一接地层，所述第一接地层包括第一接地部和第二接地部，所述第一接地层在所述第一接地部和第二接地部之间断开；

所述基板底部设有第一接地接口和第二接地接口；

所述第一接地部与所述屏蔽壳体和所述第一接地接口电连接，所述第二接地部与所述芯片和所述第二接地接口电连接；

所述基板中还设有第二接地层，所述第二接地层包括第三接地部和第四接地部，所述第三接地部与所述第一接地接口电连接，所述第四接地部与所述第二接地接口电连接，所述第二接地层在所述第三接地部和第四接地部之间断开，

所述第二接地层在所述第三接地部和第四接地部之间的断口，与所述第一接地层在所述第一接地部和第二接地部之间的断口错开。

2.如权利要求1所述的集成电路，其特征在于，所述基板中还设有第三接地层，所述第三接地层包括第五接地部，所述第五接地部与所述第二接地接口电连接且与所述屏蔽壳体分离。

3.如权利要求1所述的集成电路，其特征在于，所述芯片设置在所述基板上表面，所述屏蔽壳体包裹所述基板的侧部。

4.如权利要求1-3任一项所述的集成电路，其特征在于，所述第一接地层在所述第一接地部和第二接地部之间的断口中填充有介质材料。

5.如权利要求4所述的集成电路，其特征在于，所述基板中还设有至少两层介电材料层，所述至少两层介电材料层与接地层层叠交替设置。

6.如权利要求5所述的集成电路，其特征在于，所述介电材料层的材料与填充所述断口的介质材料相同。

7.如权利要求5所述的集成电路，其特征在于，所述芯片设置在所述介电材料层上，所述芯片的地端穿过介电材料层与接地层电连接。

8.如权利要求1-3任一项所述的集成电路，其特征在于，所述第一接地部为所述接地层中封闭结构的断口所包围的区域，所述第二接地部为所述接地层中封闭结构的断口所包围区域之外的区域。

9.如权利要求1-3任一项所述的集成电路，其特征在于，所述屏蔽壳体与芯片之间还设有隔离材料。

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