CN112270909B - 像素驱动电路 - Google Patents

Abstract

一种像素驱动电路，其包含一发光单元、一第一开关单元、一第二开关单元、一第三开关单元、一第四开关单元、一电容以及一控制电路。发光单元耦接第一操作电压源。第一开关单元具有第一端、第二端和控制端，第一开关单元的第一端耦接发光单元，第一开关单元的第二端耦接一第二操作电压源。第二开关单元具有第一端和第二端，第二开关单元的第一端耦接第二操作电压源。第三开关单元具有第一端，第三开关单元的第一端耦接第二开关单元的第二端。第四开关单元耦接第一开关单元的控制端。电容耦接在第一开关单元的控制端和第二开关单元的第二端之间。控制电路用以设置第一开关单元的控制端的电位。

Description

像素驱动电路

技术领域

本公开涉及一种像素驱动电路，特别涉及一种发光二极管的像素驱动电路。

背景技术

现今的显示器中已广泛地使用了发光二极管，又因发光二极管的亮度与其驱动电流大小有关，当输出高亮度时需通过增加电压差以控制晶体管的运行区域以有效控制电流，却因此产生较大功率消耗的问题。此外，因为每个晶体管于工艺以及使用过程中的变异，可能造成临界电压的不同，又因电路传递过程中的电阻产生，使得每个晶体管所接收到操作电压源有所差异，若不针对临界电压和操作电压源进行补偿，将可能产生显示器中发光二极管亮度不均匀的问题。

发明内容

为了解决上述问题，本公开的一实施方式涉及一种像素驱动电路，其包含一发光单元、一第一开关单元、一第二开关单元、一第三开关单元、一第四开关单元、一电容以及一控制电路。发光单元耦接一第一操作电压源。第一开关单元具有一第一端、一第二端和一控制端，第一开关单元的第一端耦接发光单元，第一开关单元的第二端耦接一第二操作电压源。第二开关单元具有一第一端和一第二端，第二开关单元的第一端耦接第二操作电压源。第三开关单元具有一第一端，第三开关单元的第一端耦接第二开关单元的第二端。第四开关单元耦接第一开关单元的控制端。电容耦接在第一开关单元的控制端和第二开关单元的第二端之间。控制电路用以设置第一开关单元的控制端的电位。

本公开的另一实施方式是提供一种像素驱动电路，其包含一发光单元、一第一开关单元、一第二开关单元、一第三开关单元、一第四开关单元、一第五开关单元以及一第六开关单元。第一开关单元具有一第一端、一第二端和一控制端，第一开关单元的第一端耦接发光单元，第一开关单元的第二端耦接一第二操作电压源。第二开关单元，具有一第一端和一第二端，第二开关单元的第一端耦接第一开关单元的控制端，第二开关单元的第二端耦接一数据电压。第三开关单元，具有一第一端和一第二端，第三开关单元的第一端耦接第二操作电压源。第四开关单元耦接第三开关单元的第二端。第五开关单元，具有一第一端、一第二端和一控制端，第五开关单元的第一端耦接第三开关单元的第二端。第六开关单元具有一第一端和一第二端，第六开关单元的第一端耦接第五开关单元的第二端和控制端，第六开关单元的第二端耦接一参考电压。

本公开的另一实施方式是提供一种像素驱动电路，其包含一发光单元、一第一开关单元、一第二开关单元、一第三开关单元、一第四开关单元、一电容、一第五开关单元以及一第六开关单元。发光单元耦接一第一操作电压源。第一开关单元具有一第一端、一第二端和一控制端，第一开关单元的第一端耦接发光单元，第一开关单元的第二端耦接一第二操作电压源。第二开关单元具有一第一端和一第二端，第二开关单元的第一端耦接第一开关单元的第二端，第二开关单元的第二端耦接第一开关单元的控制端。第三开关单元具有一第一端和一第二端，第三开关单元的第一端耦接第一开关单元的控制端和第二开关单元的第二端。第四开关单元具有一第一端和一第二端，第四开关单元的第一端耦接第三开关单元的第二端，第四开关单元的第二端耦接一数据电压。电容具有一第一端和一第二端，电容的第一端耦接第三开关单元的第二端和第四开关单元的第一端。第五开关单元，具有一第一端和一第二端，第五开关单元的第一端耦接电容的第二端，第五开关单元的第二端耦接第二操作电压源。第六开关单元具有一第一端、一第二端和一控制端，第六开关单元的第一端耦接电容的第二端，第六开关单元的控制端和第二端耦接一参考电压。

本公开的另一实施方式是提供一种像素驱动电路，其包含一发光单元、一第一开关单元、一第二开关单元、一第三开关单元、一第四开关单元、一电容以及一控制电路。发光单元耦接一第一操作电压源。第一开关单元具有一第一端、一第二端和一控制端，第一开关单元的第一端耦接发光单元，第一开关单元的第二端耦接一第二操作电压源。第二开关单元具有一第一端和一第二端，第二开关单元的第一端耦接第二操作电压源。第三开关单元耦接在一数据电压和第一开关单元的控制端之间。第四开关单元耦接第二开关单元的第二端。电容耦接在第一开关单元的控制端和第二开关单元的第二端之间。控制电路耦接第二开关单元的第二端，用以控制第二开关单元的第二端的一电位。

附图说明

为使本公开的上述和其他目的、特征、优点与实施例能更明显易懂，说明书附图的说明如下：

图1为本公开一实施例的像素驱动电路的电路架构图。

图2为图1中的像素驱动电路的控制信号时序图。

图3A为图1中像素驱动电路在图2所示的第一期间中的电路状态图。

图3B为图1中像素驱动电路在图2所示的第二期间中的电路状态图。

图3C为图1中像素驱动电路在图2所示的第三期间中的电路状态图。

图3D为图1中像素驱动电路在图2所示的第四期间中的电路状态图。

图4为本公开另一实施例的像素驱动电路的电路架构图。

图5为图4中的像素驱动电路的控制信号时序图。

图6A为图4中像素驱动电路在图5所示的第一期间中的电路状态图。

图6B为图4中像素驱动电路在图5所示的第二期间中的电路状态图。

图6C为图4中像素驱动电路在图5所示的第三期间中的电路状态图。

图6D为图4中像素驱动电路在图5所示的第四期间中的电路状态图。

图7为本公开另一实施例的像素驱动电路的电路架构图。

图8为图7中的像素驱动电路的控制信号时序图。

图9A为图7中像素驱动电路在图8所示的第一期间中的电路状态图。

图9B为图7中像素驱动电路在图8所示的第二期间中的电路状态图。

图9C为图7中像素驱动电路在图8所示的第三期间中的电路状态图。

图9D为图7中像素驱动电路在图8所示的第四期间中的电路状态图。

图10为本公开另一实施例的像素驱动电路的电路架构图。

图11为图10中的像素驱动电路的控制信号时序图。

图12A为图10中像素驱动电路在图11所示的第一期间中的电路状态图。

图12B为图10中像素驱动电路在图11所示的第二期间中的电路状态图。

图12C为图10中像素驱动电路在图11所示的第三期间中的电路状态图。

图13为本公开另一实施例的像素驱动电路的电路架构图。

图14为图13中的像素驱动电路的控制信号时序图。

图15A为图13中像素驱动电路在图14所示的第一期间中的电路状态图。

图15B为图13中像素驱动电路在图14所示的第二期间中的电路状态图。

图15C为图13中像素驱动电路在图14所示的第三期间中的电路状态图。

图15D为图13中像素驱动电路在图14所示的第四期间中的电路状态图。

图16为本公开另一实施例的像素驱动电路的电路架构图。

图17为图16中的像素驱动电路的控制信号时序图。

图18A为图16中像素驱动电路在图17所示的第一期间中的电路状态图。

图18B为图16中像素驱动电路在图17所示的第二期间中的电路状态图。

图18C为图16中像素驱动电路在图17所示的第三期间中的电路状态图。

图18D为图16中像素驱动电路在图17所示的第四期间中的电路状态图。

图19为图1中节点A的电压模拟图。

图20A为图1中电流误差率模拟图。

图20B为图1中另一电流误差率模拟图。

图20C为图1中另一电流误差率模拟图。

附图标记说明：

为使本公开的上述和其他目的、特征、优点与实施例能更明显易懂，所附符号的说明如下：

100,400,700,1000,1300,1600：像素驱动电路

A～D：节点

T1～T7：开关单元

S1～S3：控制信号

EM：发光信号

VDD：第一操作电压源

VSS：第二操作电压源

Vref1,Vref2：参考电压

Vdata：数据电压

VH：电压电平

L1：发光单元

C1：电容

ΔVth：临界电压变化

ΔVSS：第二操作电压源变化

VA1～VA3：电压

具体实施方式

本文所使用的所有词汇具有其通常的意涵。上述的词汇在普遍常用的字典中的定义，在本说明书的内容中包含任一于此讨论的词汇的使用例子仅为示例，不应限制到本公开内容的范围与意涵。同样地，本公开亦不仅以于此说明书所示出的各种实施例为限。

在本文中，使用第一、第二与第三等等的词汇，是用于描述各种元件、组件、区域、层与/或区域是可以被理解的。但是这些元件、组件、区域、层与/或区域不应该被这些术语所限制。这些词汇只限于用来辨别单一元件、组件、区域、层与/或区域。因此，在下文中的一第一元件、组件、区域、层与/或区域也可被称为第二元件、组件、区域、层与/或区域，而不脱离本公开的本意。本文中所使用的“与/或”包含一或多个相关联的项目中的任一者以及所有组合。

关于本文中所使用的“耦接”或“连接”，均可指二或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指二或多个元件相互操作或动作。

图1为本公开一实施例的像素驱动电路100的电路架构图。如图1所示，像素驱动电路100包含开关单元T1～T4、控制电路110、电容C1以及发光单元L1。

在图1所示的实施例中，开关单元T1～T4每一者分别包含一个N型金属氧化物半导体场效晶体管(N-type MOSFET,下称NMOS)开关元件，以下实施例将以此为例进行说明，而本公开中开关单元T1～T4并不以包含一个NMOS开关元件为限，于其他实施例中，每个开关单元T1～T4可以包含多个彼此连接的NMOS开关、包含双极性晶体管(bipolar junctiontransistor,下称BJT)、包含一个或多个具有等效性的开关电路，本公开并不以此为限。

在一些实施例中，开关单元T1和发光单元L1耦接在第一操作电压源VDD和第二操作电压源VSS之间。发光单元L1的第一端耦接第一操作电压源VDD，发光单元L1的第二端耦接开关单元T1的第一端，开关单元T1的第二端耦接第二操作电压源VSS。开关单元T2和开关单元T3耦接在参考电压Vref2和第二操作电压源VSS之间，参考电压Vref2用于对电路进行重设。开关单元T2的第一端耦接第二操作电压源VSS，开关单元T2的第二端耦接开关单元T3的第一端，开关单元T3的第二端连接参考电压Vref2，开关单元T3的控制端耦接控制信号S2。开关单元T4的第一端耦接参考电压Vref1，开关单元T4的第二端耦接开关单元T1的控制端(节点A)，开关单元T4的控制端连接控制信号S1。电容C1的一端耦接至开关单元T1的控制端(节点A)，另一端耦接在开关单元T2和开关单元T3之间(节点B)。控制电路110耦接开关单元T1的控制端，用以设置节点A的电位。

在一些实施例中，控制电路110包含开关单元T5～T7。在一些实施例中，开关单元T5～T7分别包含一个NMOS开关元件，以下实施例将以此为例进行说明，而本公开中开关单元T5～T7并不以包含一个NMOS开关元件为限，于其他实施例中，每个开关单元T5～T7可以包含多个彼此连接的NMOS开关、包含BJT、包含一个或多个具有等效性的开关电路，本公开并不以此为限。

在一些实施例中，开关单元T5的第一端耦接至开关单元T1的控制端(节点A)和开关单元T6的第一端，开关单元T5的控制端连接控制信号S2，开关单元T5的第二端连接开关单元T6的控制端(节点C)，开关单元T7的第一端耦接数据电压Vdata，开关单元T7的第二端耦接开关单元T6的第二端(节点D)，开关单元T7的控制端连接控制信号S3。

需要注意的是，在其他实施例中，本领域现有技艺人士可将开关单元T1～T7替换为P型金属氧化物半导体场效晶体管(P-type MOSFET,下称PMOS)开关、C型金属氧化物半导体场效晶体管(C-type MOSFET,下称CMOS)开关或其他相似的开关元件，并对系统电压(例如第一操作电压源VDD及第二操作电压源VSS)、发光信号(例如发光信号EM)以及控制信号(例如控制信号S1～S3)的逻辑电平相对应地调整，也可以达到与本实施例相同的功能。

图2为图1中的像素驱动电路的控制信号时序图。在图2中，像素驱动电路是按序操作于第一期间P1、第二期间P2及第三期间P3及第四期间P4。

图3A为图1中像素驱动电路100在图2所示的第一期间P1中的电路状态图，且第一期间P1属于重置阶段。如图2所示，在第一期间P1内，控制信号S1及控制信号S2为高电平信号，控制信号S3及发光信号EM为低电平信号。对应地，如图3A所示，开关单元T1、开关单元T2及开关单元T7处于截止状态，开关单元T3～T6处于导通状态。于此情形，像素驱动电路100中具有三条电流路径，其中一条路径由参考电压Vref1经由节点A和开关单元T6流向节点D，其中一条路径由参考电压Vref1经由节点A绕向开关单元T5和节点C后再经由开关单元T6流向节点D，另外一条路径则由参考电压Vref2经由开关单元T3流向节点B。因此，节点A和节点C的电位被拉至与参考电压Vref1相等，节点B的电位被拉至与参考电压Vref2相等，节点D的电位则较节点C低一个临界电压(threshold voltage,Vth)，此临界电压为开关单元T6的临界电压(以下将以Vth_T6表示，此符号未标示于附图中)。

图3B为图1中像素驱动电路100在图2所示的第二期间P2中的电路状态图，且第二期间P2属于补偿阶段。如图2所示，在第二期间P2内，控制信号S2及控制信号S3为高电平信号，控制信号S1及发光信号EM为低电平信号。对应地，如图3B所示，开关单元T1、开关单元T2及开关单元T4处于截止状态，开关单元T3、开关单元T5、开关单元T6及开关单元T7处于导通状态。于此情形，开关单元T3的电流路径和对应的节点B的电位维持和图3A中相同。开关单元T4截止且开关单元T5导通，使得电流路径由节点A分别直接流经开关单元T6以及先经由开关单元T5和节点C再流经开关单元T6两条路径，在节点D汇集后经由开关单元T7流向数据电压Vdata，此时节点D的电位与数据电压Vdata相同，节点C和节点A的电位则较节点D高一个临界电压，此临界电压为开关单元T6的临界电压(Vth_T6)。

图3C为图1中像素驱动电路100在图2所示的第三期间P3中的电路状态图，且第三期间P3属于发光阶段。如图2所示，在第三期间P3内，控制信号S1～S3为低电平信号，发光信号EM为高电平信号。对应地，如图3C所示，开关单元T1、开关单元T2处于导通状态，开关单元T3～T7处于截止状态。于此情形，电流路径共同由第一操作电压源VDD经由发光单元L1和开关单元T1，分别流向第二操作电压源VSS和节点B(经由开关单元T2)，且使发光单元L1发光。此阶段中，节点B的电位由前一阶段中的参考电压Vref2变化至与第二操作电压源VSS相同，又因节点A为浮接，当电容C1的第二端有电压电平变化时，其电平变化量将耦合至节点A。由前述可知，节点B的电平变化量为VSS-Vref2，经由电容C1耦合至节点A会使得节点A的电位由前一阶段中的Vdata+Vth_T6变化至(Vdata+Vth_T6)+(VSS-Vref2)，因此，可使得开关单元T1的控制端和第二端的跨压升高，减少开关单元T1的第一端和第二端的跨压，进而减少功率消耗。

此外，因流经发光单元L1的电流与流经开关单元T1的电流相等，若将开关单元T1的临界电压以Vth_T1表示、流经开关单元T1的电流以I表示，则根据流经开关单元T1的电流公式为：

假设开关单元T6的临界电压Vth_T6和开关单元T1的临界电压Vth_T1

相等，将二者抵销可以得出：

由于晶体管本身的临界电压会处于不稳定状态，且整条电流路径上的阻抗使得面板上不同像素所接收到第二操作电压源VSS的电压值会有所不同，在发光二极管的电流控制上将受到影响。基于上述实施例，且在开关单元T1和开关单元T6临界电压相同的假设之下，可以成功补偿第二操作电压源VSS和临界电压Vth，使得发光单元L1的电流计算与第二操作电压源VSS和临界电压Vth无关，即不受第二操作电压源VSS和临界电压Vth变化影响。

在一些实施例中，图2中的控制信号时序图还包含第四期间P4。图3D为图1中像素驱动电路100在图2所示的第四期间P4中的电路状态图，且第四期间P4属于反眩光(anti-dizziness)阶段。如图2所示，在第四期间P4内，控制信号S1为高电平信号，控制信号S2～S4和发光信号EM为低电平信号。对应地，如图3D所示，开关单元T4处于导通状态，其余的开关单元T1～T3和开关单元T5～T7处于截止状态。相较于第三期间P3，于此情形，仅有一电流路径由参考电压Vref1流经开关单元T4至节点A，使得节点A的电位和参考电压Vref1相同，并借此关闭开关单元T1，避免发光单元L1继续发光造成眩光的情形。

请参照图4。图4为本公开一些实施例的像素驱动电路400的电路架构图。图4和图1的不同之处在于，图4中的控制电路410和图1中的控制电路110所包含的元件及其耦接关系不同，除了控制电路410及其耦接的电压和信号外，像素驱动电路400的其余部分皆与像素驱动电路100相同，于此不再进行赘述。

在一些实施例中，控制电路410包含开关单元T5～T6。在一些实施例中，开关单元T5～T6分别包含一个NMOS开关元件，以下实施例将以此为例进行说明，而本公开中开关单元T5～T6并不以包含一个NMOS开关元件为限，于其他实施例中，每个开关单元T5～T6可以包含多个彼此连接的NMOS开关、包含BJT、包含一个或多个具有等效性的开关电路，本公开并不以此为限。

在一些实施例中，开关单元T5的第一端耦接开关单元T1的控制端(节点A)，开关单元T5的控制端耦接控制信号S2，开关单元T5的第二端耦接开关单元T6的控制端和第一端，开关单元T6的第二端耦接参考电压Vref2，其中参考电压Vref2为一低电平电压。

在一些实施例中，像素驱动电路400还包含开关单元T7，耦接在开关单元T1的第二端和开关单元T1的控制端(节点A)之间，且开关单元T7的控制端耦接控制信号S3。需要注意的是，本公开中开关单元T7可通过其他元件组成，本发明并不以此为限。

需要注意的是，在其他实施例中，本领域现有技艺人士可将开关单元T1～T7替换为PMOS开关、CMOS开关或其他相似的开关元件，并对系统电压(例如第一操作电压源VDD及第二操作电压源VSS)、发光信号(例如发光信号EM)以及控制信号(例如控制信号S1～S3)的逻辑电平相对应地调整，也可以达到与本实施例相同的功能。

图5为图4中的像素驱动电路400的控制信号时序图。在图5中，像素驱动电路400是按序操作于第一期间P1、第二期间P2及第三期间P3及第四期间P4。

图6A为图4中像素驱动电路400在图5所示的第一期间P1中的电路状态图，且第一期间P1属于重置阶段。如图5所示，在第一期间P1内，控制信号S1及控制信号S2为高电平信号，控制信号S3及发光信号EM为低电平信号。对应地，如图6A所示，开关单元T1、开关单元T2、开关单元T6及开关单元T7处于截止状态，开关单元T3～T5处于导通状态。于此情形，像素驱动电路400中具有两条电流路径，其中一条路径由参考电压Vref1按序经由开关单元T4、节点A和开关单元T5流向节点C，另一条路径由数据电压Vdata经由开关单元T3流向节点B。因此，节点A和节点C的电位被拉至与参考电压Vref1相等，节点B的电位被拉至与数据电压Vdata相等。

图6B为图4中像素驱动电路400在图5所示的第二期间P2中的电路状态图，且第二期间P2属于补偿阶段。如图5所示，在第二期间P2内，控制信号S2为高电平信号，控制信号S1、控制信号S3及发光信号EM为低电平信号。对应地，如图6B所示，开关单元T1、开关单元T2及开关单元T4及开关单元T7处于截止状态，开关单元T3、开关单元T5及开关单元T6处于导通状态。于此情形，其中一条电流路径由节点A经过开关单元T5和开关单元T6流向参考电压Vref2，另一条路径由数据电压Vdata经由开关单元T3流向节点B。此时，节点A和节点C的电位相等，皆较参考电压Vref2高一个临界电压(threshold voltage,Vth)，此临界电压为开关单元T6的临界电压(以下将以Vth_T6表示，此符号未标示于附图中)。节点B的电位则与数据电压Vdata相等。

在一些实施例中，参考电压Vref2和参考电压Vref1相等或和数据电压Vdata相等。

图6C为图4中像素驱动电路在图5所示的第三期间P3中的电路状态图，且第三期间P3属于发光阶段。如图5所示，在第三期间P3内，控制信号S1～S3为低电平信号，发光信号EM为高电平信号。对应地，如图6C所示，开关单元T1、开关单元T2处于导通状态，开关单元T3～T7处于截止状态。于此情形，其中一条电流路径由第二操作电压源VSS经由开关单元T2流向节点B，使得节点B的电位和第二操作电压源相等。另一条电流路径由第一操作电压源VDD经由发光单元L1和开关单元T1流向第二操作电压源VSS，使发光单元L1发光。此阶段中，节点B的电位由前一阶段中的数据电压Vdata变化至与第二操作电压源VSS相同，又因节点A为浮接，当电容C1的第二端有电压电平变化时，其电平变化量将耦合至节点A。由前述可知，节点B的电平变化量为VSS-Vdata，经由电容C1耦合至节点A会使得节点A的电位由前一阶段中的Vref2+Vth_T6变化至(Vref2+Vth_T6)+(VSS-Vdata)。因此，可使得开关单元T1的控制端和第二端的跨压升高，减少开关单元T1的第一端和第二端的跨压，进而减少功率消耗。

此外，因流经发光单元L1的电流与流经开关单元T1的电流相等，若将开关单元T1的临界电压以Vth_T1表示、流经开关单元T1的电流以I表示，则根据流经开关单元T1的电流公式为：

假设开关单元T6的临界电压Vth_T6和开关单元T1的临界电压Vth_T1相等，将二者抵销可以得出：

由于晶体管本身的临界电压会处于不稳定状态，且整条电流路径上的阻抗使得面板上不同像素所接收到第二操作电压源VSS的电压值会有所不同，在发光二极管的电流控制上将受到影响。基于上述实施例，且在开关单元T1和开关单元T6临界电压相同的假设之下，可以成功补偿第二操作电压源VSS和临界电压Vth，使得发光单元L1的电流计算与第二操作电压源VSS和临界电压Vth无关，即不受第二操作电压源VSS和临界电压Vth变化影响。

在一些实施例中，图5中的控制信号时序图还包含第四期间P4。图6D为图4中像素驱动电路400在图5所示的第四期间P4中的电路状态图，且第四期间P4属于反眩光阶段。如图5所示，在第四期间P4内，控制信号S3为高电平信号，控制信号S1、控制信号S2和发光信号EM为低电平信号。对应地，如图6D所示，开关单元T7处于导通状态，其余的开关单元T1～T6皆处于截止状态。相较于第三期间P3，于此情形，仅有一电流路径由第二操作电压源VSS流经开关单元T7至节点A，使得节点A的电位和第二操作电压源VSS相同，并借此关闭开关单元T1，避免发光单元L1继续发光造成眩光的情形。

由上述可知，像素驱动电路400中的开关单元T7仅在第四期间P4中处于导通状态，用于将节点A的电位设置与第二操作电压源VSS相等，以关闭发光单元L1。除第四期间P4的其余期间中，开关单元T7皆处于截止状态，可将此元件省略。

请参照图7。图7为本公开一些实施例的像素驱动电路700的电路架构图。如图7所示，像素驱动电路700包含开关单元T1～T6、电容C1和发光单元L1。在一些实施例中，开关单元T1～T6分别包含一个NMOS开关元件，以下实施例将以此为例进行说明，而本公开中开关单元T1～T6并不以包含一个NMOS开关元件为限，于其他实施例中，每个开关单元T1～T6可以包含多个彼此连接的NMOS开关、包含BJT、包含一个或多个具有等效性的开关电路，本公开并不以此为限。

在一些实施例中，开关单元T1和发光单元L1耦接在第一操作电压源VDD和第二操作电压源VSS之间。发光单元L1的第一端耦接第一操作电压源VDD，发光单元L1的第二端耦接开关单元T1的第一端，开关单元T1的第二端耦接第二操作电压源VSS。开关单元T2耦接在数据电压Vdata和开关单元T1的控制端(节点A)之间，开关单元T2的控制端耦接控制信号S1。开关单元T3的第一端耦接第二操作电压源VSS，开关单元T3的控制端耦接发光信号EM。开关单元T4的第一端耦接开关单元T3的第二端(节点B)，开关单元T4的第二端耦接参考电压Vref1，开关单元T4的控制端耦接控制信号S2。开关单元T5的第一端耦接开关单元T4的第一端(节点B)，开关单元T5的控制端和第二端耦接开关单元T6的第一端(节点C)，开关单元T6的第二端耦接参考电压Vref2，开关单元T6的控制端耦接控制信号S3。电容C1耦接在开关单元T1的控制端(节点A)和开关单元T4的第二端(节点B)之间。

于图7所示的实施例中，开关单元T1～T6是以NMOS开关作为举例说明，但本公开文件并不以此为限。于另一实施例中，本领域现有技艺人士可将开关单元T1～T6替换为PMOS开关、CMOS开关或其他相似的开关元件，并对系统电压(例如第一操作电压源VDD及第二操作电压源VSS)、发光信号(例如发光信号EM)以及控制信号(例如控制信号S1～S3)的逻辑电平相对应地调整，也可以达到与本实施例相同的功能。

图8为图7中的像素驱动电路700的控制信号时序图。在一些实施例中，控制信号S2与控制信号S3延迟一个期间的波形相同，举例而言，在图8中第一期间P1时的控制信号S2和第二期间P2时的控制信号相同，第二期间P2时的控制信号S2和第三期间P3时的控制信号相同。因此，在一些实施例中，可以通过增加一缓冲器等设计，使得开关单元T4的控制端和开关单元T6的控制端耦接至同一控制信号即可。在图8中，像素驱动电路是按序操作于第一期间P1、第二期间P2及第三期间P3及第四期间P4。

图9A为图7中像素驱动电路700在图8所示的第一期间P1中的电路状态图，且第一期间P1属于重置阶段。如图8所示，在第一期间P1内，控制信号S1为高电平信号，控制信号S2～S3和发光信号EM为低电平信号。对应地，如图9A所示，开关单元T1、开关单元T3和开关单元T6处于截止状态，开关单元T2、开关单元T4和开关单元T5处于导通状态。于此情形，像素驱动电路700中具有两条电流路径，其中一条由数据电压Vdata经由开关单元T2流向开关单元T1的控制端(节点A)，另外一条由开关单元T5的第二端(节点C)经由开关单元T5、节点B和开关单元T4流向参考电压Vref1。因此，节点A的电位被拉至与数据电压Vdata相同，借此关闭开关单元T1，以避免电流流经发光单元L1产生闪烁。节点B的电位被设置在参考电压Vref1，节点C的电位则较节点B高一个临界电压，此临界电压为开关单元T5的临界电压(以下将以Vth_T5表示，此符号未标示于附图中)。

图9B为图7中像素驱动电路700在图8所示的第二期间P2中的电路状态图，且第二期间P2属于补偿阶段。如图8所示，在第二期间P2内，控制信号S1～S2为高电平信号，控制信号S3和发光信号为低电平信号。对应地，如图9B所示，开关单元T1、开关单元T3和开关单元T4处于截止状态开关单元T2、开关单元T5和开关单元T6处于导通状态。于此情形，像素驱动电路700中的电流路径具有两条，其中一条由数据电压Vdata经由开关单元T2流向节点A，另一条由参考电压Vref2按序经由开关单元T6、节点C和开关单元T5流向节点B。此时，节点A的电位与前一期间同为数据电压Vdata，节点C的电位被拉至与参考电压Vref2相同，节点B的电位则较节点C低一个为开关单元T5的临界电压(可将节点B的电位表示为Vref2-Vth_T5)。

图9C为图7中像素驱动电路700在图8所示的第三期间P3中的电路状态图，且第三期间P3属于发光阶段。如图8所示，在第三期间P3内，控制信号S1～S3为低电平信号，发光信号EM为高电平信号。对应地，如图9C所示，开关单元T1和开关单元T3处于导通状态，开关单元T2和开关单元T4～T6处于截止状态。此时，节点C的电位维持不变为参考电压Vref2，节点B的电位与第二操作电压源VSS相同。节点A为浮接，此时若电容C1的第二端有电平变化时，电平的变化量将耦合至节点A。由前述可知，节点B的电平变化量为VSS-(Vref2-Vth_T5)，经由电容C1耦合至节点A会使得节点A的电位由前一阶段中的Vdata变化至Vdata+VSS-(Vref2-Vth_T5)。因此，可使得开关单元T1的控制端和第二端的跨压升高，减少开关单元T1的第一端和第二端的跨压，进而减少功率消耗。

此外，因流经发光单元L1的电流与流经开关单元T1的电流相等，若将开关单元T1的临界电压以Vth_T1表示、流经开关单元T1的电流以I表示，则根据流经开关单元T1的电流公式为：

假设开关单元T5的临界电压Vth_T5和开关单元T1的临界电压Vth_T1相等，将二者抵销可以得出：

由于晶体管本身的临界电压会处于不稳定状态，且整条电流路径上的阻抗使得面板上不同像素所接收到第二操作电压源VSS的电压值会有所不同，在发光二极管的电流控制上将受到影响。基于上述实施例，且在开关单元T1和开关单元T5临界电压相同的假设之下，可以成功补偿第二操作电压源VSS和临界电压Vth，使得发光单元L1的电流计算与第二操作电压源VSS和临界电压Vth无关，即不受第二操作电压源VSS和临界电压Vth变化影响。

在一些实施例中，图8中的控制信号时序图还包含第四期间P4。图9D为图7中像素驱动电路700在图8所示的第四期间P4中的电路状态图，且第四期间P4属于反眩光阶段。如图8所示，在第四期间P4内，控制信号S1为高电平信号，控制信号S2～S4和发光信号EM为低电平信号。对应地，如图9D所示，开关单元T2处于导通状态，其余的开关单元T1和开关单元T3～T6处于截止状态。相较于第三期间P3，于此情形，仅有一电流路径由数据电压Vdata流经开关单元T2至节点A，使得节点A的电位和数据电压Vdata相同，并借此关闭开关单元T1，避免发光单元L1继续发光造成眩光的情形。

请参照图10。图10为本公开一些实施例的像素驱动电路1000的电路架构图。如图10所示，像素驱动电路1000包含开关单元T1～T6、电容C1和发光单元L1。在一些实施例中，开关单元T1～T6分别包含一个NMOS开关元件，以下实施例将以此为例进行说明，而本公开中开关单元T1～T6并不以包含一个NMOS开关元件为限，于其他实施例中，每个开关单元T1～T6可以包含多个彼此连接的NMOS开关、包含BJT、包含一个或多个具有等效性的开关电路，本公开并不以此为限。在一些实施例中，开关单元T1和发光单元L1耦接在第一操作电压源VDD和第二操作电压源VSS之间。发光单元L1的第一端耦接第一操作电压源VDD，发光单元L1的第二端耦接开关单元T1的第一端，开关单元T1的第二端耦接第二操作电压源VSS。开关单元T2的一端耦接开关单元T1的第二端(亦耦接第二操作电压源VSS)，开关单元T2的另一端耦接开关单元T1的控制端(节点A)，开关单元T2的控制端耦接控制信号S1。开关单元T3的第一端耦接开关单元T1的控制端(节点A)，开关单元T3的控制端耦接发光信号EM，开关单元T3的第二端耦接开关单元T4的第一端(节点B)。开关单元T4的第二端耦接数据电压Vdata，开关单元T4的控制端耦接控制信号S1。电容C1的第一端耦接开关单元T3的第二端(节点B)，电容C1的第二端耦接开关单元T5的第一端和开关单元T6的第一端(节点C)。开关单元T5的第二端耦接第二操作电压源VSS，开关单元T5的控制端耦接控制信号S2。开关单元T6的第二端和控制端耦接控制信号S3。

于图10所示的实施例中，开关单元T1～T6是以N型金属氧化物半导体场效晶体管(NMOS)开关作为举例说明，但本公开文件并不以此为限。于另一实施例中，本领域现有技艺人士可将开关单元T1～T6替换为P型金属氧化物半导体场效晶体管(PMOS)开关、C型金属氧化物半导体场效晶体管(CMOS)开关或其他相似的开关元件，并对系统电压(例如第一操作电压源VDD及第二操作电压源VSS)、发光信号(例如发光信号EM)以及控制信号(例如控制信号S1～S3)的逻辑电平相对应地调整，也可以达到与本实施例相同的功能。

图11为图10中的像素驱动电路1000的控制信号时序图。在图11中，像素驱动电路是按序操作于第一期间P1、第二期间P2及第三期间P3。

图12A为图10中像素驱动电路1000在图11所示的第一期间P1中的电路状态图且第一期间P1属于重置阶段。如图11所示，在第一期间P1内，控制信号S1～S2为高电平信号，控制信号S3和发光信号为低电平信号。对应地，如图12A所示，开关单元T1、开关单元T3和开关单元T6为截止状态，开关单元T2、开关单元T4和开关单元T5为导通状态。于此情形，节点A和节点C的电位被拉至和第二操作电压源VSS相同，借此关闭开关单元T1，以避免电流流经发光单元L1产生闪烁。节点B的电位则和数据电压Vdata相同。

图12B为图10中像素驱动电路1000在图11所示的第二期间P2中的电路状态图，且第二期间P2属于补偿阶段。如图11所示，在第二期间P2内，控制信号S1和控制信号S3为高电平信号，控制信号S2和发光信号EM为低电平信号。于此，将控制信号S3的高电平以电压电平VH表示。对应地，如图12B所示，开关单元T1、开关单元T3和开关单元T5处于截止状态，开关单元T2、开关单元T4和开关单元T6处于导通状态。此时，节点A和节点B的电位维持与前一期间相同，节点C的电位则较控制信号S3低一个临界电压，此临界电压为开关单元T6的临界电压(以Vth_T6表示，此符号未标示于附图中)，故可将节点C的电位表示为VH-Vth_T6。

图12C为图10中像素驱动电路1000在图11所示的第三期间P3中的电路状态图，且第三期间P3属于发光阶段。如图11所示，在第三期间P3内，控制信号S1和控制信号S3为低电平信号，控制信号S2和发光信号为高电平信号。对应地，如图12C所示，开关单元T1、开关单元T3和开关单元T5处于导通状态，开关单元T2、开关单元T4和开关单元T6处于截止状态。此时，节点C的电位被拉至和第二操作电压源VSS相同，其与前一期间的变化量为VSS-(VH-Vth_T6)。节点B为浮接，当电容C1的第二端有电压电平变化时，其电平变化量将耦合至节点B，又因节点B在前一期间的电位为数据电压Vdata，经由电容C1耦合后的电位为Vdata+VSS-(VH-Vth_T6)，节点A的电位亦同。因此，可使得开关单元T1的控制端和第二端的跨压升高，减少开关单元T1的第一端和第二端的跨压，进而减少功率消耗。

此外，若将开关单元T1的临界电压以Vth_T1表示、流经开关单元T1的电流以I表示，则根据流经开关单元T1的电流公式为：

假设开关单元T6的临界电压Vth_T6和开关单元T1的临界电压Vth_T1相等，将二者抵销可以得出：

由于晶体管本身的临界电压会处于不稳定状态，且整条电流路径上的阻抗使得面板上不同像素所接收到第二操作电压源VSS的电压值会有所不同，在发光二极管的电流控制上将受到影响。基于上述实施例，且在开关单元T1和开关单元T6临界电压相同的假设之下，可以成功补偿第二操作电压源VSS和临界电压Vth，使得发光单元L1的电流计算与第二操作电压源VSS和临界电压Vth无关，即不受第二操作电压源VSS和临界电压Vth变化影响。

请参照图13。图13为本公开一实施例的像素驱动电路1300的电路架构图。如图13所示，像素驱动电路1300包含开关单元T1～T4、控制电路1310、电容C1以及发光单元L1。在一些实施例中，开关单元T1～T4分别包含一个NMOS开关元件，以下实施例将以此为例进行说明，而本公开中开关单元T1～T4并不以包含一个NMOS开关元件为限，于其他实施例中，每个开关单元T1～T4可以包含多个彼此连接的NMOS开关、包含BJT、包含一个或多个具有等效性的开关电路，本公开并不以此为限。

在一些实施例中，开关单元T1和发光单元L1耦接在第一操作电压源VDD和第二操作电压源VSS之间。发光单元L1的第一端耦接第一操作电压源VDD，发光单元L1的第二端耦接开关单元T1的第一端，开关单元T1的第二端耦接第二操作电压源VSS。开关单元T2的第一端耦接第二操作电压源VSS，开关单元T2的控制端耦接发光信号EM。开关单元T3的第一端耦接数据电压Vdata，开关单元T3的控制端耦接控制信号S1，开关单元T3的第二端耦接开关单元T1的控制端(节点A)。电容C1的一端耦接开关单元T1的控制端(节点A)，另一端耦接开关单元T2的第二端(节点B)。开关单元T4的第一端耦接电容C1的第二端(节点B)，开关单元T4的控制端耦接控制信号S2，开关单元T4的第二端耦接参考电压Vref1，其中参考电压Vref1为一低电平电压。控制电路1310耦接电容C1的第二端(节点B)，用以设置节点B的电位。

在一些实施例中，控制电路130包含开关单元T5，开关单元T5包含一个NMOS开关元件，以下实施例将以此为例进行说明，而本公开中开关单元T5可通过其他元件组成，本公开并不以此为限。

在一些实施例中，开关单元T5的第一端耦接电容C1的第二端(节点B)，开关单元T5的第二端和控制端耦接参考电压Vref2。

需要注意的是，在其他实施例中，本领域现有技艺人士可将开关单元T1～T5替换为PMOS开关、CMOS开关或其他相似的开关元件，并对系统电压(例如第一操作电压源VDD及第二操作电压源VSS)、发光信号(例如发光信号EM)以及控制信号(例如控制信号S1～S3)的逻辑电平相对应地调整，也可以达到与本实施例相同的功能。

图14为图13中的像素驱动电路的控制信号时序图。在图14中，像素驱动电路1300是按序操作于第一期间P1、第二期间P2及第三期间P3及第四期间P4。图15A为图13中像素驱动电路1300在图14所示的第一期间P1中的电路状态图，且第一期间P1属于重置阶段。如图14所示，在第一期间P1内，控制信号S1及控制信号S2为高电平信号，发光信号EM为低电平信号。对应地，如图15A所示，开关单元T1、开关单元T2及开关单元T5处于截止状态，开关单元T3和开关单元T4处于导通状态。于此情形，其中一条电流路径由数据电压Vdata经由开关单元T2流向节点A，使得节点的电位被拉至和数据电压Vdata相同，借此关闭开关单元T1，以避免电流流经发光单元L1产生闪烁。另一条电流路径由节点B经由开关单元T4流向参考电压Vref1，使得节点B的电位被重设至与参考电压Vref1相同。

图15B为图13中像素驱动电路1300在图14所示的第二期间P2中的电路状态图，且第二期间P2属于补偿阶段。如图14所示，在第二期间P2内，控制信号S1为高电平信号，控制信号S2及发光信号EM为低电平信号。对应地，如图15B所示，开关单元T1、开关单元T2及开关单元T4处于截止状态，开关单元T3及开关单元T5处于导通状态。于此情形，节点A的电位维持为数据电压Vdata，节点B的电位则因为电流路径改由参考电压Vref2经由开关单元T5流向节点B，被拉至较参考电压Vref2低一个临界电压，此临界电压为开关单元T5的临界电压(以下将以Vth_T5表示，此符号未标示于附图)。

图15C为图13中像素驱动电路1300在图14所示的第三期间P3中的电路状态图，且第三期间P3属于发光阶段。如图14所示，在第三期间P3内，控制信号S1和控制信号S2为低电平信号，发光信号EM为高电平信号。对应地，如图15C所示，开关单元T1、开关单元T2处于导通状态，开关单元T3～T5处于截止状态。于此情形，节点B的电位被拉至和第二操作电压源VSS相同。节点A为浮接，当电容C1的第二端(节点B)有电压电平变化时，其电平变化量将耦合至节点A，由于节点B于相较于前一阶段电位变化量为VSS-(Vref2-Vth_T5)，可将此时节点A的电位表示为Vdata+VSS-(Vref2-Vth_T5)。因此，可使得开关单元T1的控制端和第二端的跨压升高，减少开关单元T1的第一端和第二端的跨压，进而减少功率消耗。

此外，因流经发光单元L1的电流与流经开关单元T1的电流相等，若将开关单元T1的临界电压以Vth_T1表示、流经开关单元T1的电流以I表示，则根据流经开关单元T1的电流公式为：

假设开关单元T5的临界电压Vth_T5和开关单元T1的临界电压Vth_T5相等，将二者抵销可以得出：

由于晶体管本身的临界电压会处于不稳定状态，且整条电流路径上的阻抗使得面板上不同像素所接收到第二操作电压源VSS的电压值会有所不同，在发光二极管的电流控制上将受到影响。基于上述实施例，且在开关单元T1和开关单元T6临界电压相同的假设之下，可以成功补偿第二操作电压源VSS和临界电压Vth，使得发光单元L1的电流计算与第二操作电压源VSS和临界电压Vth无关，即不受第二操作电压源VSS和临界电压Vth变化影响。

在一些实施例中，图14中的控制信号时序图还包含第四期间P4。图15D为图13中像素驱动电路1300在图14所示的第四期间P4中的电路状态图，且第四期间P4属于反眩光阶段。如图14所示，在第四期间P4内，控制信号S1为高电平信号，控制信号S2和发光信号EM为低电平信号。对应地，如图15D所示，开关单元T3处于导通状态，其余的开关单元T1～T2和开关单元T4～T5处于截止状态。相较于第三期间P3，于此情形，仅有一电流路径由数据电压Vdata流经开关单元T3至节点A，使得节点A的电位和数据电压Vdata相同，并借此关闭开关单元T1，避免发光单元L1继续发光造成眩光的情形。

请参照图16。图16为本公开一些实施例的像素驱动电路1600的电路架构图。图16和图13的不同之处在于，图16中的控制电路1610和图13中的控制电路1310所包含的元件及其耦接关系不同，除了控制电路1610及其耦接的电压和信号外，像素驱动电路1600的其余部分皆与像素驱动电路1300相同，于此不再进行赘述。

在一些实施例中，控制电路1610包含开关单元T5～T7。在一些实施例中，开关单元T5～T7分别包含一个NMOS开关元件，以下实施例将以此为例进行说明，而本公开中开关单元T5～T7并不以包含一个NMOS开关元件为限，于其他实施例中，每个开关单元T5～T7可以包含多个彼此连接的NMOS开关、包含BJT、包含一个或多个具有等效性的开关电路，本公开并不以此为限。

在一些实施例中，开关单元T5的第一端耦接第一操作电压源VDD，开关单元T5的第二端耦接电容C1的第二端(节点B)，开关单元T5的控制端耦接开关单元T6的第一端和开关单元T7的第一端(节点C)。开关单元T6的第二端耦接参考电压Vref1，开关单元T6的第二端耦接控制信号S2，其中参考电压Vref为一低电平电压，用于将电路关闭。开关单元T7的第二端耦接参考电压Vref2，开关单元T7的控制端耦接控制信号S3。

于图16所示的实施例中，开关单元T1～T7是以NMOS开关作为举例说明，但本公开文件并不以此为限。于另一实施例中，本领域现有技艺人士可将开关单元T1～T7替换为PMOS开关、CMOS开关或其他相似的开关元件，并对系统电压(例如第一操作电压源VDD及第二操作电压源VSS)、发光信号(例如发光信号EM)以及控制信号(例如控制信号S1～S3)的逻辑电平相对应地调整，也可以达到与本实施例相同的功能。

图17为图16中的像素驱动电路1600的控制信号时序图。在图17中，像素驱动电路1600是按序操作于第一期间P1、第二期间P2及第三期间P3及第四期间P4。

图18A为图16中像素驱动电路1600在图17所示的第一期间P1中的电路状态图，且第一期间P1属于重置阶段。如图17所示，在第一期间P1内，控制信号S1及控制信号S2为高电平信号，控制信号S3及发光信号EM为低电平信号。对应地，如图18A所示，开关单元T1、开关单元T2、开关单元T5及开关单元T7处于截止状态，开关单元T3、开关单元T4、开关单元T6处于导通状态。此时，其中一条电流从数据电压Vdata经由开关单元T3流向节点A，将节点A的电位被设置在和数据电压Vdata相同的电平，借此关闭开关单元T1，以避免电流流经发光单元L1产生闪烁。第二条电流路径由节点B经由开关单元T4流向参考电压Vref1，使得节点B被设置在和参考电压Vref1相同的电平。第三条电流路径由节点C经由开关单元T6流向参考电压Vref1，使得节点C和节点B一样，被设置在和参考电压Vref1相同的电平。

图18B为图16中像素驱动电路1600在图17所示的第二期间P2中的电路状态图，且第二期间P2属于补偿阶段。如图17所示，在第二期间P2内，控制信号S1及控制信号S3为高电平信号，控制信号S2及发光信号EM为低电平信号。对应地，如图18B所示，开关单元T1、开关单元T2、开关单元T4及开关单元T6处于截止状态，开关单元T3、开关单元T5及开关单元T7处于导通状态。此时，节点A的电位维持和前一阶段相同。由于电流路径由参考电压Vref2经由导通的开关单元T7流向节点C，节点C的电位被拉至和参考电压Vref2相同。最后由于开关单元T5处于导通，位于开关单元T5源极的节点B电位需比位于开关单元T5栅极的节点C电位低一个临界电压，此时的临界电压是开关单元T5的临界电压，若将其以Vth_T5表示(图中未示)，则此阶段中节点B的电位为Vref2-Vth_T5。

图18C为图16中像素驱动电路1600在图17所示的第三期间P3中的电路状态图，且第三期间P3属于发光阶段。如图17所示，在第三期间P3内，发光信号EM为高电平信号，控制信号S1～S3为低电平信号。对应地，如图18C所示，开关单元T1和开关单元T2为导通状态，开关单元T3～T7处于截止状态。此时，节点B的电位由前一阶段中的Vref2-Vth_T5变化至与第二操作电压源VSS相同。又因节点A为浮接，当电容C1的第二端(节点B)有电压电平变化时，其电平变化量将耦合至节点A。由前述可知，节点B的电平变化量为VSS-(Vref2-Vth_T5)，经由电容C1耦合至节点A会使得节点A的电位由前一阶段中的Vdata变化至Vdata+VSS-(Vref2-Vth_T5)。因此，可使得开关单元T1的控制端和第二端的跨压升高，减少开关单元T1的第一端和第二端的跨压，进而减少功率消耗。

此外，因流经发光单元L1的电流与流经开关单元T1的电流相等，若将开关单元T1的临界电压以Vth_T1表示、流经开关单元T1的电流以I表示，则根据流经开关单元T1的电流公式为：

假设开关单元T5的临界电压Vth_T5和开关单元T1的临界电压Vth_T1相等，将二者抵销可以得出：

由于晶体管本身的临界电压会处于不稳定状态，且整条电流路径上的阻抗使得面板上不同像素所接收到第二操作电压源VSS的电压值会有所不同，在发光二极管的电流控制上将受到影响。基于上述实施例，且在开关单元T1和开关单元T5临界电压相同的假设之下，可以成功补偿第二操作电压源VSS和临界电压Vth，使得发光单元L1的电流计算与第二操作电压源VSS和临界电压Vth无关，即不受第二操作电压源VSS和临界电压Vth变化影响。

在一些实施例中，图17中的控制信号时序图还包含第四期间P4。图18D为图16中像素驱动电路1600在图17所示的第四期间P4中的电路状态图，且第四期间P4属于反眩光阶段。如图17所示，在第四期间P4内，控制信号S1为高电平信号，控制信号S1、控制信号S2和发光信号EM为低电平信号。对应地，如图18D所示，开关单元T3处于导通状态，其余的开关单元T1、开关单元T2和开关单元T4～T7皆处于截止状态。相较于第三期间P3，于此情形，仅有一电流路径由数据电压Vdata流经开关单元T3至节点A，使得节点A的电位和数据电压Vdata相同，并借此关闭开关单元T1，避免发光单元L1继续发光造成眩光的情形。

综合上述可知，通过像素驱动电路100、像素驱动电路400、像素驱动电路700、像素驱动电路1000、像素驱动电路1300及像素驱动电路1600的电路架构设计，可利用电压补偿方式，使发光单元L1的电流不受第二操作电压源VSS和临界电压Vth变异产生的影响，同时提高第二操作电压源VSS的电位，使得第一操作电压源VDD和第二操作电压源VSS的电位差缩小，借此降低功率消耗。

请参照图19。图19为图1中节点A的电压模拟图。如图19所示，通过+0.3、-0.3V、0V三种不同的临界电压变化(ΔVth，图中未示)所分别对应的电压VA1～VA3，可得知临界电压在补偿阶段中被成功补偿。另外，通过三组不同的临界电压变化(ΔVth)和第二操作电压源变化ΔVSS(图中未示)组合，其分别为ΔVth＝+0.3V/ΔVSS＝+0.5V、ΔVth＝-0.3V/ΔVSS＝+0.5V以及ΔVth＝0V/ΔVSS＝0V，可得知VSS的变化量在发光阶段当中已被成功补偿，换句话说，即是避免了因电路传递路径中的线阻造成不同晶体管或像素所接收到的第二操作电压源VSS的电压不同，而使输出电流产生误差的问题。

图20A为图1中电流误差率模拟图。如图20A所示，当第二操作电压源变化ΔVSS固定为+0.5伏特(V)时，输入不同的数据电压Vdata对于电流影响的误差率皆在百分之十以内。

图20B为图1中另一电流误差率模拟图。如图20B所示，当临界电压变化ΔVth固定为+0.3伏特(V)或-0.3伏特(V)时，输入不同的数据电压Vdata对于电流影响的误差率皆在百分之五以内。

图20C为图1中另一电流误差率模拟图。如图20C所示，当第二操作电压源变化ΔVSS固定为+0.5伏特(V)且临界电压变化ΔVth固定为+0.3伏特(V)，或当第二操作电压源变化ΔVSS固定为+0.5伏特(V)且临界电压变化ΔVth固定为-0.3伏特(V)时，输入不同的数据电压Vdata对于电流影响的误差率皆在百分之十以内。

通过上述图19所示的电压模拟以及图20A至图20C所示的电流误差率模拟，可证明通过像素驱动电路100设计而得的成功补偿及其效果。

同样地，前述的像素驱动电路400、像素驱动电路700、像素驱动电路1000、像素驱动电路1300和像素驱动电路1600皆可利用类似于图19所示的电压模拟以及图20A至图20C所示的电流误差率模拟，验证其对于临界电压和第二操作电压源的成功补偿效果，为简化说明，于此不再进行赘述。

综上所述，本公开提供的像素驱动电路能够针对临界电压和操作电压进行补偿，使发光二极管的电流与临界电压和操作电压的相关性降至最低。此外，本公开降低了像素电路所需的驱动电压差，借此降低功率消耗。

虽然本公开已以实施方式公开如上，然其并非限定本公开，任何本领域技术人员，在不脱离本公开的构思和范围内，当可作各种的变动与润饰，因此本公开的保护范围当视权利要求所界定者为准。

Claims (3)

1.一种像素驱动电路，包含：

一发光单元，耦接一第一操作电压源；

一第一开关单元，具有一第一端、一第二端和一控制端，该第一开关单元的该第一端耦接该发光单元，该第一开关单元的该第二端耦接一第二操作电压源；

一第二开关单元，具有一第一端和一第二端，该第二开关单元的该第一端耦接该第二操作电压源；

一第三开关单元，具有一第一端，该第三开关单元的该第一端耦接该第二开关单元的该第二端；

一第四开关单元，耦接该第一开关单元的该控制端；

一电容，耦接在该第一开关单元的该控制端和该第二开关单元的该第二端之间；以及

一控制电路，用以设置该第一开关单元的该控制端的一电位，其中该控制电路进一步包含：

一第五开关单元，具有一第一端和一第二端，该第五开关单元的该第一端耦接该第一开关单元的该控制端；

一第六开关单元，具有一第一端、一第二端和一控制端，该第六开关单元的该第一端耦接该第一开关单元的该控制端，该第六开关单元的该控制端耦接该第五开关单元的该第二端；以及

一第七开关单元，耦接在一数据电压和该第六开关单元的该第二端之间。

2.一种像素驱动电路，包含：

一发光单元，耦接一第一操作电压源；

一第一开关单元，具有一第一端、一第二端和一控制端，该第一开关单元的该第一端耦接该发光单元，该第一开关单元的该第二端耦接一第二操作电压源；

一第二开关单元，具有一第一端和一第二端，该第二开关单元的该第一端耦接该第二操作电压源；

一第三开关单元，具有一第一端，该第三开关单元的该第一端耦接该第二开关单元的该第二端；

一第四开关单元，耦接该第一开关单元的该控制端；

一电容，耦接在该第一开关单元的该控制端和该第二开关单元的该第二端之间；以及

一控制电路，用以设置该第一开关单元的该控制端的一电位，其中该控制电路进一步包含：

一第五开关单元，具有一第一端和一第二端，该第五开关单元的该第一端耦接该第一开关单元的该控制端；以及

一第六开关单元，具有一第一端、一第二端和一控制端，该第六开关单元的该第一端和该控制端耦接该第五开关单元的该第二端，该第六开关单元的该第二端耦接一参考电压。

3.如权利要求2所述的像素驱动电路，其中该控制电路进一步包含：

一第七开关单元，耦接在该第一开关单元的该控制端和该第一开关单元的该第二端之间。

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