CN112234043A - 集成电路封装结构及集成电路封装方法 - Google Patents

集成电路封装结构及集成电路封装方法 Download PDF

Info

Publication number
CN112234043A
CN112234043A CN202010911371.0A CN202010911371A CN112234043A CN 112234043 A CN112234043 A CN 112234043A CN 202010911371 A CN202010911371 A CN 202010911371A CN 112234043 A CN112234043 A CN 112234043A
Authority
CN
China
Prior art keywords
packaging
semiconductor chip
integrated circuit
packaging layer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010911371.0A
Other languages
English (en)
Other versions
CN112234043B (zh
Inventor
刘权
侯庆河
李广
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Jiangsu Yanxin Microelectronics Co ltd
Original Assignee
Jiangsu Yanxin Microelectronics Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jiangsu Yanxin Microelectronics Co ltd filed Critical Jiangsu Yanxin Microelectronics Co ltd
Priority to CN202010911371.0A priority Critical patent/CN112234043B/zh
Publication of CN112234043A publication Critical patent/CN112234043A/zh
Application granted granted Critical
Publication of CN112234043B publication Critical patent/CN112234043B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3171Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3185Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3192Multilayer coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

本发明公开了集成电路封装结构及集成电路封装方法,包括半导体芯片,其特征在于:所述半导体芯片的外侧包围设置有封装膜,所述半导体芯片的下方设置有防断路装置,所述封装膜包括半导体芯片两侧对应设置的第一封装层,所述第一封装层的上方覆盖有第二封装层,所述第一封装层与第二封装层交替层叠,所述半导体芯片的上方设置有第二封装层,所述第一封装层的热膨胀系数为正,所述第二封装层的热膨胀系数为负,所述第一封装层和第二封装层的热膨胀系数的绝对值相等,所述防断路装置包括半导体芯片的下方对应设置有两根导线脚,本发明,具有能保持整体结构受热不变形和使得半导体芯片始终保持通电状态的特点。

Description

集成电路封装结构及集成电路封装方法
技术领域
本发明涉及电子元器件技术领域,具体为集成电路封装结构及集成电路封装方法。
背景技术
集成电路封装在电子学金字塔中的位置既是金字塔的尖顶又是金字塔的基座。说它同时处在这两种位置都有很充分的根据。从电子元器件(如晶体管)的密度这个角度上来说,IC代表了电子学的尖端。但是IC又是一个起始点,是一种基本结构单元,是组成我们生活中大多数电子系统的基础。同样,IC不仅仅是单块芯片或者基本电子结构,IC的种类千差万别(模拟电路、数字电路、射频电路、传感器等),因而对于封装的需求和要求也各不相同。
而现有的集成电路封装结构的封装层经过高温会产生形变,导致结构发生变形实用性差,同时现有的集成电路封装结构经过撞击后容易产生断路。因此,设计能保持整体结构受热不变形和使得半导体芯片始终保持通电状态的集成电路封装结构及集成电路封装方法是很有必要的。
发明内容
本发明的目的在于提供集成电路封装结构及集成电路封装方法,以解决上述背景技术中提出的问题。
为了解决上述技术问题,本发明提供如下技术方案:集成电路封装结构,包括半导体芯片,其特征在于:所述半导体芯片的外侧包围设置有封装膜,所述半导体芯片的下方设置有防断路装置,封装膜的作用在于保证结构受热不变形,防断路装置的作用在于保证半导体芯片始终保持通电状态。
根据上述技术方案,所述封装膜包括半导体芯片两侧对应设置的第一封装层,所述第一封装层的上方覆盖有第二封装层,所述第一封装层与第二封装层交替层叠,所述半导体芯片的上方设置有第二封装层。
根据上述技术方案,所述第一封装层的热膨胀系数为正,所述第二封装层的热膨胀系数为负,所述第一封装层和第二封装层的热膨胀系数的绝对值相等,第一封装层和第二封装层的两个表面都会出现膨胀或收缩的形变,即在封装层受热形变时,第一封装层与第二封装层相对的表面的形变会抵消,而第一封装层和第二封装层相背离的表面,一个会膨胀另一个会收缩,由于第一封装层和第二封装层数量较多,使得第二封装层上还设有至少一层第一封装层,以削减第二封装层的形变,从而避免集成电路封装结构出现变形,而导致的半导体芯片的导电脚对接不准的问题。提高集成电路封装的成功率,同时也便于集成电路的封装。
根据上述技术方案,所述防断路装置包括半导体芯片的下方对应设置有两根导线脚,所述半导体芯片的下方固定安装有垫板,所述垫板的中央对应开设有两个导电槽,所述导线脚放置在导电槽的内部,所述导电槽的内部焊接安装有电性套筒。
根据上述技术方案,所述垫板的下方固定安装有导电板,所述导电板的中央设置有两个凸起,所述凸起的大小与导电槽的大小相一致,所述导电板的下方设置有多个金属焊球。
根据上述技术方案,所述防断电路包括导线脚的下方套接安装有电环,所述导线脚的末端四周设置有圆形板,所述圆形板均匀分成四块扇形板,将导线脚放置于套接安装在导线槽内部的电性套筒内,导线脚通过外部设置的圆形板于电性套筒相连接,又因为电性套筒下方固定安装的导线板,可以实现在不同的位置通过将金属焊球与导电板相焊接而对半导体芯片通电。
根据上述技术方案,所述圆形板焊接安装在电性套筒的内壁上,所述圆形板的末端固定安装有拉力绳,所述拉力绳缠绕固定在导线脚的末端四周。
根据上述技术方案,所述电环的四周均匀设置有四个连接套筒,所述连接套筒的顶端固定安装有弹性拉伸膜,所述弹性拉伸膜的内部固定安装有配重块,所述配重块的下方焊接安装有连接杆,所述连接杆的末端对应设置有两块夹板,所述两夹板之间焊接安装有弹簧,所述连接套筒的内部固定安装有挡板,所述挡板的中央开设有通孔,当整体结构收到冲击或受热使得导电槽发生扩张的时候,电性套筒扩桩带动与其焊接安装的圆形板裂开成扇形,圆形板末端设置的拉力绳抽动导线脚进行旋转,导线脚下方固定安装的电环进行旋转,电环四周连接套筒顶端的弹性拉伸膜通过配重块惯性旋转被拉伸,配重块因为惯性相外移动时带动连接杆进行移动,连接杆末端的夹板压缩弹簧通过通孔,弹簧身长将夹板弹开,使得弹性拉伸膜始终与圆形板末端相接触,保证通电。
根据上述技术方案,所述集成电路封装方法包括以下几个步骤:
a.在所述垫板的上方黏合半导体芯片,半导体芯片背面的金层与垫板中央的镀金面做瞬间高温的机械压迫式熔接,或以环氧树脂的接着方式予以固定。
b.在所述半导体芯片的四周形成交替层叠的第一封装层和第二封装层,得到封装膜,第一封装层在一个在单位温度变化下的受热膨胀形变量与第第二封装层在一个在单位温度变化下的受热收缩形变量相等。以第一封装层的热膨胀系数为正,第二封装层的热膨胀系数为负进行说明,即在单位温度变化下,第一封装层的膨胀形变量和第二封装层的收缩形变量相等,使得封装层在受热后,第一封装层和第二封装层的形变会完全抵消,当第一封装层与第二封装层冷却后形成封装膜,进一步提高集成电路封装结构的可靠性;
c.将所述半导体芯片下方的导线脚放置在电性套筒内;
d.将圆形板焊接安装在电性套筒的内壁上,并且将圆形板末端的拉力绳缠绕在导线脚的末端。
与现有技术相比,本发明所达到的有益效果是:本发明,
(1)通过设置有第一封装层、第二封装层,第一封装层和第二封装层的两个表面都会出现膨胀或收缩的形变,即在封装层受热形变时,第一封装层与第二封装层相对的表面的形变会抵消,而第一封装层和第二封装层相背离的表面,一个会膨胀另一个会收缩,由于第一封装层和第二封装层数量较多,使得第二封装层上还设有至少一层第一封装层,以削减第二封装层的形变,从而避免集成电路封装结构出现变形,而导致的半导体芯片的导电脚对接不准的问题。提高集成电路封装的成功率,同时也便于集成电路的封装;
(2)通过设置有导线脚、电性套筒、圆形板、拉力绳、弹性拉伸膜、配重块,当整体结构收到冲击或受热使得导电槽发生扩张的时候,电性套筒扩桩带动与其焊接安装的圆形板裂开成扇形,圆形板末端设置的拉力绳抽动导线脚进行旋转,导线脚下方固定安装的电环进行旋转,电环四周连接套筒顶端的弹性拉伸膜通过配重块惯性旋转被拉伸,配重块因为惯性相外移动时带动连接杆进行移动,连接杆末端的夹板压缩弹簧通过通孔,弹簧身长将夹板弹开,使得弹性拉伸膜始终与圆形板末端相接触,保证通电。
附图说明
附图用来提供对本发明的进一步理解,并且构成说明书的一部分,与本发明的实施例一起用于解释本发明,并不构成对本发明的限制。在附图中:
图1是本发明的整体正面剖视结构示意图;
图2是本发明的电性套筒正面剖视结构示意图;
图3是本发明的导电槽俯视结构示意图;
图4是本发明的电环俯视结构示意图;
图5是本发明的图4中A部分放大示意图;
图中:1、半导体芯片;2、第二封装层;3、第一封装层;4、垫板;5、导电板;6、金属焊球;7、导线脚;8、电性套筒;9、电环;10、圆形板;11、拉力绳;12、弹性拉伸膜;13、配重块;14、连接杆;15、挡板;16、夹板;17、弹簧;18、导电槽;19、连接套筒。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
请参阅图1-5,本发明提供技术方案:集成电路封装结构及集成电路封装方法,包括半导体芯片1,其特征在于:半导体芯片1的外侧包围设置有封装膜,半导体芯片1的下方设置有防断路装置,封装膜的作用在于保证结构受热不变形,防断路装置的作用在于保证半导体芯片1始终保持通电状态;
封装膜包括半导体芯片1两侧对应设置的第一封装层3,第一封装层3的上方覆盖有第二封装层2,第一封装层3与第二封装层2交替层叠,半导体芯片1的上方设置有第二封装层2;
第一封装层3的热膨胀系数为正,第二封装层2的热膨胀系数为负,第一封装层3和第二封装层2的热膨胀系数的绝对值相等,第一封装层3和第二封装层2的两个表面都会出现膨胀或收缩的形变,即在封装层受热形变时,第一封装层3与第二封装层2相对的表面的形变会抵消,而第一封装层3和第二封装层2相背离的表面,一个会膨胀另一个会收缩,由于第一封装层3和第二封装层2数量较多,使得第二封装层2上还设有至少一层第一封装层3,以削减第二封装层2的形变,从而避免集成电路封装结构出现变形,而导致的半导体芯片1的导电脚7对接不准的问题。提高集成电路封装的成功率,同时也便于集成电路的封装;
防断路装置包括半导体芯片1的下方对应设置有两根导线脚7,半导体芯片1的下方固定安装有垫板4,垫板4的中央对应开设有两个导电槽18,导线脚7放置在导电槽18的内部,导电槽18的内部焊接安装有电性套筒8;
垫板4的下方固定安装有导电板5,导电板5的中央设置有两个凸起,凸起的大小与导电槽18的大小相一致,导电板5的下方设置有多个金属焊球6;
防断电路包括导线脚7的下方套接安装有电环9,导线脚7的末端四周设置有圆形板10,圆形板10均匀分成四块扇形板,将导线脚7放置于套接安装在导电槽18内部的电性套筒8内,导线脚7通过外部设置的圆形板10与电性套筒8相连接,又因为电性套筒8下方固定安装的导电板5,可以实现在不同的位置通过将金属焊球6与导电板5相焊接而对半导体芯片通电;
圆形板10焊接安装在电性套筒8的内壁上,圆形板10的末端固定安装有拉力绳11,拉力绳11缠绕固定在导线脚7的末端四周;
电环9的四周均匀设置有四个连接套筒19,连接套筒19的顶端固定安装有弹性拉伸膜12,弹性拉伸膜12的内部固定安装有配重块13,配重块13的下方焊接安装有连接杆14,连接杆14的末端对应设置有两块夹板16,两夹板16之间焊接安装有弹簧17,连接套筒19的内部固定安装有挡板15,挡板15的中央开设有通孔,当整体结构收到冲击或受热使得导电槽18发生扩张的时候,电性套筒8扩桩带动与其焊接安装的圆形板10裂开成扇形,圆形板10末端设置的拉力绳11抽动导线脚7进行旋转,导线脚7下方固定安装的电环9进行旋转,电环9四周连接套筒19顶端的弹性拉伸膜12通过配重块13惯性旋转被拉伸,配重块13因为惯性相外移动时带动连接杆14进行移动,连接杆14末端的夹板16压缩弹簧17通过通孔,弹簧17伸长将夹板弹开,使得弹性拉伸膜12始终与圆形板10末端相接触,保证通电;
集成电路封装方法包括以下几个步骤:
a.在垫板4的上方黏合半导体芯片1,半导体芯片1背面的金层与垫板4中央的镀金面做瞬间高温的机械压迫式熔接,或以环氧树脂的接着方式予以固定;
b.在半导体芯片1的四周形成交替层叠的第一封装层和第二封装层,得到封装膜,第一封装层3在一个在单位温度变化下的受热膨胀形变量与第二封装层2在一个在单位温度变化下的受热收缩形变量相等。以第一封装层3的热膨胀系数为正,第二封装层2的热膨胀系数为负进行说明,即在单位温度变化下,第一封装层3的膨胀形变量和第二封装层2的收缩形变量相等,使得封装膜在受热后,第一封装层3和第二封装层2的形变会完全抵消,当第一封装层3与第二封装层2冷却后形成封装膜,进一步提高集成电路封装结构的可靠性;
c.将半导体芯片1下方的导线脚7放置在电性套筒8内;
d.将圆形板10焊接安装在电性套筒8的内壁上,并且将圆形板10末端的拉力绳缠绕在导线脚7的末端。
工作原理:封装膜的作用在于保证结构受热不变形,防断路装置的作用在于保证半导体芯片1始终保持通电状态,第一封装层3和第二封装层2的两个表面都会出现膨胀或收缩的形变,即在封装层受热形变时,第一封装层3与第二封装层2相对的表面的形变会抵消,而第一封装层3和第二封装层2相背离的表面,一个会膨胀另一个会收缩,由于第一封装层3和第二封装层2数量较多,使得第二封装层2上还设有至少一层第一封装层3,以削减第二封装层2的形变,从而避免集成电路封装结构出现变形,而导致的半导体芯片1的导电脚7对接不准的问题。提高集成电路封装的成功率,同时也便于集成电路的封装,将导线脚7放置于套接安装在导电槽18内部的电性套筒8内,导线脚7通过外部设置的圆形板10与电性套筒8相连接,又因为电性套筒8下方固定安装的导电板5,可以实现在不同的位置通过将金属焊球6与导电板5相焊接而对半导体芯片通电,当整体结构收到冲击或受热使得导电槽18发生扩张的时候,电性套筒8扩桩带动与其焊接安装的圆形板10裂开成扇形,圆形板10末端设置的拉力绳11抽动导线脚7进行旋转,导线脚7下方固定安装的电环9进行旋转,电环9四周连接套筒19顶端的弹性拉伸膜12通过配重块13惯性旋转被拉伸,配重块13因为惯性相外移动时带动连接杆14进行移动,连接杆14末端的夹板16压缩弹簧17通过通孔,弹簧17伸长将夹板弹开,使得弹性拉伸膜12始终与圆形板10末端相接触,保证通电,半导体芯片1背面的金层与垫板4中央的镀金面做瞬间高温的机械压迫式熔接,或以环氧树脂的接着方式予以固定,第一封装层3在一个在单位温度变化下的受热膨胀形变量与第二封装层2在一个在单位温度变化下的受热收缩形变量相等。以第一封装层3的热膨胀系数为正,第二封装层2的热膨胀系数为负进行说明,即在单位温度变化下,第一封装层3的膨胀形变量和第二封装层2的收缩形变量相等,使得封装膜在受热后,第一封装层3和第二封装层2的形变会完全抵消,当第一封装层3与第二封装层2冷却后形成封装膜,进一步提高集成电路封装结构的可靠性。
需要说明的是,在本文中,诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来,而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且,术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含,从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素,而且还包括没有明确列出的其他要素,或者是还包括为这种过程、方法、物品或者设备所固有的要素。
最后应说明的是:以上所述仅为本发明的优选实施例而已,并不用于限制本发明,尽管参照前述实施例对本发明进行了详细的说明,对于本领域的技术人员来说,其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。

Claims (9)

1.集成电路封装结构,包括半导体芯片(1),其特征在于:所述半导体芯片(1)的外侧包围设置有封装膜,所述半导体芯片(1)的下方设置有防断路装置。
2.根据权利要求1所述的集成电路封装结构,其特征在于:所述封装膜包括半导体芯片(1)两侧对应设置的第一封装层(3),所述第一封装层(3)的上方覆盖有第二封装层(2),所述第一封装层(3)与第二封装层(2)交替层叠,所述半导体芯片(1)的上方设置有第二封装层(2)。
3.根据权利要求2所述的集成电路封装结构,其特征在于:所述第一封装层(3)的热膨胀系数为正,所述第二封装层(2)的热膨胀系数为负,所述第一封装层(3)和第二封装层(2)的热膨胀系数的绝对值相等。
4.根据权利要求1所述的集成电路封装结构,其特征在于:所述防断路装置包括半导体芯片(1)的下方对应设置有两根导线脚(7),所述半导体芯片(1)的下方固定安装有垫板(4),所述垫板(4)的中央对应开设有两个导电槽(18),所述导线脚(7)放置在导电槽(18)的内部,所述导电槽(18)的内部焊接安装有电性套筒(8)。
5.根据权利要求4所述的集成电路封装结构,其特征在于:所述垫板(4)的下方固定安装有导电板(5),所述导电板(5)的中央设置有两个凸起,所述凸起的大小与导电槽(18)的大小相一致,所述导电板(5)的下方设置有多个金属焊球(6)。
6.根据权利要求4所述的集成电路封装结构,其特征在于:所述防断电路包括导线脚(7)的下方套接安装有电环(9),所述导线脚(7)的末端四周设置有圆形板(10),所述圆形板(10)均匀分成四块扇形板。
7.根据权利要求6所述的集成电路封装结构,其特征在于:所述圆形板(10)焊接安装在电性套筒(8)的内壁上,所述圆形板(10)的末端固定安装有拉力绳(11),所述拉力绳(11)缠绕固定在导线脚(7)的末端四周。
8.根据权利要求7所述的集成电路封装结构,其特征在于:所述电环(9)的四周均匀设置有四个连接套筒(19),所述连接套筒(19)的顶端固定安装有弹性拉伸膜(12),所述弹性拉伸膜(12)的内部固定安装有配重块(13),所述配重块(13)的下方焊接安装有连接杆(14),所述连接杆(14)的末端对应设置有两块夹板(16),所述两夹板(16)之间焊接安装有弹簧(17),所述连接套筒(19)的内部固定安装有挡板(15),所述挡板(15)的中央开设有通孔。
9.集成电路封装方法包括以下几个步骤:
a.在所述垫板(4)的上方黏合半导体芯片(1);
b.在所述半导体芯片(1)的四周形成交替层叠的第一封装层(3)和第二封装层(2),得到封装膜;
c.将所述半导体芯片(1)下方的导线脚(7)放置在电性套筒(8)内;
d.将圆形板(10)焊接安装在电性套筒(8)的内壁上,并且将圆形板(10)末端的拉力绳缠绕在导线脚(7)的末端。
CN202010911371.0A 2020-09-02 2020-09-02 集成电路封装结构及集成电路封装方法 Active CN112234043B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010911371.0A CN112234043B (zh) 2020-09-02 2020-09-02 集成电路封装结构及集成电路封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010911371.0A CN112234043B (zh) 2020-09-02 2020-09-02 集成电路封装结构及集成电路封装方法

Publications (2)

Publication Number Publication Date
CN112234043A true CN112234043A (zh) 2021-01-15
CN112234043B CN112234043B (zh) 2024-06-25

Family

ID=74115456

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010911371.0A Active CN112234043B (zh) 2020-09-02 2020-09-02 集成电路封装结构及集成电路封装方法

Country Status (1)

Country Link
CN (1) CN112234043B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113922023A (zh) * 2021-11-29 2022-01-11 江苏贝孚德通讯科技股份有限公司 具有温度补偿的谐振杆和滤波器

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6292352A (ja) * 1985-10-17 1987-04-27 Tanaka Denshi Kogyo Kk チツプオンボ−ドのリ−ドピン
US5644247A (en) * 1993-07-23 1997-07-01 Samsung Electronics Co., Ltd. Test socket and method for producing known good dies using the test socket
CN202275821U (zh) * 2011-09-22 2012-06-13 番禺得意精密电子工业有限公司 针脚栅格阵列的芯片模块
CN105321918A (zh) * 2014-06-27 2016-02-10 恩智浦有限公司 引脚锁定结构
CN108630619A (zh) * 2018-04-19 2018-10-09 如皋市大昌电子有限公司 一种高压大功率碳化硅肖特基整流桥及其制备方法
CN109192705A (zh) * 2018-09-12 2019-01-11 京东方科技集团股份有限公司 集成电路封装结构及封装方法
CN208655634U (zh) * 2018-09-20 2019-03-26 广东华冠半导体有限公司 一种芯片紧密封装结构
CN209169128U (zh) * 2018-12-19 2019-07-26 深圳市美浦森半导体有限公司 一种设有封装结构的半导体芯片
CN209708971U (zh) * 2019-03-13 2019-11-29 河源创基电子科技有限公司 一种防断裂的稳固型贴片式二极管
CN110534437A (zh) * 2019-08-29 2019-12-03 宜兴市三鑫电子有限公司 一种基于igbt模块的母排的新型制备工艺
CN111312663A (zh) * 2018-12-11 2020-06-19 新光电气工业株式会社 管座

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6292352A (ja) * 1985-10-17 1987-04-27 Tanaka Denshi Kogyo Kk チツプオンボ−ドのリ−ドピン
US5644247A (en) * 1993-07-23 1997-07-01 Samsung Electronics Co., Ltd. Test socket and method for producing known good dies using the test socket
CN202275821U (zh) * 2011-09-22 2012-06-13 番禺得意精密电子工业有限公司 针脚栅格阵列的芯片模块
CN105321918A (zh) * 2014-06-27 2016-02-10 恩智浦有限公司 引脚锁定结构
CN108630619A (zh) * 2018-04-19 2018-10-09 如皋市大昌电子有限公司 一种高压大功率碳化硅肖特基整流桥及其制备方法
CN109192705A (zh) * 2018-09-12 2019-01-11 京东方科技集团股份有限公司 集成电路封装结构及封装方法
CN208655634U (zh) * 2018-09-20 2019-03-26 广东华冠半导体有限公司 一种芯片紧密封装结构
CN111312663A (zh) * 2018-12-11 2020-06-19 新光电气工业株式会社 管座
CN209169128U (zh) * 2018-12-19 2019-07-26 深圳市美浦森半导体有限公司 一种设有封装结构的半导体芯片
CN209708971U (zh) * 2019-03-13 2019-11-29 河源创基电子科技有限公司 一种防断裂的稳固型贴片式二极管
CN110534437A (zh) * 2019-08-29 2019-12-03 宜兴市三鑫电子有限公司 一种基于igbt模块的母排的新型制备工艺

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113922023A (zh) * 2021-11-29 2022-01-11 江苏贝孚德通讯科技股份有限公司 具有温度补偿的谐振杆和滤波器

Also Published As

Publication number Publication date
CN112234043B (zh) 2024-06-25

Similar Documents

Publication Publication Date Title
US5358905A (en) Semiconductor device having die pad locking to substantially reduce package cracking
JP3407184B2 (ja) パッケージされた集積回路素子及びその製造方法
US6537856B2 (en) Method of attaching a semiconductor chip to a leadframe with a footprint of about the same size as the chip and packages formed thereby
JP4346264B2 (ja) インタフェース構造体及びその製造方法
US7102217B2 (en) Interposer substrates with reinforced interconnect slots, and semiconductor die packages including same
TW395001B (en) Semiconductor device and its manufacturing method
JP3914654B2 (ja) 半導体装置
US8258016B2 (en) Semiconductor package having increased resistance to electrostatic discharge
JP2000164788A (ja) 半導体パッケ―ジ用リ―ドフレ―ムとこれを用いた半導体パッケ―ジ及びその製造方法
KR20020009087A (ko) 반도체 패키지 및 그 패키지 방법
KR100674907B1 (ko) 고신뢰성을 갖는 스택형 반도체 패키지
US8633600B2 (en) Device and method for manufacturing a device
CN112234043A (zh) 集成电路封装结构及集成电路封装方法
KR100271992B1 (ko) 정전방전보호기능을갖는리드프레임과그의제조방법및패키지화된반도체장치
JPH03503342A (ja) 半導体装置パッケージ及びその製造方法
JPH1064952A (ja) チップスケールパッケージの製造方法
TW201205745A (en) Semiconductor packaging structure and the forming method
JP2005317892A (ja) パッケージの構造
JP2007036219A (ja) 積層ダイパッケージの製造方法
JP3442648B2 (ja) ボールグリッドアレイ型半導体装置
JP2000293651A (ja) 半導体装置
US6707167B2 (en) Semiconductor package with crack-preventing member
JP3217046B2 (ja) Bga型icパッケージ
JP3568402B2 (ja) 半導体装置
US6204563B1 (en) Semiconductor device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant