CN112218002A - 一种视频拼接处理器、显示系统及视频拼接处理方法 - Google Patents

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Abstract

本发明实施例公开了一种视频拼接处理器、显示系统及视频拼接处理方法。包括主控板、输入板和输出板；输入板与输出板连接；输入板用于将接收到的图像进行分割；输出板用于将分割完成的图像进行处理后发送至拼接显示屏；主控板包括第一可编程逻辑器，第一可编程逻辑器用于产生同源脉冲信号；输出板包括第二可编程逻辑器，第二可编程逻辑器与第一可编程逻辑器连接；第二可编程逻辑器用于根据同源脉冲信号产生图像处理脉冲信号；输入板包括第三可编程逻辑器，第三可编程逻辑器与第一可编程逻辑器连接；第三可编程逻辑器用于根据同源脉冲信号产生图像分割脉冲信号。本发明实施例提供的技术方案，方案简单，成本低。

Description

一种视频拼接处理器、显示系统及视频拼接处理方法
技术领域
本发明实施例涉及显示技术领域，尤其涉及一种视频拼接处理器、显示系统及视频拼接处理方法。
背景技术
目前，在一些大型的指挥调度中心或大型商显应用中，往往会以多块液晶显示(Liquid Crystal Display，LCD)屏组成LCD墙或以多块发光二级管显示(Light-EmittingDiode，LED)屏组成LED墙，此时，需要视频拼接处理器将接收到的图像分割后分别发送至各个LCD屏或各个LED屏，以使多块LCD屏或LED屏拼接显示图像。但是，在LCD墙和LED墙拼接的过程中，往往存在画面拼接不同步的问题，即多块LCD屏或LED屏不能同步播放同一幅画面的不同位置，在视觉上体现为不同LCD屏或LED屏之间拼接错位。
现有技术中，为解决该问题，视频拼接处理器通常包括主控板、输入板和输出板，在主控板上设置一颗专门用来产生时钟的时钟芯片，用于产生高速、高频、高精度的同源时钟，再通过时钟扇出芯片扇出出多路时钟，多路时钟通过背板分发到各输入板和输出板，实现视频拼接处理器中各板卡之间物理时钟同源。
但是，主控板上需要设置时钟芯片和时钟扇出芯片，输入板和输出板上需要配套设置时钟缓存器，导致视频拼接处理器的成本增加，同时硬件设计复杂度增加。
发明内容
本发明提供一种视频拼接处理器、显示系统及视频拼接处理方法，以实现提供一种方案简单，成本低的方案来解决视频拼接不同步问题。
第一方面，本发明实施例提供了一种视频拼接器，包括：
主控板、输入板和输出板；
输入板与输出板连接；输入板用于将接收到的图像进行分割；输出板用于将分割完成的图像进行处理后发送至拼接显示屏；
主控板包括第一可编程逻辑器，第一可编程逻辑器用于产生同源脉冲信号；
输出板包括第二可编程逻辑器，第二可编程逻辑器与第一可编程逻辑器连接；第二可编程逻辑器用于根据同源脉冲信号产生图像处理脉冲信号；
输入板包括第三可编程逻辑器，第三可编程逻辑器与第一可编程逻辑器连接；第三可编程逻辑器用于根据同源脉冲信号产生图像分割脉冲信号。
可选的，第二可编程逻辑器包括第一分频单元和第一倍频单元；
第一倍频单元，用于将同源脉冲信号倍频产生第一计数脉冲信号；
第一分频单元分别与第一可编程逻辑器以及第一倍频单元连接；第一分频单元以第一计数脉冲信号为时钟对同源脉冲信号进行分频，得到图像处理脉冲信号。
可选的，第一倍频单元包括：第一锁相电路和第一倍频电路；
第一锁相电路分别与第一可编程逻辑器以及第一倍频电路连接；第一锁相电路和第一倍频电路用于对同源脉冲信号进行相位锁定处理和倍频处理，获得第一计数脉冲信号。
可选的，第二可编程逻辑器还包括计数器；
计数器与第一倍频单元连接，用于根据第一计数脉冲信号计数，获得送显脉冲信号。
可选的，第二可编程逻辑器还包括抖动滤除单元，抖动滤除单元分别与第一可编程逻辑器、第一倍频单元以及第一分频单元连接，用于对同源脉冲信号进行滤波处理。
可选的，第三可编程逻辑器包括第二分频单元和第二倍频单元；
第二倍频单元，用于将同源脉冲信号倍频产生第二计数脉冲信号；
第二分频单元分别与第一可编程逻辑器以及第二倍频单元连接；第二分频电路以第二计数脉冲信号为时钟对同源脉冲信号进行分频，得到图像分割脉冲信号。
可选的，同源脉冲信号的频率范围为1KHZ-1MHZ。
可选的，第一可编程逻辑器、第二可编程逻辑器以及第三可编程逻辑器均包括复杂可编程逻辑器件或现场可编程门阵列。
可选的，该视频拼接处理器中的第一可编程逻辑器与其他视频拼接处理器中的输出板的第二可编程逻辑器连接，以及与其他视频拼接处理器中的输入板的第三可编程逻辑器连接。
第二方面，本发明实施例还提供了一种显示系统，包括本发明任一实施例的视频拼接处理器。
第三方面，本发明实施例还提供了一种视频拼接方法，包括：
视频拼接处理器的主控板中的第一可编程逻辑器产生同源脉冲信号；
视频拼接处理器的输入板中的第三可编程逻辑器根据同源脉冲信号产生图像分割脉冲信号；
视频拼接处理器的输入板中的第三可编程逻辑器根据图像分割脉冲信号对接收到的图像进行分割处理；
视频拼接处理器的输出板中的第二可编程逻辑器根据同源脉冲信号产生图像处理脉冲信号；
视频拼接处理器的输出板中的第二可编程逻辑器根据图像处理脉冲信号将分割完成的图像进行处理后发送至拼接显示屏。
本发明实施例提供的视频拼接处理器，通过在主控板上设置第一可编程逻辑器以产生同源脉冲信号，并将同源脉冲信号分发至输出板和输入板上，以使输出板上的第二可编程逻辑器根据同源脉冲信号产生图像处理脉冲信号，以及输入板上的第三可编程逻辑器根据同源脉冲信号产生图像分割脉冲信号。可以理解的是，即使视频拼接处理器具有多个输入板，每个输入板上具有多个第三可编程逻辑器，由于每个第三可编程逻辑器均根据同一个同源脉冲信号产生图像分割脉冲信号，因此，所有第三可编程逻辑器产生的图像分割脉冲信号是相同的，进而使得所有第三可编程逻辑器可以根据相同的图像分割脉冲信号对各自接收到的图像进行分割。并且，即使视频拼接处理器具有多个输出板，每个输出板上具有多个第二可编程逻辑器，由于每个第二可编程逻辑器均根据同一个同源脉冲信号产生图像处理脉冲信号，因此，每个第二可编程逻辑器产生的图像处理脉冲信号是相同的，进而使得所有第二可编程逻辑器可以根据相同的图像处理脉冲信号对接收到的分割完的图像进行处理，以及根据相同的图像处理脉冲信号对处理后的图像送显，从而实现所有第二可编程逻辑器同步送显的效果。由于不必在主控板上设置专用于产生时钟的时钟芯片以及在输入板和输出板上设置配套的时钟缓存器，解决视频拼接处理器实现方案复杂、成本高的问题，达到简化方案、降低成本的效果。
附图说明
图1是现有技术提供的一种视频拼接处理器的结构示意图；
图2是本发明实施例提供的一种视频拼接处理器的结构示意图；
图3是本发明实施例提供的一种视频拼接处理器处理一帧图像的工作流程图；
图4是本发明实施例提供的一种第二可编程逻辑器的结构示意图；
图5是本发明实施例提供的一种同源脉冲信号、图像处理脉冲信号以及第一计数脉冲信号的时序图；
图6是本发明实施例提供的一种FPGA的结构示意图；
图7是本发明实施例提供的一种视频拼接方法的流程图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
图1是现有技术提供的一种视频拼接处理器的结构示意图。参见图1，该视频拼接处理器包括主控板11、输入板12和输出板13，图1示例性的示出了，输入板12的数量为一个，输出板13的数量为三个，其中，主控板11包括钟振和第一时钟缓冲器，输入板12包括第二时钟缓冲器，输出板13包括第三时钟缓冲器，第一时钟缓冲器分别与钟振、第二时钟缓冲器以及第三时钟缓冲器连接。图1所示的视频拼接处理器的工作过程如下：首先，钟振产生高速、高频(MHZ级别)且高精度的同源时钟，第一时钟缓冲器将该同源时钟扇出出多路时钟并通过背板分发至各个输出板13和输入板12。然后，输入板12上的第二时钟缓冲器根据接收到的时钟产生图像分割单元所需的时钟，例如图像分割时钟，输入板12上的图像分割单元根据该图像分割时钟对接收到的图像进行图像分割；输出板13上的第三时钟缓冲器根据接收到的时钟产生输出板13所需的时钟，例如图像处理时钟和送显时钟，输出板13上的图像处理单元根据该图像处理时钟对接收到的图像进行处理，输出板13上的送显单元根据该送显时钟向拼接屏送显。可见，为解决视频拼接不同步的问题，主控板11上需要设置专用于产生同源时钟的钟振以及将同源时钟芯片扇出的第一时钟缓冲器，输入板12上需要配套设置第二时钟缓冲器，输出板13上需要配套设置第三时钟缓冲器，显然，会增加视频拼处理器的成本。
有鉴于此，本发明实施例提供了一种视频拼接处理器。图2是本发明实施例提供的一种视频拼接处理器的结构示意图。参见图2，该视频拼接处理器包括：主控板21、输入板23和输出板22；输入板23与输出板22连接；输入板23用于将接收到的图像进行分割；输出板22用于将分割完成的图像进行处理后发送至拼接显示屏。主控板21包括第一可编程逻辑器211，第一可编程逻辑器211用于产生同源脉冲信号。输出板22包括第二可编程逻辑器221，第二可编程逻辑器221与第一可编程逻辑器211连接，第二可编程逻辑器221用于根据同源脉冲信号产生图像处理脉冲信号。输入板23包括第三可编程逻辑器231，第三可编程逻辑器231与第一可编程逻辑器211连接，第三可编程逻辑器231用于根据同源脉冲信号产生图像分割脉冲信号。
其中，第一可编程逻辑器211用于控制各个输入板23和输出板22之间的通信，还复用于产生同源脉冲信号；第二可编程逻辑器221用于将分割完成的图像进行处理并将处理后的图像发送至拼接显示屏，还复用于产生图像处理脉冲信号；第三可编程逻辑器231用于将接收到的图像进行分割，还复用于产生图像分割脉冲信号。具体的，第二可编程逻辑器221可以根据送显脉冲信号将处理后的图像发送至拼接显示屏，送显脉冲信号和图像分割脉冲信号可以相同。
具体的，同源脉冲信号是第一可编程逻辑器211的一个管脚输出的脉冲信号，输出同源脉冲信号的管脚通过背板与输出板22上的第二可编程逻辑器221以及输入板23上的第三可编程逻辑器231连接，即可实现将同源脉冲信号分发到各个输入板23以及输出板22。
需要说明的是，图2仅示例性的示出了该视频拼接处理器包括一个输入板23和两个输出板22，但并非对本申请的限定，在其它实施方式中，本领域技术人员可根据实际情况设置输入板23和输出板22的数量。
示例性的，同一视频拼接处理器中，输入板23和输出板22通过背板连接，主控板21与输入板23以及输出板22均通过背板连接。具体的，第二可编程逻辑器221与第三可编程逻辑器231通过背板连接，第一可编程逻辑器211与第二可编程逻辑器221以及第三可编程逻辑器231通过背板连接。
示例性的，图3是本发明实施例提供的一种视频拼接处理器处理一帧图像的工作流程图。参见图3，首先，第一可编程逻辑器211产生同源脉冲信号，通过背板分发到各个输入板23和输出板22。然后，输入板23上的第三可编程逻辑器231根据同源脉冲信号产生图像分割脉冲信号，并根据图像分割脉冲信号将接收到的图像A进行分割得到第一分割图像A1和第二分割图像A2,将第一分割图像A1和第二分割图像A2分发至两个输出板22；每个输出板22上的第二可编程逻辑器221根据同源脉冲信号产生图像处理脉冲信号，并根据图像处理脉冲信号将分割完成的图像(第一分割图像A1或第二分割图像A2)进行处理，接下来，根据送显脉冲信号将处理完成的图像(A1’或A2’)发送至拼接显示屏。其中，图像处理脉冲信号和送显脉冲信号相同。
需要说明的是，图4仅示例性的示出了第三可编程逻辑器将接收到的图像分割成了两个图像，每个输出板中的第二可编程逻辑器接收到一个分割后的图像，但并非对本申请的限定，本领域技术人员均可根据实际情况设定。
本发明实施例提供的视频拼接处理器，通过在主控板上设置第一可编程逻辑器以产生同源脉冲信号，并将同源脉冲信号分发至输出板和输入板上，以使输出板上的第二可编程逻辑器根据同源脉冲信号产生图像处理脉冲信号，以及输入板上的第三可编程逻辑器根据同源脉冲信号产生图像分割脉冲信号。由于不必在主控板上设置专用于产生时钟的时钟芯片以及在输入板和输出板上设置配套的时钟缓存器，解决视频拼接处理器实现方案复杂、成本高的问题，达到简化方案、降低成本的效果。
在上述技术方案的基础上，可选的，同源脉冲信号的频率范围为1KHZ-1MHZ。
可以理解的是，若同源脉冲信号为低频脉冲信号，相比于高频脉冲信号(例如10MHZ以上的脉冲信号)，其对外界的干扰相对不敏感，因而其对背板走线和印刷电路板的布局要求不高，也不需要精细化管理，使得视频拼接处理器的实现方案相对简单。
图4是本发明实施例提供的一种第二可编程逻辑器的结构示意图。参见图4，可选的，第二可编程逻辑器包括第一分频单元2112和第一倍频单元2111。第一倍频单元2111，用于将同源脉冲信号倍频产生第一计数脉冲信号；第一分频单元2112分别与第一可编程逻辑器以及第一倍频单元2111连接；第一分频单元2112以第一计数脉冲信号为时钟对同源脉冲信号进行分频，得到图像处理脉冲信号。
图5是本发明实施例提供的一种同源脉冲信号、图像处理脉冲信号以及第一计数脉冲信号的时序图。具体的，第一计数脉冲信号是同源脉冲信号的N1倍频，N1为正数，图像处理脉冲信号是同源脉冲信号的N2分频，N2为正数，其中，N1和N2的具体值本领域技术人员可根据实际情况概况设定。
继续参见图4，可选的，第一倍频单元2111包括：第一锁相电路和第一倍频电路；第一锁相电路分别与第一可编程逻辑器以及第一倍频电路连接；第一锁相电路和第一倍频电路用于对同源脉冲信号进行相位锁定处理和倍频处理，获得第一计数脉冲信号。这样设置的好处在于，最终得到的第一计数脉冲信号与同步脉冲信号具有相同的相位，进而使得图像处理脉冲信号与同源脉冲信号具有相同的相位，如此，各个输出板中的图像处理脉冲信号(送显脉冲信号)具有相同的相位，进一步保证各个输出板能够同步送显。
可选的，第二可编程逻辑器还包括抖动滤除单元2113，抖动滤除单元2113分别与第一可编程逻辑器、第一倍频单元2111以及第一分频单元2112连接，用于对同源脉冲信号进行滤波处理。
可以理解的是，同源脉冲信号在通过背板传输至各个输出板和输入板的过程中，可能会由于外界的干扰而产生抖动，将同源脉冲信号经过滤波之后再分频产生图像处理脉冲信号，可以提高图像处理脉冲信号的质量。
示例性的，第二可编程逻辑器为现场可编程门阵列(Field Programmable GateArray，FPGA)，图6是本发明实施例提供的一种FPGA的结构示意图。参见图6，FPGA包含数字锁相环(Davis Putnam Logemann Loveland，DPLL)模块和锁相环(Phase Locked Loop，PLL)模块，DPLL2116模块的第一参考输入端Ref1与第一可编程逻辑器连接，DPLL2116模块的检测端Detector与DPLL2116模块的第一输出端Out1连接，DPLL2116模块的第一输出端Out1与PLL2115模块的第二参考输入端Ref2连接。示例性的，DPLL2116模块和PLL2115模块产生第一计数脉冲信号的工作过程如下：首先，DPLL2116模块的第一参考输入端Ref1接收到KHZ级别的同源脉冲信号后会滤除同源脉冲信号中的抖动，一般这类抖动在纳秒级别，如此，可以提高视频拼接处理器的健壮性。然后，同源脉冲信号由DPLL2116相位锁定后，再倍频到MHZ级别。得到频率为27MHZ的脉冲信号。最后，PLL2115模块将频率为27MHZ的脉冲信号倍频，产生148.5MHz的第一计数脉冲信号。
可选的，第二可编程逻辑器还包括计数器2114，计数器2114与第一倍频单元2111连接，用于根据第一计数脉冲信号计数，获得送显脉冲信号。这样设置的好处在于，可以单独产生一个送显脉冲信号，使得输出板可以灵活调整送显帧率。
在上述技术方案的基础上，可选的，第三可编程逻辑器包括第二分频单元和第二倍频单元。第二倍频单元，用于将同源脉冲信号倍频产生第二计数脉冲信号，第二分频单元分别与第一可编程逻辑器以及第二倍频单元连接；第二分频电路以第二计数脉冲信号为时钟对同源脉冲信号进行分频，得到图像分割脉冲信号。
可选的，第二倍频单元可以包括第二锁相电路和第二倍频电路；第二锁相电路分别与第一可编程逻辑器以及第二倍频电路连接；第二锁相电路和第二倍频电路用于对同源脉冲信号进行相位锁定处理和倍频处理，获得第二计数脉冲信号。这样设置的好处在于，最终得到的第二计数脉冲信号与同步脉冲信号具有相同的相位，进而使得图像分割脉冲信号与同源脉冲信号具有相同的相位。
可选的，第三可编程逻辑器还包括第二抖动滤除单元，第二抖动滤除单元分别与第一可编程逻辑器、第二倍频单元以及第二分频单元连接，用于对同源脉冲信号进行滤波处理。这样设置的好处在于，可以提高图像分割脉冲信号的质量。
在上述技术方案的基础上，可选的，第一可编程逻辑器、第二可编程逻辑器以及第三可编程逻辑器均包括复杂可编程逻辑器件或现场可编程门阵列。
可选的，该视频拼接处理器中的第一可编程逻辑器与其他视频拼接处理器中的输出板的第二可编程逻辑器连接，以及与其他视频拼接处理器中的输入板的第三可编程逻辑器连接。
可以理解的是，同源脉冲信号的频率较低，不易受到外界干扰，因此，可以将该视频拼接处理中的第一可编程逻辑器产生的同源脉冲通过线缆输送至其它视频拼接处理中的第二可编程逻辑器以及第三编程逻辑器，使得该视频拼接处理器中的各板卡以及其它视频拼接处理器中的各板卡之间实现物理时钟同源。
基于同上的发明构思，本发明实施例还提供了一种显示系统，该显示系统包括上述所述的任一种视频拼接处理器，因而该显示系统具备相应的功能和有益效果，这里不再赘述。
基于同上的发明构思，本发明实施例还提供了一种视频拼接方法，图7是本发明实施例提供的一种视频拼接方法的流程图。参见图7，该方法具体包括：
S110、视频拼接处理器的主控板中的第一可编程逻辑器产生同源脉冲信号。
S120、视频拼接处理器的输入板中的第三可编程逻辑器根据同源脉冲信号产生图像分割脉冲信号。
S130、视频拼接处理器的输入板中的第三可编程逻辑器根据图像分割脉冲信号对接收到的图像进行分割处理。
S140、视频拼接处理器的输出板中的第二可编程逻辑器根据同源脉冲信号产生图像处理脉冲信号。
S150、视频拼接处理器的输出板中的第二可编程逻辑器根据图像处理脉冲信号将分割完成的图像进行处理后发送至拼接显示屏。
本发明实施例提供的视频拼接处理器，通过第一可编程逻辑器产生同源脉冲信号，并将同源脉冲信号分发至输出板和输入板上，以使输出板上的第二可编程逻辑器根据同源脉冲信号产生图像处理脉冲信号，以及输入板上的第三可编程逻辑器根据同源脉冲信号产生图像分割脉冲信号。由于不必在主控板上设置专用于产生时钟的时钟芯片以及在输入板和输出板上设置配套的时钟缓存器，解决视频拼接处理器实现方案复杂、成本高的问题，达到简化方案、降低成本的效果。
在上述技术方案的基础上，可选的，第二可编程逻辑器包括第一分频单元和第一倍频单元，第一分频单元分别与第一可编程逻辑器以及第一倍频单元连接，S140具体包括：
S141、第一倍频单元将同源脉冲信号倍频产生第一计数脉冲信号；
S142、第一分频单元以第一计数脉冲信号为时钟对同源脉冲信号进行分频，得到图像处理脉冲信号。
可选的，第一倍频单元包括：第一锁相电路和第一倍频电路，第一锁相电路分别与第一可编程逻辑器以及第一倍频电路连接，S141具体包括：第一锁相电路和第一倍频电路对同源脉冲信号进行相位锁定处理和倍频处理，获得第一计数脉冲信号。
可选的，第二可编程逻辑器还包括计数器，计数器与第一倍频单元连接，S150之前还包括：计数器根据第一计数脉冲信号计数，获得送显脉冲信号。则S150、具体包括：
S151、视频拼接处理器的输出板中的第二可编程逻辑器根据图像处理脉冲信号将分割完成的图像进行处理；
S152、视频拼接处理器的输出板中的第二可编程逻辑器根据送显脉冲信号将处理完成的图像发送至拼接显示屏。
可选的，第二可编程逻辑器还包括抖动滤除单元，抖动滤除单元分别与第一可编程逻辑器、第一倍频单元以及第一分频单元连接，S140之前还包括：抖动滤除单元对同源脉冲信号进行滤波处理。
可选的，第三可编程逻辑器包括第二分频单元和第二倍频单元，第二分频单元分别与第一可编程逻辑器以及第二倍频单元连接；S120具体包括：
S121、第二倍频单元将同源脉冲信号倍频产生第二计数脉冲信号；
S122、第二分频电路以第二计数脉冲信号为时钟对同源脉冲信号进行分频，得到图像分割脉冲信号。
可选的，第二倍频单元包括第二锁相电路和第二倍频电路，第二锁相电路分别与第一可编程逻辑器以及第二倍频电路连接，S121具体包括：第二锁相电路和第二倍频电路对同源脉冲信号进行相位锁定处理和倍频处理，获得第二计数脉冲信号。
可选的，第三可编程逻辑器还包括第二抖动滤除单元，第二抖动滤除单元分别与第一可编程逻辑器、第二倍频单元以及第二分频单元连接，S120之前还包括：第二抖动滤除单元对同源脉冲信号进行滤波处理。
可选的，同源脉冲信号的频率范围为1KHZ-1MHZ。
可选的，第一可编程逻辑器、第二可编程逻辑器以及第三可编程逻辑器均包括复杂可编程逻辑器件或现场可编程门阵列。
本发明实施例提出的视频拼接处理方法与上述实施例提出的视频拼接处理器属于同一发明构思，未在本实施例中详尽描述的技术细节可参见上述实施例，并且本实施例具备视频拼接处理器相同的有益效果。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (11)

1.一种视频拼接处理器，其特征在于，包括主控板、输入板和输出板；
所述输入板与所述输出板连接；所述输入板用于将接收到的图像进行分割；所述输出板用于将分割完成的图像进行处理后发送至拼接显示屏；
所述主控板包括第一可编程逻辑器，所述第一可编程逻辑器用于产生同源脉冲信号；
所述输出板包括第二可编程逻辑器，所述第二可编程逻辑器与所述第一可编程逻辑器连接；所述第二可编程逻辑器用于根据所述同源脉冲信号产生图像处理脉冲信号；
所述输入板包括第三可编程逻辑器，所述第三可编程逻辑器与所述第一可编程逻辑器连接；所述第三可编程逻辑器用于根据所述同源脉冲信号产生图像分割脉冲信号。
2.根据权利要求1所述的视频拼接处理器，其特征在于，所述第二可编程逻辑器包括第一分频单元和第一倍频单元；
所述第一倍频单元，用于将所述同源脉冲信号倍频产生第一计数脉冲信号；
所述第一分频单元分别与所述第一可编程逻辑器以及所述第一倍频单元连接；所述第一分频单元以所述第一计数脉冲信号为时钟对所述同源脉冲信号进行分频，得到图像处理脉冲信号。
3.根据权利要求2所述的视频拼接处理器，其特征在于，所述第一倍频单元包括：第一锁相电路和第一倍频电路；
所述第一锁相电路分别与所述第一可编程逻辑器以及所述第一倍频电路连接；所述第一锁相电路和所述第一倍频电路用于对所述同源脉冲信号进行相位锁定处理和倍频处理，获得第一计数脉冲信号。
4.根据权利要求2所述的视频拼接处理器，其特征在于，所述第二可编程逻辑器还包括计数器；
所述计数器与所述第一倍频单元连接，用于根据所述第一计数脉冲信号计数，获得送显脉冲信号。
5.根据权利要求2所述的视频拼接处理器，其特征在于，所述第二可编程逻辑器还包括抖动滤除单元，所述抖动滤除单元分别与所述第一可编程逻辑器、所述第一倍频单元以及所述第一分频单元连接，用于对所述同源脉冲信号进行滤波处理。
6.根据权利要求1所述的视频拼接处理器，其特征在于，所述第三可编程逻辑器包括第二分频单元和第二倍频单元；
所述第二倍频单元，用于将所述同源脉冲信号倍频产生第二计数脉冲信号；
所述第二分频单元分别与所述第一可编程逻辑器以及所述第二倍频单元连接；所述第二分频电路以所述第二计数脉冲信号为时钟对所述同源脉冲信号进行分频，得到图像分割脉冲信号。
7.根据权利要求1所述的视频拼接处理器，其特征在于，所述同源脉冲信号的频率范围为1KHZ-1MHZ。
8.根据权利要求1所述的视频拼接处理器，其特征在于，所述第一可编程逻辑器、所述第二可编程逻辑器以及所述第三可编程逻辑器均包括复杂可编程逻辑器件或现场可编程门阵列。
9.根据权利要求7所述的视频拼接处理器，其特征在于，该所述视频拼接处理器中的所述第一可编程逻辑器与其他视频拼接处理器中的所述输出板的第二可编程逻辑器连接，以及与其他视频拼接处理器中的所述输入板的第三可编程逻辑器连接。
10.一种显示系统，其特征在于，包括权利要求1-9所述的视频拼接处理器。
11.一种视频拼接处理方法，其特征在于，包括：
视频拼接处理器的主控板中的第一可编程逻辑器产生同源脉冲信号；
视频拼接处理器的输入板中的第三可编程逻辑器根据所述同源脉冲信号产生图像分割脉冲信号；
视频拼接处理器的输入板中的第三可编程逻辑器根据所述图像分割脉冲信号对接收到的图像进行分割处理；
视频拼接处理器的输出板中的第二可编程逻辑器根据所述同源脉冲信号产生图像处理脉冲信号；
视频拼接处理器的输出板中的第二可编程逻辑器根据所述图像处理脉冲信号将分割完成的图像进行处理后发送至拼接显示屏。
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