CN206865611U - 视频拼接处理器 - Google Patents

Abstract

本实用新型实施例公开了一种视频拼接处理器，包括时钟产生器、微控制器，第一图像处理器和第二图像处理器；其中，所述第一图像处理器和所述第二图像处理器均具有多个视频输入通道且均连接所述时钟产生器和所述微控制器，所述第一图像处理器具有至少一个视频输出通道，所述第一图像处理器具有第一数据交互接口，所述第二图像处理器具有第二数据交互接口，以及所述第一数据交互接口连接所述第二数据交互接口。这种视频拼接处理器可以提高视频处理的功能扩展性。

Description

视频拼接处理器

技术领域

本实用新型涉及显示技术领域，尤其涉及一种视频拼接处理器。

背景技术

视频拼接器可以对输入源视频信号根据需求做出拆分、组合、拼接等特定的视频处理，达到理想的播放效果。为了达到处理更多视频源和输出更多输出通道的效果，视频处理核心板的架构搭建就显得尤为重要。

在实现本实用新型过程中，发明人发现现有技术中至少存在如下问题：

例如，现有的一种技术方案为通过多个专用的视频处理芯片作为核心架构的硬件设计方案。这种采用专用处理芯片作为核心处理构架，视频处理功能受限于处理芯片本身，扩展性不强，且无法集成足够强大的性能，因此需要多个不同模块的视频处理芯片来共同完成任务，这种方案并没有降低结构复杂性且功能灵活性不高。

又例如，现有的另一种技术方案为通过一片性能强大的可编辑逻辑器件(例如FPGA)作为核心架构的硬件设计方案。通过一颗高性能的FPGA芯片，可以直接完成六画面四输出的视频处理功能，但其所消耗的资源，例如易失性存储器(RAM)、显示查找表(Look-Up-Table，简称LUT)、数字信号处理(DSP)、引脚(IO)等均是大量的。并且一颗高性能的FPGA芯片，价格也会高出普通的FPGA芯片很多，不利于成本的管控。

实用新型内容

本实用新型实施例提供一种新的视频拼接处理器，以实现在能满足多个视频信号处理任务的前提下有效降低成本的技术效果。

一方面，本实用新型的实施例提供一种视频拼接处理器，包括时钟产生器、微控制器、第一图像处理器和第二图像处理器；其中，所述第一图像处理器和所述第二图像处理器均具有多个视频输入通道且均连接所述时钟产生器和所述微控制器，所述第一图像处理器具有至少一个视频输出通道，所述第一图像处理器具有第一数据交互接口，所述第二图像处理器具有第二数据交互接口，以及所述第一数据交互接口连接所述第二数据交互接口。

另一方面，本实用新型实施例还提供另一种视频拼接处理器，包括时钟产生器、微控制器，还包括：多个可编程逻辑器件，均连接所述时钟产生器和所述微控制器；所述多个可编程逻辑器件具有多个视频输入通道以及至少一个视频输出通道；所述多个可编程逻辑器件之间通过串行器/解串器接口级联。

上述技术方案中的一个技术方案具有如下优点或有益效果：

这种视频拼接处理器，因为采用了多个图像处理器或可编程逻辑器件级联的结构，在微控制器结合下实现对多视频源的视频信息处理任务。视频拼接处理器结构简单，大大提高视频处理的功能扩展性，加大方案设计的灵活性，且更易于实现，可节省开发时间。同时，在确保视频信息处理性能没有降低的基础上可以实现更多画面的叠加，还节约了硬件成本。

附图说明

为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本实用新型第一实施例的视频拼接处理器的结构示意图；

图2为本实用新型第二实施例的视频拼接处理器的结构示意图；

图3为本实用新型第三实施例的视频拼接处理器的结构示意图；

图4为本实用新型第四实施例的视频拼接处理器的结构示意图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

第一实施例

如图1所示，本实施例提供一种视频拼接处理器100，其包括第一图像处理器10、第二图像处理器20、微控制器30和时钟产生器40。

本实施例所采用的微控制器30例如是MCU，其作为整个系统的控制、通信与调度核心，并支持多种通信模式，例如支持USB通信、100M以太网(Ethernet)通信。此外，本实施例的微控制器30外连接有存储器31例如eMMC和/或Flash存储器31，同时可以支持与LCD液晶显示屏连接、实时时钟等；微控制器30能够同时负责程序加载、中断处理、参数配置、人机交互、数据存储等功能。

本实施例的时钟发生器40可例如为时钟芯片，其负责给可编程逻辑器件例如现场可编程门阵列(FPGA)芯片中的系统提供时钟，分别产生FPGA芯片所需的系统时钟、SDI的参考时钟、SerDes通讯参考时钟、输出像素时钟(最高165MHz)等时钟。

具体地，本实施例的所述第一图像处理器10其连接所述时钟产生器40和所述微控制器30。本实施例的所述第一图像处理器10例如包括设置有第一数据交互接口12的第一可编程逻辑器件11，以及连接所述第一可编程逻辑器件11的存储器13。

其中，所述第一可编程逻辑器件11可例如为现有技术中具有一般基础性能的现场可编程门阵列芯片(FPGA)，所述第一可编程逻辑器件11连接的存储器13可例如为易失性存储器，如64bit的DDR3，用于支持第一可编程逻辑器件11的数据缓存。

进一步地，所述第一图像处理器10中的数据传输通道具有例如为：

3个视频输入通道，分别为：视频输入通道1A、视频输入通道1B、视频输入通道1C；

2个视频输出通道，分别为视频输出通道1A、视频输出通道1B；

以及第一数据交互接口12，所述第一数据交互接口12可例如为串行器/解串器(简称SerDes)接口，该SerDes接口是一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术。

3个视频输入通道可支持3个视频源的接入，3个视频源处理后生成3个画面一方面可以通过2个视频输出通道输出，也可以通过第一数据交互接口12发送至其他图像处理器(例如，第二图像处理器20)以进行视频信息共享。每个视频输入通道可例如连接视频解码器(图中未示出)和视频接口，能够支持HDMI、DVI、DP等数据传输。相应地，视频输出通道可例如连接视频编码器(图中未示出)，任一路视频输出通道均可以独立承担3个画面的叠加输出任务。

相应地，本实施例所述第二图像处理器20与所述第一图像处理器10的结构基本相同。具体地，第二图像处理器20连接所述时钟产生器40和所述微控制器30。本实施例的所述第二图像处理器20例如包括设置有所述第二数据交互接口22的第二可编程逻辑器件21，以及连接所述第二可编程逻辑器件21的存储器23。

其中，所述第二可编程逻辑器件21可例如为现有技术中具有一般基础性能的现场可编程门阵列芯片(FPGA)，所述第二可编程逻辑器件21连接的存储器23可例如为易失性存储器，如64bit的DDR3，用于支持第二可编程逻辑器件21的数据缓存。

进一步地，所述第二图像处理器20具有例如为：

3个视频输出通道，分别为：视频输入通道2A、视频输入通道2B、视频输入通道2C；

2个视频输出通道，分别为：视频输出通道2A、视频输出通道2B；

以及第二数据交互接口22。其中，所述第二数据交互接口22可例如为串行器/解串器(简称SerDes)接口，该SerDes接口是一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术。

3个视频输入通道可支持3个视频源的接入，3个视频源处理后生成3个画面一方面可以通过2个视频输出通道输出，也可以通过第二数据交互接口22发送至其他图像处理器(例如，第一图像处理器10)以进行视频信息共享。每个视频输入通道可例如连接视频解码器(图中未示出)和视频接口，能够支持HDMI、DVI、DP等数据传输。相应地，视频输出通道可例如为连接视频编码器(图中未示出)，任一条视频输出通道均可以独立承担3个画面或更多画面的叠加输出任务。

下面介绍第一图像处理器10、第二图像处理器20之间的数据交互流程。

具体地，所述第二数据交互接口22通过信号线与所述第一数据交互接口12连接，第一图像处理器10中处理3个视频源所生成的3画面通过SerDes接口传输至所述第二图像处理器20中、与第二图像处理器20中处理原有3个视频源所生成的3画面一并从视频输出通道2A和/或视频输出通道2B叠加输出6画面，实现在第一可编程逻辑器件12、第二可编程逻辑器件22中将视频信息从所述第一图像处理器10传输至所述第二图像处理器20输出；反之，第二图像处理器20中处理3个视频源所生成的3画面也可以通过SerDes接口传输至所述第一图像处理器10中、与第一图像处理器10中处理原有3个视频源所生成的3画面一并从视频输出通道1A和/或视频输出通道1B叠加输出6画面，实现在第二可编程逻辑器件22、第一可编程逻辑器件12中将视频信息从所述第二图像处理器20传输至所述第一图像处理器10输出。

当然，在其他实施例中，根据选择的FPGA不同，设定的视频输入通道、视频输出通道的个数也不同，可根据实际情况选择合适可行的FPGA。用户也可以根据实际需要对FPGA进行程序编写，使得6个画面可以具有多种排列或组合方式，例如或重叠、或错位、或放大、或缩小、或并列等，满足用户对显示内容丰富性的要求。

如此，本实施例的视频拼接处理器100通过级联两个结构相同的两个FPGA芯片形成视频处理核心、并行处理视频信息。每个FPGA通过存储器提供数据缓存，同时通过SerDes进行视频信息的数据交互，然后各自完成多个视频源的输出。这种视频拼接处理器大大提高视频处理的功能扩展性，加大方案设计的灵活性；而且，两个普通性能的FPGA的成本比一个高性能的FPGA要低得多，且两个普通性能的FPGA并行处理数据已足够满足实际要求，在没有降低处理性能的前提下更多的节约了硬件成本。

第二实施例

如图2所示，本实施例提供一种视频拼接处理器100，其包括第一图像处理器10、第二图像处理器20、第三图像处理器50、微控制器30和时钟产生器40。与第一实施例相比，本实施例的视频拼接处理器结构和性能做了进一步优化。

本实施例所采用的微控制器30例如是MCU，其作为是整个系统的控制、通信与调度核心，并支持多种通信模式，例如支持USB通信、100M以太网(Ethernet)通信。此外，本实施例的微控制器30外连接有存储器31例如eMMC和/或Flash存储器，同时可以支持与LCD液晶显示屏连接、实时时钟等；微控制器30能够同时负责程序加载、中断处理、参数配置、人机交互、数据存储等功能。

本实施例的时钟发生器40可例如为时钟芯片，其负责给可编程逻辑器件例如现场可编程门阵列(FPGA)芯片中的系统提供时钟，分别产生其中FPGA芯片所需的系统时钟、SDI的参考时钟、SerDes通讯参考时钟、输出像素时钟(最高165MHz)等时钟。

具体地，本实施例的所述第一图像处理器10其连接所述时钟产生器40和所述微控制器30。本实施例的所述第一图像处理器10例如包括设置有第一数据交互接口12的第一可编程逻辑器件11，以及连接所述第一可编程逻辑器件11的存储器13。

其中，所述第一可编程逻辑器件11可例如为现有技术中具有一般基础性能的现场可编程门阵列芯片(FPGA)，所述第一可编程逻辑器件11连接的存储器13可例如为易失性存储器，如64bit的DDR3，用于支持第一可编程逻辑器件11的数据缓存。

进一步地，所述第一图像处理器10中具有的数据传输通道例如为：

3个视频输入通道，分别为：视频输入通道1A、视频输入通道1B、视频输入通道1C；

2个视频输出通道，分别为视频输出通道1A、视频输出通道1B；

以及第一数据交互接口12。其中，所述第一数据交互接口12可例如为串行器/解串器(简称SerDes)接口，该SerDes接口是一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术。

3个视频输入通道可支持3个视频源的接入，3个视频源处理后生成3个画面一方面可以通过2个视频输出通道输出，也可以通过第一数据交互接口12发送至其他图像处理器(例如，第二图像处理器20)以进行视频信息共享。每个视频输入通道可例如连接视频解码器(图中未示出)和视频接口，能够支持HDMI、DVI、DP等数据传输。相应地，视频输出通道可例如连接视频编码器(图中未示出)，任一路视频输出通道均可以独立承担3个画面的叠加输出任务。

相应地，本实施例还包括第二图像处理器20连接所述时钟产生器40和所述微控制器30。本实施例的所述第二图像处理器20例如包括设置有所述第二数据交互接口22、第三数据交互接口24的第二可编程逻辑器件21，以及连接所述第二可编程逻辑器件21的存储器23。

其中，所述第二可编程逻辑器件21可例如为现有技术中具有一般基础性能的现场可编程门阵列芯片(FPGA)，所述第二可编程逻辑器件21连接的存储器23可例如为易失性存储器，如64bit的DDR3，用于支持第二可编程逻辑器件21的数据缓存。

进一步地，所述第二图像处理器20的数据传输通道具有例如为：

3个视频输入通道，分别为：视频输入通道2A、视频输入通道2B、视频输入通道2C；

2个视频输出通道，分别为：视频输出通道2A、视频输出通道2B；

以及第二数据交互接口22、第三数据交互接口24。其中，所述第二数据交互接口22、第三数据交互接口24可例如为串行器/解串器(简称SerDes)接口，该SerDes接口是一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术。

3个视频输入通道可支持3个视频源的接入，3个视频源处理后生成3个画面一方面可以通过2个视频输出通道输出，也可以通过第二数据交互接口22发送至第三数据交互接口24通道实现与其他图像处理器(例如，第一图像处理器10、第三图像处理器50)以进行的视频信息共享。每个视频输入通道可例如连接视频解码器(图中未示出)和视频接口，能够支持HDMI、DVI、DP等数据传输。相应地，视频输出通道可例如为连接视频编码器(图中未示出)，任一条视频输出通道均可以独立承担3个画面或更多画面的叠加输出任务。

相应地，本实施例还包括第三图像处理器50。所述第三图像处理器50与所述第一图像处理器10的结构基本相同。具体地，第三图像处理器50连接所述时钟产生器40和所述微控制器30。本实施例的所述第三图像处理器50例如包括设置有所述第四数据交互接口52的第三可编程逻辑器件51，以及连接所述第三可编程逻辑器件51的存储器53。

其中，所述第三可编程逻辑器件51可例如为现有技术中具有一般基础性能的现场可编程门阵列芯片(FPGA)，所述第三可编程逻辑器件51连接的存储器53可例如为易失性存储器，如64bit的DDR3，用于支持第三可编程逻辑器件51的数据缓存。

进一步地，所述第三图像处理器50的数据传输通道具有例如为：

3个视频输出通道，分别为：视频输入通道5A、视频输入通道5B、视频输入通道5C；

2个视频输出通道，分别为：视频输出通道5A、视频输出通道5B；

以及第四数据交互接口52。其中，所述第四数据交互接口52可例如为串行器/解串器(简称SerDes)接口，该SerDes接口是一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术。

3个视频输入通道可支持3个视频源的接入，3个视频源处理后生成3个画面一方面可以通过2个视频输出通道输出，也可以通过第四数据交互接口52发送至其他图像处理器(例如，第二图像处理器20)以进行视频信息共享。每个视频输入通道可例如连接视频解码器(图中未示出)和视频接口，能够支持HDMI、DVI、DP等数据传输。相应地，视频输出通道可例如连接视频编码器(图中未示出)，任一条视频输出通道均可以独立承担3个画面或更多画面的叠加输出任务。

下面介绍第一图像处理器10、第二图像处理器20、第三图像处理器50之间的数据交互流程。

具体地，所述第二数据交互接口22通过信号线与所述第一数据交互接口12连接，第一图像处理器10中的处理3个视频源所生成的3画面通过SerDes接口传输至所述第二图像处理器20中、与第二图像处理器20中处理原有的3个视频源所生成的3画面一并从视频输出通道2A和/或视频输出通道2B叠加输出6画面，实现在第一可编程逻辑器件12、第二可编程逻辑器件22中将视频信息从所述第一图像处理器10传输至所述第二图像处理器20输出；反之，第二图像处理器20中处理3个视频源所生成的3画面也可以通过SerDes接口传输至所述第一图像处理器10中、与第一图像处理器10中处理原有的3个视频源所生成的3画面一并从视频输出通道1A和/或视频输出通道1B叠加输出6画面，实现在第二可编程逻辑器件22、第一可编程逻辑器件12中将视频信息从所述第二图像处理器20传输至所述第一图像处理器10输出。

类似地，所述第四数据交互接口52通过信号线与所述第三数据交互接口24连接，第二图像处理器20中的3个视频源生成的3画面、或者连同第一图像处理器10的3画面一起通过SerDes接口传输至所述第三图像处理器50中、与第三图像处理器20中原有的3个视频源生成3画面，共有9画面，一并从视频输出通道5A和/或视频输出通道5B输出，实现将视频信息从所述第一图像处理器10和/或第二图像处理器20中传输至所述第三图像处理器50中进行输出；反之，第三图像处理器50中的3个视频源生成的3画面也可以通过SerDes接口传输至所述第二图像处理器20中、与第二图像处理器20中原有的6画面(3个画面是第二图像处理器20自身生成、3个画面来自第一图像处理器10输入)一并从视频输出通道2A和/或视频输出通道2B输出，共9画面，实现将视频信息从所述第三图像处理器50传输至所述第二图像处理器20输出。

类似地，第二图像处理器20也可以将获得的6画面(3个画面是第二图像处理器20自身生成、3个画面来自第三图像处理器10输入)通过SerDes接口传输至所述第一图像处理器10，在视频输出通道1A和/或视频输出通道1B输出，共9画面。

当然，在其他实施例中，根据选择的FPGA不同，设定的视频输入通道、视频输出通道的个数也不同，可根据实际情况选择合适可行的FPGA。用户也可以根据实际需要对FPGA进行程序编写，使得9个画面可以具有多种排列或组合方式，例如或重叠、或错位、或放大、或缩小、或并列等，满足用户对显示内容丰富性的要求。

综上所述，本实施例的视频拼接处理器100通过级联三个结构相似或相同的FPGA芯片形成视频处理核心、并行处理视频信息，组成更强大的视频处理架构。每个FPGA通过存储器提供数据缓存，同时通过SerDes进行视频信息的数据交互，然后各自完成多个视频源的输出。这种视频拼接处理器的功能得到进一步扩展和提高；而且，即使三个普通性能的FPGA的成本比一个高性能的FPGA也要低得多，在没有降低处理性能的前提下更多的节约了硬件成本。

第三实施例

如图3所示，本实施例提供一种视频拼接处理器100，可作为第一实施例的替换方案。这种视频拼接处理器100包括第一可编程逻辑器件11、第一可编程逻辑器件21、微控制器30和时钟产生器40。

本实施例所采用的微控制器30例如是MCU，其作为是整个系统的控制、通信与调度核心，并支持多种通信模式，例如支持USB通信、100M以太网(Ethernet)通信。此外，本实施例的微控制器30外连接有包括非挥发存储器31例如eMMC和/Flash存储器，同时可以支持与LCD液晶显示屏连接、实时时钟等，微控制器30能够同时负责程序加载、中断处理、参数配置、人机交互、数据存储等功能。

本实施例的时钟发生器40可例如为时钟芯片，其负责给可编程逻辑器件例如现场可编程门阵列(FPGA)芯片中的系统提供时钟，分别产生其中FPGA芯片所需的系统时钟、SDI的参考时钟、SerDes通讯参考时钟、输出像素时钟(最高165MHz)等时钟。

具体地，本实施例的所述第一可编程逻辑器件11其连接所述时钟产生器40和所述微控制器30。本实施例的所述第一可编程逻辑器件11例如包括有第一数据交互接口12。所述第一可编程逻辑器件11还与一存储器13连接。

其中，所述第一可编程逻辑器件11可例如为现有技术中具有一般基础性能的现场可编程门阵列芯片(FPGA)，所述第一可编程逻辑器件11连接的存储器13可例如为易失性存储器，如64bit的DDR3，用于支持第一可编程逻辑器件11的数据缓存。

进一步地，与所述第一可编程逻辑器件11连接的数据传输通道具有例如为：

6个视频输入通道，分别为：视频输入通道1A、视频输入通道1B、视频输入通道1C、视频输入通道1D、视频输入通道1E、视频输入通道1F；以及第一数据交互接口12。

进一步地，所述第一数据交互接口12可例如为串行器/解串器(简称SerDes)接口，该SerDes接口是一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术。

6个视频输入通道可支持6个不同视频源的接入，6个视频源处理后生成6个画面可以通过第一数据交互接口12实现与其他图像处理器(例如，第二可编程逻辑器件21)的视频信息进行交互后再输出。每个视频输入通道可例如连接视频解码器(图中未示出)和视频接口，能够支持HDMI、DVI、DP等数据传输。

相应地，本实施例所述第二可编程逻辑器件21连接所述时钟产生器40和所述微控制器30。本实施例的所述第二可编程逻辑器件21例如包括有第二数据交互接口22。所述第二可编程逻辑器件21还与一存储器23连接。

其中，所述第二可编程逻辑器件21可例如为现有技术中具有一般基础性能的现场可编程门阵列(FPGA)芯片，所述第二可编程逻辑器件21连接的存储器23可例如为易失性存储器，如64bit的DDR3，用于支持第二可编程逻辑器件21的数据缓存。

进一步地，与所述第一可编程逻辑器件11连接的数据传输通道具有例如为：

4个视频输出通道，分别为：视频输出通道2A、视频输出通道2B、视频输出通道2C、视频输出通道2D；以及第二数据交互接口22。

其中，所述第二数据交互接口22可例如为串行器/解串器(简称SerDes)接口，该SerDes接口是一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术。

4个视频输出通道可支持多个画面输出，第一可编程逻辑器件11处理生成的6个画面可以通过第一数据交互接口11、第二数据交互接口22发送至所述第二可编程逻辑器件21中以I进行视频信息共享，由第二可编程逻辑器件21统一输出。每个视频输出通道可例如为连接视频编码器(图中未示出)，任一条视频输出通道均可以独立承担6个画面或更多画面的叠加输出任务。

当然，在其他实施例中，根据选择的FPGA不同，设定的视频输入通道、视频输出通道的个数也不同，可根据实际情况选择合适可行的FPGA。用户也可以根据实际需要对FPGA进行程序编写，使得6个画面可以具有多种排列或组合方式，例如或重叠、或错位、或放大、或缩小、或并列等，满足用户对显示内容丰富性的要求。

如此，本实施例的视频拼接处理器100通过级联两个FPGA芯片形成视频处理核心、并行处理视频信息。其中一个FPGA负责独立接收并处理不同视频源的视频信息、另一FPGA负责独立将视频信息输出；两个FPGA之间通过SerDes进行视频信息的数据交互。两个普通性能的FPGA的成本比一个高性能的FPGA要低得多，且两个普通性能的FPGA并行处理数据已足够满足实际要求，在没有降低处理性能的前提下更多的节约了硬件成本。

第四实施例

如图4所示，本实施例提供一种视频拼接处理器100，可作为第一实施例的另一替换方案。这种视频拼接处理器100包括第一可编程逻辑器件11、第一可编程逻辑器件21、微控制器30和时钟产生器40。

本实施例所采用的微控制器30例如是MCU，其作为是整个系统的控制、通信与调度核心，并支持多种通信模式，例如支持USB通信、100M以太网(Ethernet)通信。此外，本实施例的微控制器30外连接有包括非挥发存储器31例如eMMC和/Flash存储器，同时可以支持与LCD液晶显示屏连接、实时时钟等，微控制器30能够同时负责程序加载、中断处理、参数配置、人机交互、数据存储等功能。

本实施例的时钟发生器40可例如为时钟芯片，其负责给可编程逻辑器件例如现场可编程门阵列(FPGA)芯片中的系统提供时钟，分别产生其中FPGA芯片所需的系统时钟、SDI的参考时钟、SerDes通讯参考时钟、输出像素时钟(最高165MHz)等时钟。

具体地，本实施例的所述第一可编程逻辑器件11其连接所述时钟产生器40和所述微控制器30。本实施例的所述第一可编程逻辑器件11例如包括有第一数据交互接口12。所述第一可编程逻辑器件11还与一存储器13连接。

其中，所述第一可编程逻辑器件11可例如为现有技术中具有一般基础性能的现场可编程门阵列芯片(FPGA)，所述第一可编程逻辑器件11连接的存储器13可例如为易失性存储器，如64bit的DDR3，用于支持第一可编程逻辑器件11的数据缓存。

进一步地，与所述第一可编程逻辑器件11连接的数据传输通道具有例如为：

6个视频输入通道，分别为：视频输入通道1A、视频输入通道1B、视频输入通道1C、视频输入通道1D、视频输入通道1E、视频输入通道1F；以及第一数据交互接口12。

进一步地，所述第一数据交互接口12可例如为串行器/解串器(简称SerDes)接口，该SerDes接口是一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术。

6个视频输入通道可支持6个不同视频源的接入，6个视频源处理后生成6个画面可以通过第一数据交互接口12实现与其他图像处理器(例如，第二可编程逻辑器件21)的视频信息进行交互后再输出。每个视频输入通道可例如连接视频解码器(图中未示出)和视频接口，能够支持HDMI、DVI、DP等数据传输。

相应地，与所述第二可编程逻辑器件21连接的数据传输通道具有例如为：

6个视频输入通道，分别为视频输入通道2A、视频输入通道2B、视频输入通道2C、视频输入通道2D、视频输入通道2E、视频输入通道2F；

4个视频输出通道，分别为：视频输入通道2A、视频输入通道2B、视频输入通道2C、视频输入通道2D；以及

第二数据交互接口22，其中，所述第二数据交互接口22可例如为串行器/解串器(简称SerDes)接口，该SerDes接口是一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术。

本实施例所述第二可编程逻辑器件21还连接所述时钟产生器40和所述微控制器30。所述第二可编程逻辑器件21还与一存储器23连接。

其中，所述第二可编程逻辑器件21可例如为现有技术中具有一般基础性能的现场可编程门阵列(FPGA)芯片，所述第二可编程逻辑器件21连接的存储器23可例如为易失性存储器，如64bit的DDR3，用于支持第二可编程逻辑器件21的数据缓存。

4个视频输出通道可支持多个画面输出，第一可编程逻辑器件11处理生成的6个画面可以通过第一数据交互接口11、第二数据交互接口22发送至所述第二可编程逻辑器件21中以进行视频信息共享，由第二可编程逻辑器件21统一输出。每个视频输出通道可例如为连接视频编码器(图中未示出)，任一条视频输出通道均可以独立承担6个画面或更多画面的叠加输出任务。

当然，在其他实施例中，根据选择的FPGA不同，设定的视频输入通道、视频输出通道的个数也不同，可根据实际情况选择合适可行的FPGA。用户也可以根据实际需要对FPGA进行程序编写，使得6个画面可以具有多种排列或组合方式，例如或重叠、或错位、或放大、或缩小、或并列等，满足用户对显示内容丰富性的要求。

如此，本实施例的视频拼接处理器100通过级联两个FPGA芯片形成视频处理核心、并行处理视频信息。其中一个FPGA负责独立接收并处理不同视频源的视频信息、另一FPGA负责独立将视频信息输出；两个FPGA之间通过SerDes进行视频信息的数据交互。两个普通性能的FPGA的成本比一个高性能的FPGA要低得多，且两个普通性能的FPGA并行处理数据已足够满足实际要求，在没有降低处理性能的前提下更多的节约了硬件成本。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本实用新型各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。

上述以软件功能单元的形式实现的集成的单元，可以存储在一个计算机可读取存储介质中。上述软件功能单元存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本实用新型各个实施例所述方法的部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，简称ROM)、随机存取存储器(Random Access Memory，简称RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

最后应说明的是：以上实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的精神和范围。

Claims (10)

1.一种视频拼接处理器，其特征在于，包括时钟产生器、微控制器、第一图像处理器和第二图像处理器；

其中，所述第一图像处理器和所述第二图像处理器均具有多个视频输入通道且均连接所述时钟产生器和所述微控制器，所述第一图像处理器具有至少一个视频输出通道，所述第一图像处理器具有第一数据交互接口，所述第二图像处理器具有第二数据交互接口，以及所述第一数据交互接口连接所述第二数据交互接口。

2.根据权利要求1所述的视频拼接处理器，其特征在于，所述第一图像处理器包括：设置有所述第一数据交互接口的第一可编程逻辑器件，以及连接所述第一可编程逻辑器件的存储器；

所述第二图像处理器包括：设置有所述第二数据交互接口的第二可编程逻辑器件，以及连接所述第二可编程逻辑器件的存储器。

3.根据权利要求2所述的视频拼接处理器，其特征在于，所述第一可编程逻辑器件和所述第二可编程逻辑器件均为现场可编程门阵列芯片。

4.根据权利要求1或2或3所述的视频拼接处理器，其特征在于，所述第一数据交互接口和所述第二数据交互接口均为串行器/解串器接口。

5.根据权利要求1所述的视频拼接处理器，其特征在于，所述第二图像处理器具有至少一个视频输出通道。

6.根据权利要求1所述的视频拼接处理器，其特征在于，所述第一图像处理器和所述第二图像处理器具有不同数量的视频输出通道。

7.根据权利要求1所述的视频拼接处理器，其特征在于，所述第一图像处理器和所述第二图像处理器具有相同数量的视频输入通道和相同数量的视频输出通道。

8.根据权利要求1所述的视频拼接处理器，其特征在于，还包括：第三图像处理器，所述第三图像处理器具有多个视频输入通道且具有多个视频输出通道，所述第一图像处理器或所述第二图像处理器具有第三数据交互接口，所述第三图像处理器具有第四数据交互接口，所述第四数据交互接口连接所述第三数据交互接口从而所述第一图像处理器、所述第二图像处理和所述第三图像处理器级联在一起。

9.一种视频拼接处理器，包括时钟产生器、微控制器，其特征在于，还包括：多个可编程逻辑器件，均连接所述时钟产生器和所述微控制器；所述多个可编程逻辑器件具有多个视频输入通道以及至少一个视频输出通道；所述多个可编程逻辑器件之间通过串行器/解串器接口级联。

10.根据权利要求9所述的视频拼接处理器，其特征在于，还包括连接所述微控制器的非易失性存储器；以及，与所述多个可编程逻辑器件分别连接的多个易失性存储器；所述多个可编程逻辑器件均为现场可编程门阵列芯片。