CN112201628A - 一种功率模块封装结构及其制备方法 - Google Patents

一种功率模块封装结构及其制备方法 Download PDF

Info

Publication number
CN112201628A
CN112201628A CN202010857075.7A CN202010857075A CN112201628A CN 112201628 A CN112201628 A CN 112201628A CN 202010857075 A CN202010857075 A CN 202010857075A CN 112201628 A CN112201628 A CN 112201628A
Authority
CN
China
Prior art keywords
electrode
bonding
plate
wire
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010857075.7A
Other languages
English (en)
Inventor
冯加云
方杰
徐凝华
曾雄
贺新强
张浩亮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhuzhou CRRC Times Semiconductor Co Ltd
Original Assignee
Zhuzhou CRRC Times Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhuzhou CRRC Times Semiconductor Co Ltd filed Critical Zhuzhou CRRC Times Semiconductor Co Ltd
Priority to CN202010857075.7A priority Critical patent/CN112201628A/zh
Publication of CN112201628A publication Critical patent/CN112201628A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/48139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Abstract

本发明提供了一种功率模块封装结构及其制备方法，解决了在IGBT模块上进行铜线键合时工艺要求高、工艺实现困难的问题。通过在功率半导体芯片第一表面的第一电极上设置键合板，并在键合板表面连接第一键合线，第一键合线通过键合板将第一电极引出，第一键合线的另一端与衬板连接；在功率半导体芯片第一表面的第二电极上连接第二键合线将第二电极引出，第二键合线的另一端与衬板连接。上述方案有效地解决功率半导体芯片表面铜线的键合问题，提高了键合点的可靠性，减少了键合时对功率半导体芯片的损伤，增加了键合过程的稳定性，有效的解决了在功率半导体芯片表面键合铜线难以实现的问题。

Description

一种功率模块封装结构及其制备方法
技术领域
本发明涉及半导体技术领域，具体涉及一种功率模块封装结构及其制备方法。
背景技术
由于IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)模块具有输入阻抗大，驱动功率小，控制电路简单，开关损耗小，通断速度快，工作频率高等特点，被广泛的应用于交通、新能源等领域。目前，如图1所示，IGBT模块主要是将芯片02焊接在衬板01的表面，并在芯片02的表面键合铝线03引出电极，实现电气互联。随着应用领域对IGBT模块的通流能力以及可靠性的要求越来高，采用铝线对芯片进行互联，越来越不能满足需求，因此推出了铜线键合工艺，即采用铜线替代铝线实现芯片间的互联。相比于铝线，铜线的电阻率更小，功耗小、电通量大、铜-铜键合点耐功率循序的可靠性更强，但在芯片表面进行铜线键合相较于铝线键合，工艺要求更高，工艺实现更为困难。
发明内容
有鉴于此，本发明实施例提供了一种功率模块封装结构及其制备方法，解决了在IGBT模块上进行铜线键合时工艺要求高、工艺实现困难的问题。
本发明一实施例提供的一种功率模块封装结构及其制备方法，包括：衬板，设置在所述衬板上的功率半导体芯片，所述芯片第一表面设置有第一电极和第二电极，所述第一表面远离所述衬板；键合板，设置在所述第一电极的表面；第一键合线，所述第一键合线一端与所述键合板连接，另一端与所述衬板连接；第二键合线，所述第二键合线一端与所述第二电极连接，另一端与所述衬板连接。
在一种实施方式中，所述键合板在所述芯片第一表面上的正投影与所述第二电极不重叠。
在一种实施方式中，所述第一键合线包括铜线和铝线中的至少一种，所述第二键合线包括铝线。
在一种实施方式中，所述衬板包括依次层叠设置的第一金属层、绝缘层和第二金属层，所述芯片还包括设置在所述芯片第二表面的第三电极，所述第二表面与所述第一表面相对，所述第三电极与所述第二金属层连接，所述第一键合线的另一端与所述第二金属层连接，所述第二键合线的另一端与所述第二金属层连接。
在一种实施方式中，所述键合板的形状与所述第一电极的形状相同，所述键合板在所述第一电极上的正投影的各个边缘距离对应的所述第一电极的各个边缘的距离大于0.1mm。
在一种实施方式中，所述第一键合线的尺寸为0.15mm～0.5mm；所述键合板的厚度为0.1mm～3mm。
在一种实施方式中，所述金属板的材料为以下材料中的至少一种：铜、铜合金和钼。
在一种实施方式中，所述键合板与所述芯片的第一表面通过焊料连接；所述衬板与所述芯片的第二表面通过焊料连接。
在一种实施方式中，所述焊料包括以下材料中的至少一种：SAC305，SnSb5和PbSn5Ag2.5；所述焊料的厚度为0.01～0.3mm。
在一种实施方式中，所述第一电极为发射极，所述第二电极为栅极，所述第三电极为集电极。
一种功率模块封装结构的制备方法，所述制备方法包括：提供一设置在衬板上的功率半导体芯片，所述芯片的第一表面设置有第一电极和第二电极，所述第一表面远离所述衬板；在所述第一电极上设置键合板；将第一键合线的一端与所述键合板连接，另一端与所述衬板连接；将第二键合线的一端与所述第二电极连接，另一端与所述衬板连接。
在一种实施方式中，所述键合板的形状与所述第一电极的形状相同，其中所述键合板在所述第一电极上的正投影的各个边缘距离对应的所述第一电极的各个边缘的距离大于0.1mm。
在一种实施方式中，还包括：所述衬板包括依次层叠设置的第一金属层、绝缘层和第二金属层，所述芯片还包括设置在所述芯片第二表面的第三电极，所述第二表面与所述第一表面相对，将所述第三电极与所述第二金属层连接，将所述第一键合线的另一端与所述第二金属层连接，将所述第二键合线的另一端与所述第二金属层连接。
在一种实施方式中，在所述第一电极上设置键合板包括：将所述键合板焊接或烧结在所述第一电极的表面；提供一设置在衬板上的功率半导体芯片包括：将所述衬板焊接或烧结在远离所述芯片第一表面的一面上。
本发明实施例提供的一种功率模块封装结构及其制备方法，所述功率模块封装结构包括衬板和设置在衬板上的功率半导体芯片，功率半导体芯片包括设置在芯片第一表面的第一电极和第二电极，第一表面远离衬板一侧，第一电极的表面设置有键合板，第一键合线的一端与键合板连接，另一端与衬板连接，第一键合线通过键合板将第一电极引出；第二电极的表面直接键合有第二键合线，第二键合线的另一端与衬板连接，第二键合线将第二电极引出。上述方案有效地解决功率半导体器件表面铜线的键合问题，提高了键合点的可靠性，减少了键合时对功率半导体器件的损伤，增加了键合过程的稳定性，有效的解决了在功率半导体器件表面键合铜线难以实现的问题。
附图说明
图1所示为现有技术中的一种功率模块封装结构的结构示意图。
图2所示为本发明一实施例提供的一种功率模块封装结构的结构示意图。
图3所示为本发明一实施例提供的一种功率模块封装结构的结构示意图。
图3a所示为本发明另一实施例提供的一种功率模块封装结构的结构示意图。
图3b所示为本发明另一实施例提供的一种功率模块封装结构的结构示意图。
图3c所示为本发明另一实施例提供的一种功率模块封装结构的结构示意图。
图4所示为本发明一实施例提供的一种功率模块封装结构的制备方法的流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
基于现有技术存在的在芯片表面进行铜线键合时容易对芯片造成损伤，且键合工艺要求高，工艺实现困难的问题，可以在门极和发射极的表面通过焊料焊连门极金属块和发射极金属块，发射极金属块与铜线键合，铜线通过发射极金属块将发射极引出，门极金属块与铜线键合，铜线通过门极金属块将门极引出。但是此方法会增加门极贴片组装及焊接困难等问题，同时容易导致门极和发射极短接的风险。针对上述问题，本发明在功率半导体芯片的第一电极表面设置有键合板，第一键合线键合在键合板上，第一键合线通过键合板第一电极引出，第二电极表面不设置有键合板，第二键合线直接键合在第二电极上，第二键合线将第二电极引出。
具体地，如图2所示：该功率模块封装结构包括衬板04和功率半导体芯片5。功率半导体芯片5设置在衬板04上，其中功率半导体芯片5包括第一电极10和第二电极12，第一电极10和第二电极12设置在功率半导体芯片5的第一表面，第一表面为功率半导体器件5远离衬板04的一侧，其中第一电极10和第二电极12之间设置有隔离层11。第一电极10的表面设置有键合板7，键合板7和功率半导体芯片5之间设置有第一连接层6，键合板7远离功率半导体芯片5的表面连接有第一键合线8，第一键合线8的一端与键合板7连接，第一键合线8通过键合板7将第一电极10引出，第一键合线8的另一端与衬板04连接；第二电极12的表面连接第二键合线9，第二键合线9将第二电极12引出，第二键合线9的另一端与衬板04连接。功率半导体芯片5可以为IGBT，第一电极10可以为IGBT的发射极，第一键合线8通过键合板7将发射极引出，第一电极10的类型是可以进行选择的，本发明对第一电极10的类型不做限定；第二电极12可以为IGBT的栅极，第二键合线9直接与栅极联通将栅极引出，第二电极12的类型是可以进行选择的，本发明对第二电极12的类型不做限定。在第一电极10的上表面连接键合板7，再在键合板7上连接第一键合线8，在第二电极12的上表面连接第二键合线9，相对于现有的直接在功率半导体芯片5上直接键合铜线的方案相比，键合板7能够起到一定的缓冲作用，可有效地解决功率半导体芯片5表面铜线键合问题，提高了键合点的可靠性，减少了键合时对功率半导体芯片5的损伤，增加了键合过程的稳定性，因此有效的解决了在功率半导体芯片5表面键合铜线难以实现的问题，使用铜线进行键合可以在生产中替代铝线键合，提高了功率模块的流通能力及可靠性，并且可用于量产。
可以理解，键合板7可以为金属材质，可选的，键合板7可以为以下材质中的一种或多种：铜、铜合金和钼。键合板7的材质是可以根据实际的需求进行选择的，本发明对键合板7的具体材质不做限定。
还可以理解，键合板7的厚度为0.1mm～3mm。键合板7的厚度是可以根据实际的产品需求进行选择的，本发明对键合板7的具体厚度不做限定。
还可以理解，第一键合线8可以为金属材质，可选地，第一键合线8的材质可以为铜或铝中的至少一种。第一键合线8的材质是可以根据实际的需求进行选择的，本发明对第一键合线8的具体材质不做限定。
还可以理解，第一键合线8的尺寸为0.15mm～0.5mm。第一键合线8的尺寸是可以根据实际的产品需求进行选择的，本发明对第一键合线8的尺寸不做限定。
图3所示为本发明另一实施例提供的一种功率模块封装结构的结构示意图。
如图3所示，键合板7在功率半导体芯片5的第一表面上的正投影与第二电极12不重合，换言之，第二电极12的表面不设置有键合板7。由于第二电极12的表面不设置有键合板7，第二键合线9可以直接与第二电极12连接，第二键合线9将第二电极12引出。图3-图3c为本发明一实施例提供的一种功率模块封装结构的结构示意图，图3-图3c示意出了第二电极12、第一电极10和键合板7之间的位置关系，衬板04未在图中示出。第二电极12的位置可以位于功率半导体芯片5第一表面的一角(如图3和图3a所示)，第二电极12的位置还可以位于功率半导体芯片5第一表面的一边(如图3c所示)，第二电极12的位置还可以位于功率半导体芯片5第一表面的中心(如图3b所示)。第二电极12在第一表面上的位置是可以选择的，本发明对第二电极12在第一表面的位置不做限定。
可以理解，第二键合线9可以为金属材质，可选的，第二键合线9可以为铝。在第二电极12上键合铝线，工艺简单易于实现。第二键合线9的具体材质可以根据实际的产品需求进行选择，本发明对第二键合线9的具体材质不做限定。
本发明一实施例中，衬板04设置在功率半导体芯片5的第二表面的一侧，其中功率半导体芯片5的第一表面和第二表面相对设置，具体地，功率半导体芯片5的第一表面可以为顶面，功率半导体芯片5的第二表面可以为底面。衬板04包括依次层叠设置的第一金属层1、绝缘层2和第二金属层3，其中所述第二金属层3与所述功率半导体芯片5连接，第二金属层3和功率半导体芯片5之间设置有第二连接层4。其中第一键合线8的一端与键合板7连接，另一端与衬板04的第二金属层3连接。功率半导体芯片5包括第三电极(图中未示出)，第三电极和第二金属层3连接。第二金属层3包括第一电极金属层31、第二电极金属层33和第三电极金属层32，其中第一键合线8的另一端与第一电极金属层31连接，第二键合线9的另一端与第二电极金属层33连接，第三电极与第三电极金属层32连接。功率半导体芯片5可以为IGBT，第三电极可以为IGBT的集电极。第三电极的类型是可以进行选择的，本发明对第三电极的类型不做限定。
可以理解，第一金属层1的材质可以为铜，第一金属层1的材质可以根据实际的产品需求进行选择，本发明对第一金属层1的具体材质不做限定。
还可以理解，第二金属层3的材质可以为铜，第二金属层3的材质可以根据实际的产品需求进行选择，本发明对第二金属层3的具体材质不做限定。
还可以理解，绝缘层2的材质可以为陶瓷，绝缘层2的具体材质可以根据实际的产品需求进行选择，本发明对绝缘层2的具体材质不做限定。
本发明一实施例中，键合板7的形状与功率半导体芯片5第一电极10的形状相同，其中键合板7在第一电极10表面上的正投影的各个边缘距离对应的功率半导体芯片5第一电极10的各个边缘的距离大于0.1mm。例如：如图3所示，功率半导体芯片5第一电极10的形状为第一多边形，此时键合板7为第二多变形，第一多边形的长大于第二多变形的长，第一多变形的宽大于第二多边形的宽。键合板7的长边在功率半导体芯片5第一电极10上的投影距离第一电极10的长边为L1，键合板7的宽边在功率半导体芯片5第一电极10上的投影距离第一电极10的宽边为L2，那么L1大于0.1mm，L2大于0.1mm。键合板7的形状和大小可根据第一电极10的形状和大小进行变动。将键合板7在第一电极10上的正投影的各个边缘距离对应的第一电极10的各个边缘的距离设置为大于0.1mm，可以保证键合板7与第一电极10连接后位于功率半导体芯片5的场环13的内部。
本发明一实施例中，键合板7与芯片5的第一表面通过焊料连接；衬板04与芯片5的第二表面通过焊料连接，具体地，第二金属层3与芯片5的第二表面通过焊料连接。键合板7和功率半导体芯片5之间的第一连接层6可以为第一焊接层，第二金属层3和功率半导体芯片5之间设置的第二连接层4可以为第二焊接层。
可以理解，焊料包括以下材料中的至少一种：SAC305，SnSb5和PbSn5Ag2.5；SAC305为含有96.5％的锡、3％的银和0.5％的铜的一种焊料，SnSb5为含有95％的锡5％的锑的一种焊料，PbSn5Ag2.5为含有92.5％的铅、5％的锡和2.5％的银的一种焊料。焊料的种类可以根据实际的产品需求进行选择，本发明对焊料的种类不做限定。
还可以理解，焊料的厚度可以为0.01～0.3mm。焊料的厚度是可以根据产品的实际需求进行选择的，本发明对焊料的厚度不做限定。
图4所示为本发明一实施例提供的一种功率模块封装结构的制备方法的流程图。
如图4所示，功率模块封装结构的制备方法包括：
步骤001:提供一设置在衬板04上的功率半导体芯片5，该功率半导体芯片5的第一表面设置有第一电极10和第二电极12，第一表面远离衬板04。
步骤002：在功率半导体芯片5的第一电极10上设置键合板7。衬板04设置在功率半导体芯片5的第二表面，其中第一表面和第二表面相对设置。在功率半导体芯片5的第二表面一侧设置衬板04、在功率半导体芯片5的第一电极10上设置键合板7这两个步骤可以是一次完成的，也可分两次完成。当分两次完成时，例如先将功率半导体芯片5的第二表面一侧连接在衬板04上之后，再在功率半导体芯片5的第一电极10的表面连接键合板7，功率半导体芯片5与衬板04的连接、功率半导体芯片5与键合板7的连接的顺序是可以选择的，本发明对功率半导体芯片5与衬板04的连接，功率半导体芯片5与键合板7的连接的顺序不做限定。
功率半导体芯片5具有双面可焊接特性，功率半导体芯片5与衬板04、功率半导体芯片5与键合板7的连接方式可以采用焊接或者烧结等。例如：在第一电极10上设置键合板包括将键合板7焊接或烧结在第一电极10的表面；在芯片5的第二表面一侧设置衬板04包括将衬板04焊接或烧结在芯片5的第二表面一侧。采用焊接的方式进行连接时，焊料的种类可以采用锡膏或焊片，采用锡膏的方式进行焊接时，首先可以直接将键合板7贴附在功率半导体芯片5的正面；采用焊片方式进行焊接时，可先在键合板7和功率半导体芯片5之间点注少量助焊剂或挥发性胶水，或者采用工装对键合板7和功率半导体芯片5进行定位。为了焊接后，焊料或键合板7不与功率半导体芯片5的场环13以及第二电极12相连，设置键合板的形状与芯片5第一电极10的形状相同，键合板7在芯片5第一电极10上的正投影的各个边缘距离对应的芯片5第一电极10的各个边缘的距离大于0.1mm，以保证焊接后键合板7位于功率半导体芯片5的场环13的内部。
可以理解，采用烧结的方式进行连接时，可采用银烧结的方式进行连接。具体的烧结方式是可以根据实际的产品需求进行选择的，本发明对具体的烧结方式不做限定。
步骤003:将第一键合线8的一端键合在键合板7上，另一端与衬板04连接。第一键合线8通过键合板7将第一电极10引出。在键合板7片上进行第一键合线8的键合时，由于功率半导体芯片5的表面设有键合板7和焊料，键合板7和焊料能够起到一定的缓冲作用，在第一键合线8键合的过程中不会造成功率半导体芯片5的损伤，因此可以有效提高功率半导体芯片5表面的键合稳定性，提高了键合点的可靠性，减少了键合时对功率半导体芯片5的损伤，并且可用于批量生产。衬板04包括依次层叠设置的第一金属层1、绝缘层2和第二金属层3，第二金属层3与所述芯片5连接，第一键合线8的一端键合在键合板7上，第一键合线8的另一端键合在所述第二金属层3上。
步骤004:将第二键合线9的一端键合在第二电极12上，另一端与衬板04连接。第二键合线9将第二电极12引出。第二键合线9的上表面未设置键合板7，第二键合线9直接与第二电极12键合，将第二电极12引出。可以理解，步骤003和步骤004的先后顺序可以调动，本发明对第一键合线8的键合和第二键合线9的键合的先后顺序不做限定。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换等，均应包含在本发明的保护范围之内。

Claims (14)

1.一种功率模块封装结构，其特征在于，包括：
衬板，
设置在所述衬板上的功率半导体芯片，所述芯片第一表面设置有第一电极和第二电极，所述第一表面远离所述衬板；
键合板，设置在所述第一电极的表面；
第一键合线，所述第一键合线一端与所述键合板连接，另一端与所述衬板连接；
第二键合线，所述第二键合线一端与所述第二电极连接，另一端与所述衬板连接。
2.根据权利要求1所述的功率模块封装结构，其特征在于，所述键合板在所述芯片第一表面上的正投影与所述第二电极不重叠。
3.根据权利要求1所述的功率模块封装结构，其特征在于，所述第一键合线包括铜线和铝线中的至少一种，所述第二键合线包括铝线。
4.根据权利要求1所述的功率模块封装结构，其特征在于，所述衬板包括依次层叠设置的第一金属层、绝缘层和第二金属层，所述芯片还包括设置在所述芯片第二表面的第三电极，所述第二表面与所述第一表面相对，所述第三电极与所述第二金属层连接，所述第一键合线的另一端与所述第二金属层连接，所述第二键合线的另一端与所述第二金属层连接。
5.根据权利要求1所述的功率模块封装结构，其特征在于，所述键合板的形状与所述第一电极的形状相同，所述键合板在所述第一电极上的正投影的各个边缘距离对应的所述第一电极的各个边缘的距离大于0.1mm。
6.根据权利要求1所述的功率模块封装结构，其特征在于，所述第一键合线的尺寸为0.15mm～0.5mm；
所述键合板的厚度为0.1mm～3mm。
7.根据权利要求1所述的功率模块封装结构，其特征在于，所述金属板的材料为以下材料中的至少一种：铜、铜合金和钼。
8.根据权利要求1所述的功率模块封装结构，其特征在于，所述键合板与所述芯片的第一表面通过焊料连接；
所述衬板与所述芯片的第二表面通过焊料连接。
9.根据权利要求8所述的功率模块封装结构，其特征在于，所述焊料包括以下材料中的至少一种：SAC305，SnSb5和PbSn5Ag2.5；
所述焊料的厚度为0.01mm～0.3mm。
10.根据权利要求4所述的功率模块封装结构，其特征在于，所述第一电极为发射极，所述第二电极为栅极，所述第三电极为集电极。
11.一种功率模块封装结构的制备方法，其特征在于，所述制备方法包括：
提供一设置在衬板上的功率半导体芯片，所述芯片的第一表面设置有第一电极和第二电极，所述第一表面远离所述衬板；
在所述第一电极上设置键合板；
将第一键合线的一端与所述键合板连接，另一端与所述衬板连接；
将第二键合线的一端与所述第二电极连接，另一端与所述衬板连接。
12.根据权利要求11所述的制备方法，其特征在于，所述键合板的形状与所述第一电极的形状相同，其中所述键合板在所述第一电极上的正投影的各个边缘距离对应的所述第一电极的各个边缘的距离大于0.1mm。
13.根据权利要求11所述的制备方法，其特征在于，还包括：所述衬板包括依次层叠设置的第一金属层、绝缘层和第二金属层；
所述芯片还包括设置在所述芯片第二表面的第三电极，所述第二表面与所述第一表面相对，将所述第三电极与所述第二金属层连接，将所述第一键合线的另一端与所述第二金属层连接，将所述第二键合线的另一端与所述第二金属层连接。
14.根据权利要求11所述的制备方法，其特征在于，在所述第一电极上设置键合板包括：将所述键合板焊接或烧结在所述第一电极的表面；
提供一设置在衬板上的功率半导体芯片包括：将所述衬板焊接或烧结在远离所述芯片第一表面的一面上。
CN202010857075.7A 2020-08-24 2020-08-24 一种功率模块封装结构及其制备方法 Pending CN112201628A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010857075.7A CN112201628A (zh) 2020-08-24 2020-08-24 一种功率模块封装结构及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010857075.7A CN112201628A (zh) 2020-08-24 2020-08-24 一种功率模块封装结构及其制备方法

Publications (1)

Publication Number Publication Date
CN112201628A true CN112201628A (zh) 2021-01-08

Family

ID=74004888

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010857075.7A Pending CN112201628A (zh) 2020-08-24 2020-08-24 一种功率模块封装结构及其制备方法

Country Status (1)

Country Link
CN (1) CN112201628A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113053850A (zh) * 2021-03-16 2021-06-29 苏州悉智科技有限公司 功率模块封装结构
CN113257691A (zh) * 2021-04-23 2021-08-13 天津工业大学 一种降低热应力的功率模块引线互连方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011171395A (ja) * 2010-02-16 2011-09-01 Toshiba Corp 半導体装置
CN102254886A (zh) * 2011-08-04 2011-11-23 株洲南车时代电气股份有限公司 一种免引线键合igbt模块
CN102468285A (zh) * 2010-11-02 2012-05-23 三星电机株式会社 使用烧结晶片贴附的功率模块及其制造方法
CN104821282A (zh) * 2014-01-30 2015-08-05 株式会社日立功率半导体 功率半导体组件
CN104900546A (zh) * 2015-05-04 2015-09-09 嘉兴斯达半导体股份有限公司 一种功率模块的封装结构
CN105190858A (zh) * 2013-04-25 2015-12-23 富士电机株式会社 半导体装置及半导体装置的制造方法
CN106575628A (zh) * 2014-10-20 2017-04-19 三菱电机株式会社 功率模块
CN107210241A (zh) * 2015-03-10 2017-09-26 三菱电机株式会社 功率半导体装置
CN109075086A (zh) * 2016-04-19 2018-12-21 罗姆股份有限公司 半导体装置、功率模块及其制造方法
CN110718470A (zh) * 2019-09-03 2020-01-21 浙江固驰电子有限公司 一种高可靠性低结构应力的铝基板铝线键合工艺

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011171395A (ja) * 2010-02-16 2011-09-01 Toshiba Corp 半導体装置
CN102468285A (zh) * 2010-11-02 2012-05-23 三星电机株式会社 使用烧结晶片贴附的功率模块及其制造方法
CN102254886A (zh) * 2011-08-04 2011-11-23 株洲南车时代电气股份有限公司 一种免引线键合igbt模块
CN105190858A (zh) * 2013-04-25 2015-12-23 富士电机株式会社 半导体装置及半导体装置的制造方法
CN104821282A (zh) * 2014-01-30 2015-08-05 株式会社日立功率半导体 功率半导体组件
CN106575628A (zh) * 2014-10-20 2017-04-19 三菱电机株式会社 功率模块
CN107210241A (zh) * 2015-03-10 2017-09-26 三菱电机株式会社 功率半导体装置
CN104900546A (zh) * 2015-05-04 2015-09-09 嘉兴斯达半导体股份有限公司 一种功率模块的封装结构
CN109075086A (zh) * 2016-04-19 2018-12-21 罗姆股份有限公司 半导体装置、功率模块及其制造方法
CN110718470A (zh) * 2019-09-03 2020-01-21 浙江固驰电子有限公司 一种高可靠性低结构应力的铝基板铝线键合工艺

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113053850A (zh) * 2021-03-16 2021-06-29 苏州悉智科技有限公司 功率模块封装结构
CN113257691A (zh) * 2021-04-23 2021-08-13 天津工业大学 一种降低热应力的功率模块引线互连方法
CN113257691B (zh) * 2021-04-23 2024-01-02 天津工业大学 一种降低热应力的功率模块引线互连方法

Similar Documents

Publication Publication Date Title
JP4438489B2 (ja) 半導体装置
US9184117B2 (en) Stacked dual-chip packaging structure and preparation method thereof
US20070085201A1 (en) Power semiconductor device in lead frame technology with a vertical current path
CN101373932B (zh) 微型表面贴装单相全波桥式整流器及其制造方法
TW200522328A (en) Semiconductor device and manufacturing method thereof
KR20170086828A (ko) 메탈범프를 이용한 클립 본딩 반도체 칩 패키지
JP2007059860A (ja) 半導体パッケージ及び半導体モジュール
JP6854810B2 (ja) 半導体装置
CN112201628A (zh) 一种功率模块封装结构及其制备方法
JP2019186326A (ja) 半導体装置およびその製造方法
KR20180054463A (ko) 상이한 용융 온도를 갖는 인터커넥션들을 가진 패키지
KR101644913B1 (ko) 초음파 용접을 이용한 반도체 패키지 및 제조 방법
WO2021208006A1 (zh) 封装结构、电动车辆和电子装置
JP6787118B2 (ja) 半導体装置、電力変換装置、リードフレーム、および半導体装置の製造方法
JP2009071033A (ja) 半導体装置及びその製造方法
CN206789535U (zh) 一种电力电子器件的扇出型封装结构
CN217933787U (zh) 一种大功率整流器件
JP2009224529A (ja) 半導体装置およびその製造方法
EP2840607A1 (en) Semiconductor module
CN111354709A (zh) 半导体装置及其制造方法
CN117038660A (zh) 栅极电阻驱动结构、其制造方法及功率半导体模块
CN115050656B (zh) 一种集成续流二极管的氮化镓功率器件以及封装方法
US9362221B2 (en) Surface mountable power components
CN214797383U (zh) 双面水冷式功率模块
CN211238226U (zh) 功率半导体封装器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20210108

RJ01 Rejection of invention patent application after publication