CN112151610A - 半导体元件及其制备方法 - Google Patents

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Abstract

本公开提供一种半导体元件及其制备方法。该半导体元件包含：一基底、位在该基底中的一控制结构、位在该控制结构的二侧壁上的多个第一间隙子、位在所述多个第一间隙子的侧壁上的多个第二间隙子以及位在该基底中的一第一掺杂区。该第一掺杂区具有一轻度掺杂区、一中度掺杂区以及一重度掺杂区。该第一掺杂区的该轻度掺杂区顶抵该控制结构的一边缘。该第一掺杂区的该中度掺杂区顶抵该第一掺杂区的该轻度掺杂区。该第一掺杂区的该中度掺杂区围绕该第一掺杂区的该重度掺杂区设置。

Description

半导体元件及其制备方法
技术领域
本公开主张2019/06/27申请的美国正式申请案第16/455,008号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本公开涉及一种半导体元件及其制备方法。特别涉及一种具有反热电子效应能力的半导体元件以及具有反热电子效应能力的该半导体元件的制备方法。
背景技术
半导体元件是使用在不同的电子应用中，例如个人电脑、移动电话、数码相机，以及其他电子设备。半导体元件的尺寸持续地等比例缩小，以符合运算力(computingability)的需求。然而，例如热电子效应的问题的变异是出现在在等比例缩小工艺期间。因此，在达到改善品质、良率以及可靠度上仍具有挑战性。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开的一实施例提供一种半导体元件。该半导体元件包括一基底；一控制结构，位在该基底中；多个第一间隙子，位在该控制结构的两侧壁上；多个第二间隙子，位在所述多个第一间隙子的侧壁上；以及一第一掺杂区，位在该基底中；其中该第一掺杂区具有一轻度掺杂区、一中度掺杂区以及一重度掺杂区，该第一掺杂区的该轻度掺杂区顶抵该控制结构的一边缘，该第一掺杂区的该中度掺杂区顶抵该第一掺杂区的该轻度掺杂区，该第一掺杂区的该中度掺杂区围绕该第一掺杂区的该重度掺杂区设置。
本公开的另一实施例提供一种半导体元件。该半导体元件包括一基底；一控制结构，位在该基底中；多个第一间隙子，位在该控制结构的两侧壁上；多个第二间隙子，位在所述多个第一间隙子的侧壁上；以及多个第一掺杂区，位在该基底中；其中所述多个第一掺杂区的至少一者具有一轻度掺杂区、一中度掺杂区以及一重度掺杂区，所述多个第一掺杂区的所述多个轻度掺杂区交替地顶抵该控制结构的一边缘，所述多个第一掺杂区的所述多个中度掺杂区对应地分别顶抵所述多个第一掺杂区的所述多个轻度掺杂区，所述多个第一掺杂区的所述多个中度掺杂区对应地分别围绕所述多个第一掺杂区的所述多个重度掺杂区设置。
本公开的另一实施例提供一种半导体元件的制备方法。该制备方法的步骤包括：提供一基底；在该基底上形成一控制结构；在该基底中形成一第一轻度掺杂区以及一第二轻度掺杂区，其中该第一轻度掺杂区与该第二轻度掺杂区分开设置；形成多个第一间隙子以连接到该控制结构的两侧壁上；在该基底中形成一第一中度掺杂区以及一第二中度掺杂区，其中该第一中度掺杂区与该第二中度掺杂区分开设置；形成多个第二间隙子以连接到所述多个第一间隙子的侧壁；以及在该基底中形成一第一重度掺杂区以及一第二重度掺杂区，其中该第一重度掺杂区与该第二重度掺杂区分开设置。
由于该半导体元件的设计，可能减轻在半导体元件中的热电子效应(hotelectron effect)，并降低制造半导体元件的复杂度以及成本。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的保护范围标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离相关申请文件的保护范围所界定的本公开的构思和范围。
附图说明
参阅实施方式与相关申请文件合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
图1及图5到图9为依据本公开一些实施例的多个半导体元件的剖视示意图。
图2到图4及图10为依据本公开一些实施例的所述多个半导体元件的顶视示意图。
图11为依据本公开一些实施例的一种半导体元件的制备方法的流程示意图。
图12到图20为依据本公开一些实施例的制备一种半导体元件的流程的剖视示意图。
附图标记说明：
100 基底
101 隔离结构
102 控制结构
103 第一间隙子
104 第二间隙子
105 第一掺杂区
106 第二掺杂区
107 隔离层
108 中间层
109 顶层
110 轻度掺杂区
111 中度掺杂区
112 重度掺杂区
113 轻度掺杂区
114 中度掺杂区
115 重度掺杂区
C1 掺杂剂浓度
C2 掺杂剂浓度
C3 掺杂剂浓度
D1 深度
D2 深度
D3 深度
L1 长度
L2 长度
L3 长度
S02 步骤
S04 步骤
S06 步骤
S08 步骤
S10 步骤
S12 步骤
S14 步骤
S16 步骤
S18 步骤
S20 步骤
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由相关申请文件的保护范围定义。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
需注意的是，在本公开的描述中，上方(above)(或之上(up))是对应Z方向箭头的该方向，而下方(below)(或之下(down))是对应Z方向箭头的相对方向。
在本公开中，一半导体元件通常意指可通过利用半导体特性(semiconductorcharacteristics)运行的一元件，而一光电元件(electro-optic device)、一发光显示元件(light-emitting display device)、一半导体线路(semiconductor circuit)以及一电子元件(electronic device)，是均包括在半导体元件的范围中。
本公开是描述一半导体元件以及该半导体元件的制备方法。
请参考图1及图2，举例来说，一半导体元件具有一基底100、多个隔离结构(isolating structures)101、一控制结构102、多个第一间隙子103、多个第二间隙子104、一第一掺杂区(first doped region)105以及一第二掺杂区106。
请参考图1及图2，举例来说，基底100由硅、掺杂硅、硅锗(silicon germanium)、绝缘体上覆硅(silicon on insulator)、蓝宝石上覆硅(silicon on sapphire)、绝缘体上硅锗(silicon germanium on insulator)、碳化硅(silicon carbide)、锗、砷化镓(galliumarsenide)、磷化镓(gallium phosphide)、磷砷化镓(gallium arsenide phosphide)、磷化铟(indium phosphide)、磷化铟镓(indium gallium phosphide)或任何其他IV-IV族、III-V族或II-VI族半导体材料所制。在所述的实施例中，基底100由掺杂硅所制，其是掺杂有硼(boron)。或者是，在其他实施例中，基底100由绝缘体上覆硅所制，而绝缘体上覆硅的基底100是可减轻寄生电容问题，并减少半导体元件的漏电流(leakage currents)。
请参考图1，多个隔离结构101(图2中未示)是可配置在基底100中，并相互分开设置。所述多个隔离结构101界定出半导体元件的一主动区(active region)。举例来说，所述多个隔离结构100由一隔离材料所制，例如氧化硅、氮化硅、氮氧化硅、氧化氮化硅、掺氟硅化物或其类似物。在所述的实施例中，所述多个隔离结构101由氧化硅所制。
请参考图1及图2，控制结构102可配置在基底100上，并可配置在由所述多个隔离结构101所界定出的主动区中。在所述的实施例中，控制结构102配置在基底100上。控制结构100可具有一隔离层(insulating layer)107、一中间层108以及一顶层109。隔离层107可配置在基底100上。在所述的实施例中，隔离层107配置在基底100上。举例来说，隔离层107由氧化硅、氮氧化硅、氧化氮化硅、氮化硅或其类似物所制。在所述的实施例中，隔离层107由氧化硅所制。中间层108可配置在隔离层107上。在所述的实施例中，中间层108配置在隔离层107上，并相对基底100设置。举例来说，中间层108由多晶硅所制。在所述的实施例中，中间层108由掺杂有磷(phosphorus)的多晶硅所制。顶层109可配置在中间层108上。在所述的实施例中，顶层109配置在中间层108上，并相对具有夹置在其间的中间层108的隔离层107设置。举例来说，顶层109由一金属硅化物所制，例如硅化镍(nickel silicide)、硅化铂(platinum silicide)、硅化钛(titanium silicide)、硅化钼(molybdenum silicide)、硅化钴(cobalt silicide)、硅化钽(tantalum silicide)、硅化钨(tungsten silicide)或其类似物。在所述的实施例中，顶层109由硅化钨所制。
需注意的是，在本公开中，氮氧化硅代表含有硅、氮以及氧的一掺杂物，其氧的比例大于氮的比例。氧化氮化硅代表含有硅、氧以及氮的一掺杂物，其氮的比例大于大于氧的比例。
或者是，在其他实施例中，隔离层107可由钛酸锶钡(barium strontiumtitanate)、锆钛酸铅(lead zirconium titanate)、氧化钛、氧化铝、氧化铪(hafniumoxide)、氧化钇(yttrium oxide)、氧化锆(zirconium oxide)或其类似物所制。中间层108可由氮化钛所制。顶层109可由氮化钽所制。
请参考图1及图2，所述多个第一间隙子103可配置在基底100上。所述多个第一间隙子103可分别地连接到控制结构102的两侧壁上。在所述的实施例中，所述多个第一间隙子103配置在基底上。所述多个第一间隙子103的底表面分别地接触基底100。所述多个第一间隙子103相互分开设置，且分别地连接到控制结构102的两侧壁上。举例来说，所述多个第一间隙子103由氧化硅、氮化硅、多晶硅或其类似物所制。在所述的实施例中，所述多个第一间隙子103由氮化硅所制。
请参考图1及图2，所述多个第二间隙子104可配置在基底100上。所述多个第二间隙子104可分别地连接到所述多个第一间隙子103的侧壁上。在所述的实施例中，所述多个第二间隙子104配置在基底100上。所述多个第二间隙子104的底表面分别地接触基底100。所述多个第二间隙子104相互分开设置。所述多个第二间隙子104其中之一连接到所述多个第一间隙子103其中之一的两侧壁。其他的第二间隙子104连接到其他第一间隙子103的侧壁。举例来说，所述多个第二间隙子104由氧化硅、氮化硅或其类似物所制。在所述的实施例中，所述多个第二间隙子104由氧化硅所制。
请参考图1及图2所示，第一掺杂区105可配置在基底100中。第一掺杂区105顶抵控制结构102的一边缘(edge)。第一掺杂区105的一部分相对所述多个第一间隙子103其中之一以及所述多个第二间隙子104其中之一设置。在所述的实施例中，第一掺杂区105具有一轻度掺杂区(lightly-doped area)110、一中度掺杂区(medium-doped area)111以及一重度掺杂区(heavily-doped area)112。
请参考图1及图2，第一掺杂区105的轻度掺杂区110配置在基底100中，并顶抵控制结构102的一边缘。尤其是，第一掺杂区105的轻度掺杂区110顶抵控制结构102的隔离层107的一边缘。需注意的是，第一掺杂区105的轻度掺杂区110并未位在控制结构102下。第一掺杂区105的轻度掺杂区110位在所述多个第一间隙子103其中之一之下。第一掺杂区105的轻度掺杂区110的一顶表面接触所述多个第一间隙子103其中之一的抵表面。或者是，在另外的实施例中，第一掺杂区105的轻度掺杂区110的一部分可位在控制结构102下。
请参考图1及图2，第一掺杂区105的中度掺杂区111配置在基底100中，并顶抵第一掺杂区105的轻度掺杂区110。第一掺杂区105的中度掺杂区111的一部分位在所述多个第二间隙子104其中之一之下。第一掺杂区105的中度掺杂区111的一顶表面接触所述多个第二间隙子104其中之一的底表面。
请参考图1及图2，第一掺杂区105的重度掺杂区112配置在基底100中，且第一掺杂区105的中度掺杂区111围绕第一掺杂区105的重度掺杂区112设置。第一掺杂区105的重度掺杂区112相对具有夹置在其间的第一掺杂区105的中度掺杂区111的第一掺杂区105的轻度掺杂区110设置。需注意的是，第一掺杂区105的重度掺杂区112并未位在控制结构102、所述多个第一间隙子103的该其中之一或是所述多个第二间隙子104的该其中之一之下。
请参考图1，第一掺杂区105的轻度掺杂区110具有一深度D1(平行于Z方向)。第一掺杂区105的中度掺杂区111具有一深度D2(平行于Z方向)。第一掺杂区105的重度掺杂区112具有一深度D3(平行于Z方向)。在所述的实施路中，第一掺杂区105的轻度掺杂区110的深度D1小于第一掺杂区105的中度掺杂区111的深度D2以及第一掺杂区105的重度掺杂区112的深度D3。第一掺杂区105的重度掺杂区112的深度D3小于第一掺杂区105的中度掺杂区111的深度D2。
请参考图2，第一掺杂区105的轻度掺杂区110具有一长度L1(平行于X方向)，第一掺杂区105的中度掺杂区111具有一长度L2(平行于X方向)，第一掺杂区105的重度掺杂区112具有一长度L3(平行于X方向)。在所述的实施例中，第一掺杂区105的轻度掺杂区110的长度L1等于第一掺杂区105的中度掺杂区111的长度L2以及第一掺杂区105的重度掺杂区112的长度L3。
第一掺杂区105的轻度掺杂区110掺杂有一掺杂剂(dopant)，是不同于基底100的掺杂剂。第一掺杂区105的轻度掺杂区110具有一掺杂剂浓度(dopant concentration)C1。第一掺杂区105的中度掺杂区111掺杂有一掺杂剂，是与第一掺杂区105的轻度掺杂区110的掺杂物相同，并具有一掺杂剂浓度C2。第一掺杂区105的重度掺杂区112掺杂有一掺杂剂，是与第一掺杂区105的中度掺杂区111的掺杂剂相同，并具有一掺杂剂浓度C3。第一掺杂区105的重度掺杂区112的掺杂剂浓度C3可大于第一掺杂区105的中度掺杂区111的掺杂剂浓度C2以及第一掺杂区105的轻度掺杂区110的掺杂剂浓度C1。第一掺杂区105的中度掺杂区111的掺杂剂浓度C2可大于第一掺杂区105的轻度掺杂区110的掺杂剂浓度C1。
尤其是，在所述的实施例中，第一掺杂区105的轻度掺杂区110掺杂有磷，且第一掺杂区105的轻度掺杂区110的掺杂剂浓度C1为约1E14atoms/cm3到1E16 atoms/cm3。第一掺杂区105的中度掺杂区111的掺杂剂浓度C2为约1E15 atoms/cm3到1E17 atoms/cm3。第一掺杂区105的重度掺杂区112的掺杂剂浓度C3为约1E17 atoms/cm3到1E19 atoms/cm3。或者是，在所述的另一实施例中，第一掺杂区105的中度掺杂区111掺杂有一掺杂剂，是不同于基底100的掺杂剂，且不同于第一掺杂区105的轻度掺杂区110的掺杂剂。第一掺杂区105的重度掺杂区112掺杂有一掺杂剂，是不同于基底100的掺杂剂，且不同于第一掺杂区105的中度掺杂区111的掺杂剂。
请参考图1及图2，第二掺杂区106可配置在基底100中，并可与第一掺杂区105对称地设置。第二掺杂区106顶抵控制结构102的另一边缘。第二掺杂区106的一部分相对其他第一间隙子103与其他第二间隙子104设置。在所述的实施例中，第二掺杂区106具有一轻度掺杂区113、一中度掺杂区114以及一重度掺杂区115。
请参考图1及图2，第二掺杂区106的轻度掺杂区113配置在基底100中，并顶抵控制结构100的另一边缘。换言之，第二掺杂区106的轻度掺杂区113相对第一掺杂区105的轻度掺杂区110设置。尤其是，第二掺杂区106的轻度掺杂区113顶抵控制结构102的隔离层107的另一边缘。需注意的是，第二掺杂区106的轻度掺杂区113并未位在控制结构102下。第二掺杂区106的轻度掺杂区113位在另外的第一间隙子103下。第二掺杂区106的轻度掺杂区113的一顶表面接触其他第一间隙子103的底表面。或者是，在所述另外实施例中，第二掺杂区106的轻度掺杂区113的一部分位在控制结构102下。
请参考图1及图2，第二掺杂区106的中度掺杂区114配置在基底100中，并顶抵第二掺杂区106的轻度掺杂区113。第二掺杂区106的中度掺杂区114相对第一掺杂区105的中度掺杂区111设置。第二掺杂区106的中度掺杂区114的一部分位在其他第二间隙子104下。第二掺杂区106的中度掺杂区114的一顶表面接触其他第二间隙子104的底表面。
请参考图1及图2，第二掺杂区106的重度掺杂区115配置在基底100中，且第二掺杂区106的中度掺杂区114围绕第二掺杂区106的重度掺杂区115设置。第二掺杂区106的重度掺杂区115相对具有夹置在其间的第二掺杂区106的中度掺杂区114的第二掺杂区106的轻度掺杂区113设置。第二掺杂区106的重度掺杂区115相对第一掺杂区105的重度掺杂区112设置。需注意的是，第二掺杂区106的重度掺杂区115并未位在控制结构102、其他的第一间隙子103或其他的第二间隙子104之下。
请参考图1，第二掺杂区106的轻度掺杂区113具有一深度，是等于第一掺杂区105的轻度掺杂区110的深度D1。第二掺杂区106的中度掺杂区114具有一深度，是等于第一掺杂区105的中度掺杂区111的深度D2。第二掺杂区106的重度掺杂区115具有一深度，是等于第一掺杂区105的重度掺杂区112的深度D3。
请参考图2，第二掺杂区106的轻度掺杂区113具有一长度，是等于第一掺杂区105的轻度掺杂区110的长度L1。第二掺杂区106的中度掺杂区114具有一长度，是等于第一掺杂区105的中度掺杂区111的长度L2。第二掺杂区106的重度掺杂区115具有一长度，是等于第一掺杂区105的重度掺杂区112的长度L3。
第二掺杂区106的轻度掺杂区113掺杂有一掺杂剂，是不同于基底100的掺杂剂。第二掺杂区106的轻度掺杂区113具有一掺杂剂浓度，是等于第一掺杂区105的轻度掺杂区110的掺杂剂浓度C1。第二掺杂区106的中度掺杂区114掺杂有一掺杂剂，是不同于基底100的掺杂剂。第二掺杂区106的中度掺杂区114具有一掺杂剂浓度，是等于第一掺杂区105的中度掺杂区111的掺杂剂浓度C2。第二掺杂区106的重度掺杂区115掺杂有一掺杂剂，是不同于基底100的掺杂剂。第二掺杂区106的重度掺杂区115具有一掺杂剂浓度，是等于第一掺杂区105的重度掺杂区112的掺杂剂浓度C3。
在本公开中，第二掺杂区106的轻度掺杂区113、第一掺杂区105的轻度掺杂区110、第二掺杂区106的中度掺杂区114以及第一掺杂区105的中度掺杂区111是邻近控制结构102设置，并可引起热电子，所述多个热电子是由高电场所造成，而高电场是由等比例缩小的半导体元件所产生。因此，是可减轻热电子效应。
多个第一间隙子103与多个第二间隙子104可协助来增加在第二掺杂区106的轻度掺杂区113、第一掺杂区105的轻度掺杂区110、第二掺杂区106的中度掺杂区114以及第一掺杂区105的中度掺杂区111之上的垂直电场，以提升半导体元件的反热电子能力(anti-hotelectron capability)。
由于多个第二间隙子104的存在，因此可最小化多个第一间隙子103的一厚度，借此降低形成在第一掺杂区105与控制结构102之间或第二掺杂区106与控制结构102之间的重叠电容(overlap capacitance)。
或者是，在其他实施例中，请参考图3，第一掺杂区105的轻度掺杂区110的长度L1，大于第一掺杂区105的中度掺杂区111的长度L2以及第一掺杂区105的重度掺杂区112的长度L3。第一掺杂区105的中度掺杂区111的长度L2，大于第一掺杂区105的重度掺杂区112的长度L3。第一掺杂区105的轻度掺杂区110以及第一掺杂区105的中度掺杂区111的较大长度，是可提升避免所述多个热电子注入到控制结构102的隔离层107中的能力。
或者是，在其他实施例中，请参考图4，第一掺杂区105的轻度掺杂区110的一部分具有一长度L1，所述部分为位在所述多个第一间隙子103其中之一之下。第一掺杂区105的轻度掺杂区110的剩余部分具有一长度L3。第一掺杂区105的轻度掺杂区110的该部分的长度L1，大于第一掺杂区105的轻度掺杂区110的该剩余部分的长度L3。意即，从顶试图来看，第一掺杂区105的轻度掺杂区110形成一T形图案。第一掺杂区105的中度掺杂区111的一部分具有一长度L2，所述部分为位在所述多个第二间隙子104其中之一之下。第一掺杂区105的中度掺杂区111的剩余部分具有一长度，是等于第一掺杂区105的轻度掺杂区110的该剩余部分的长度L3。第一掺杂区105的中度掺杂区111的该部分的长度L2，大于第一掺杂区105的轻度掺杂区110的该剩余部分的长度L3。意即，从顶试图来看，第一掺杂区105的中度掺杂区111形成一T形图案。第一掺杂区105的重度掺杂区112具有一长度，是等于第一掺杂区105的轻度掺杂区110的该剩余部分的长度L3。相较于图3中的实施例，第一掺杂区105的T形轻度掺杂区110以及第一掺杂区105的T形中度掺杂区111，是表示在基底100中的较小空间。电阻值(resistance)是正比于在基底100中的第一掺杂区105的空间。由于在基底100中第一掺杂区105的较小空间，因此，在图4中的半导体元件是可显出较低功率消耗(lower powerdissipation)。
或者是，在其他实施例中，请参考图5，第一掺杂区105与第二掺杂区106为非对称设置。尤其是，第二掺杂区106仅具有一重度掺杂区115。第二掺杂区106的重度掺杂区115的一部分是位在其他第一间隙子103与其他第二间隙子104之下。第二掺杂区106的重度掺杂区115的一顶表面接触其他第一间隙子103与其他第二间隙子104的底表面。
或者是，在其他实施例中，请参考图6，第一掺杂区105与第二掺杂区106为非对称设置。尤其是，第二掺杂区106仅具有一中度掺杂区114以及一重度掺杂区115。第二掺杂区106的中度掺杂区114的一部分是位在其他第一间隙子103与其他第二间隙子104之下。第二掺杂区106的中度掺杂区114的一顶表面接触其他第一间隙子103与其他第二间隙子104的底表面。第二掺杂区106的中度掺杂区114是围绕第二掺杂区106的重度掺杂区115设置。
或者是，在其他实施例中，请参考图7，第一掺杂区105与第二掺杂区106为非对称设置。尤其是，第二掺杂区106仅具有一中度掺杂区114以及一重度掺杂区115。第二掺杂区106的中度掺杂区114的一部分是位在其他第一间隙子103之下。第二掺杂区106的中度掺杂区114的一顶表面接触其他第一间隙子103的底表面。第二掺杂区106的重度掺杂区115的一部分是位在其他第二间隙子104之下。第二掺杂区106的重度掺杂区115的一顶表面接触其他第二间隙子104的底表面。第二掺杂区106的中度掺杂区114是围绕第二掺杂区106的重度掺杂区115设置。
或者是，在其他实施例中，请参考图8，第一掺杂区105与第二掺杂区106为非对称设置。尤其是，第二掺杂区106仅具有一轻度掺杂区113以及一重度掺杂区115。第二掺杂区106的轻度掺杂区113的一部分是位在其他第一间隙子103与其他第二间隙子104之下。第二掺杂区106的轻度掺杂区113的一顶表面接触其他第一间隙子103与其他第二间隙子104的底表面。第二掺杂区106的重度掺杂区115顶抵第二掺杂区106的轻度掺杂区113。
或者是，在其他实施例中，请参考图9，第一掺杂区105与第二掺杂区106为非对称设置。尤其是，第二掺杂区106仅具有一轻度掺杂区113以及一重度掺杂区115。第二掺杂区106的轻度掺杂区113的一部分是位在其他第一间隙子103之下。第二掺杂区106的轻度掺杂区113的一顶表面接触其他第一间隙子103的底表面。第二掺杂区106的重度掺杂区115的一部分是位在其他第二间隙子104之下。第二掺杂区106的重度掺杂区115的一顶表面接触其他第二间隙子104的底表面。第二掺杂区106的重度掺杂区115顶抵第二掺杂区106的轻度掺杂区113设置。
或者是，在其他实施例中，请参考图10，半导体元件具有多个第一掺杂区105以及多个第二掺杂区106。所述多个第一掺杂区105形成在基底100中。所述多个第一掺杂区105交替地顶抵控制结构102的边缘。第一掺杂区105各具有一轻度掺杂区110、一中度掺杂区111以及一重度掺杂区112。
请参考图10，所述多个第一掺杂区105的所述多个轻度掺杂区110交替地顶抵控制结构102的隔离曾107的一边缘。所述多个第一掺杂区105的所述多个轻度掺杂区110分别地位在所述多个第一间隙子103之下。所述多个第一掺杂区105的所述多个轻度掺杂区110的顶表面接触所述多个第一间隙子103其中之一的底表面。
请参考图10，所述多个第一掺杂区105的所述多个中度掺杂区111对应地分别顶抵所述多个第一掺杂区105的所述多个轻度掺杂区110。所述多个第一掺杂区105的所述多个中度掺杂区111的一部分分别地位在所述多个第二间隙子104其中之一之下。所述多个第一掺杂区105的所述多个中度掺杂区111的顶表面接触所述多个第二间隙子104其中之一的底表面。
请参考图10，所述多个第一掺杂区105的所述多个中度掺杂区111对应地分别围绕所述多个第一掺杂区105的所述多个重度掺杂区112设置。所述多个第一掺杂区105的所述多个重度掺杂区112对应地分别相对所述多个第一掺杂区105的所述多个轻度掺杂区110设置，且所述多个第一掺杂区105的所述多个中度掺杂区111对应地分别夹置在其间。所述多个第一掺杂区105的所述多个重度掺杂区112并未位在控制结构102、所述多个第一间隙子103其中之一以及所述多个第二间隙子104其中之一之下。
请参考图10，所述多个第二掺杂区106可形成在基底100中，并可对应地分别与所述多个第一掺杂区105对称设置。所述多个第二掺杂区106交替地顶抵其他的控制结构102。
请参考图11及图12，在步骤S02中，提供一基底100。举例来说，基底100由硅、掺杂硅、硅锗、绝缘体上覆硅、蓝宝石上覆硅、绝缘体上硅锗、碳化硅、锗、砷化镓、磷化镓、磷砷化镓、磷化铟、磷化铟镓或任何其他IV-IV族、III-V族或II-VI族半导体材料所制。在所述的实施例中，基底100由掺杂硅所制，其是掺杂有硼(boron)。
请参考图11及图13，在步骤S04中，多个隔离结构101形成在基底100中。所述多个隔离结构101相互分开设置，并界定出半导体元件的一主动区。举例来说，所述多个隔离结构100由一隔离材料所制，例如氧化硅、氮化硅、氮氧化硅、氧化氮化硅、掺氟硅化物或其类似物。在所述的实施例中，所述多个隔离结构101由氧化硅所制。
请参考图11及图14，在步骤S06中，一隔离层107形成在基底100上。举例来说，隔离层107由氧化硅、氮氧化硅、氧化氮化硅、氮化硅或其类似物所制。在所述的实施例中，隔离层107由氧化硅所制。
请参考图11及图15，在步骤S08中，一中间层108形成在隔离层107上。举例来说，中间层108由多晶硅所制。在所述的实施例中，中间层108由掺杂有磷(phosphorus)的多晶硅所制。
请参考图11及图16，在步骤S10中，一顶层109形成在中间层108上。举例来说，顶层109由一金属硅化物所制，例如硅化镍、硅化铂、硅化钛、硅化钼、硅化钴、硅化钽、硅化钨或其类似物。在所述的实施例中，顶层109由硅化钨所制。隔离层107、中间层108以及顶层109是一起形成一控制结构102。控制结构102具有两侧壁。隔离层107具有两边缘(edges)。
请参考图11及图17，在步骤S12中，一第一轻度掺杂区110以及一第二轻度掺杂区113分别地形成在基底100中。第一轻度掺杂区110以及第二轻度掺杂区113相互分开设置。第一轻度掺杂区110顶抵隔离层107的两边缘其中之一，并占据隔离层107的两边缘其中之一与所述多个隔离结构101其中之一之间的一空间。第一轻度掺杂区110具有一深度D1以及一掺杂剂浓度C1，掺杂剂浓度C1为约1E14 atoms/cm3到1E16 atoms/cm3的范围内。第二轻度掺杂区113顶抵隔离层107的另一边缘，并占据隔离层107的另一边缘与另外的隔离结构101之间的一空间。第二轻度掺杂区113具有一深度，是等于第一掺杂区110的深度D1，并具有一掺杂剂浓度，是等于第一掺杂区110的掺杂剂浓度C1。执行使用控制结构102当作一遮罩的一植入工艺(implantation process)，以形成第一掺杂区110与第二掺杂区113。一植入能量(implantation energy)约为0.1keV到30keV，且一植入浓度(implantationconcentration)约为1E12 atoms/cm2到1E14 atoms/cm2。由于在植入工艺期间控制结构102当作遮罩使用，所以无须用于形成第一掺杂区110与第二掺杂区113的额外的遮罩。因此，是可降低半导体元件的制造复杂度与成本。
请参考图11及图18，在步骤S14中，多个第一间隙子103形成在基底100上。所述多个第一间隙子103相互分开设置，且分别地连接到控制结构102的两侧壁。所述多个第一间隙子103的底表面分别地接触第一轻度掺杂区110的一顶表面与第二掺杂区113的一顶表面。举例来说，所述多个第一间隙子103由氧化硅、氮化硅、多晶硅或其类似物所制。在所述的实施例中，所述多个第一间隙子103由氮化硅所制。执行一沉积工艺以及一蚀刻工艺，以形成所述多个第一间隙子103。沉积工艺可为化学气相沉积或其类似工艺。蚀刻工艺可为非等向性干蚀刻工艺，并在沉积工艺之后执行。
请参考图11及图19，在步骤S16中，一第一中度掺杂区111以及一第二中度掺杂区114分别地形成在基底100中。第一中度掺杂区111顶抵第一轻度掺杂区110。第一中度掺杂区111占据所述多个第一间隙子103其中之一与所述多个隔离结构101其中之一之间的一空间。第一中度掺杂区111具有一深度D1以及一掺杂剂浓度C2，掺杂剂浓度C2为约1E15atoms/cm3到1E17 atoms/cm3范围内。第二中度掺杂区114顶抵第二轻度掺杂区113。第二中度掺杂区114占据另一第一间隙子114与另一隔离结构101之间的一空间。第二中度掺杂区114具有一深度，是等于第一中度掺杂区11的深度D2，并具有一掺杂剂浓度，是等于第一中度掺杂区111的掺杂剂浓度C2。执行使用所述多个第一间隙子103当作一遮罩的一植入工艺，以形成第一中度掺杂区111与第二中度掺杂区114。一植入能量约为50keV到200keV，且一植入浓度约为1E14 atoms/cm2到1E15 atoms/cm2。由于在植入工艺期间所述多个第一间隙子103当作遮罩使用，所以无须用于形成第一中度掺杂区111与第二中度掺杂区114的额外的遮罩。因此，是可降低半导体元件的制造复杂度与成本。
请参考图11及图20，在步骤S18中，多个第二间隙子104形成在基底100上。所述多个第二间隙子104相互分开设置，且分别地连接到所述多个第一间隙子103的两侧壁。所述多个第二间隙子104的底表面分别地接触第一中度掺杂区111的一顶表面以及第二中度掺杂区114的一顶表面。举例来说，所述多个第二间隙子104由氧化硅、氮化硅或其类似物所制。在所述的实施例中，所述多个第二间隙子104由氧化硅所制。执行一沉积工艺以及一蚀刻工艺，以形成所述多个第二间隙子104。沉积工艺可为化学气相沉积或其类似工艺。蚀刻工艺可为非等向性干蚀刻工艺，并在沉积工艺之后执行。
请参考图1及图11，在步骤S20中，一第一重度掺杂区112以及一第二重度掺杂区115形成在基底100中。第一重度掺杂区112相对第一轻度掺杂区110设置，且第一中度掺杂区111夹置在其间。第一重度掺杂区112占据所述多个第二间隙子104其中之一与所述多个隔离结构101其中之一之间的一空间。第一重度掺杂区112具有一深度以及具有一掺杂剂浓度C3，掺杂剂浓度C3约为1E17 atoms/cm3到1E19 atoms/cm3范围内。第一轻度掺杂区110、第一中度掺杂区111以及第一重度掺杂区112是一起形成一第一掺杂区105。第二重度掺杂区115相对第二轻度掺杂区113设置，且第二中度掺杂区114夹置在其间。第二重度掺杂区115占据另一第二间隙子104与另一隔离结构104之间的一空间。第二重度掺杂区115具有一深度，是等于第一重度掺杂区112的深度D3，并具有一掺杂剂浓度，是等于第一重度掺杂区112的掺杂剂浓度C3。第二轻度掺杂区113、第二中度掺杂区114以及第二重度掺杂区115是一起形成一第二掺杂区106。执行使用所述多个第二间隙子104当作一遮罩的一植入工艺，以形成第一重度掺杂区112与第二重度掺杂区115。一植入能量约为50keV到150keV，且一植入浓度约为1E15 atoms/cm2到5E15 atoms/cm2。由于在植入工艺期间所述多个第二间隙子104当作遮罩使用，所以无须用于形成第一重度掺杂区112与第二重度掺杂区115的额外的遮罩。因此，是可降低半导体元件的制造复杂度与成本。
使用控制结构102、所述多个第一间隙子103以及所述多个第二间隙子104当作遮罩，所以无须用于形成第一掺杂区105与第二掺杂区106的额外的遮罩。因此，是可降低半导体元件的制造复杂度与成本。此外，第一掺杂区105与第二掺杂区106的设计，是可减轻在半导体元件中的热电子效应(hot electron effect)。结果，是可提供一可靠的半导体元件。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离相关申请文件的保护范围所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。

Claims (20)

1.一种半导体元件，包括：
一基底；
一控制结构，位在该基底中；
多个第一间隙子，位在该控制结构的两侧壁上；
多个第二间隙子，位在所述多个第一间隙子的侧壁上；以及
一第一掺杂区，位在该基底中；
其中该第一掺杂区具有一轻度掺杂区、一中度掺杂区以及一重度掺杂区，该第一掺杂区的该轻度掺杂区顶抵该控制结构的一边缘，该第一掺杂区的该中度掺杂区顶抵该第一掺杂区的该轻度掺杂区，该第一掺杂区的该中度掺杂区围绕该第一掺杂区的该重度掺杂区设置。
2.如权利要求1所述的半导体元件，还包括一第二掺杂区，位在该基底中，并与该第一掺杂区对称地设置。
3.如权利要求1所述的半导体元件，还包括一第二掺杂区，位在该基底中，其中该第二掺杂区包括一重度掺杂区，且该第二掺杂区的该第二掺杂区顶抵该控制结构的另一边缘。
4.如权利要求1所述的半导体元件，还包括一第二掺杂区，位在该基底中，其中该第二掺杂区包括一轻度掺杂区以及一重度掺杂区，该第二掺杂区的该轻度掺杂区顶抵该控制结构的另一边缘，该第二掺杂区的该重度掺杂区顶抵该第二掺杂区的该轻度掺杂区。
5.如权利要求1所述的半导体元件，还包括一第二掺杂区，位在该基底中，其中该第二掺杂区包括一中度掺杂区以及一重度掺杂区，其中该第二掺杂区的该中度掺杂区顶抵该控制结构的另一边缘，该第二掺杂区的该中度掺杂区围绕该第二掺杂区的该重度掺杂区设置。
6.如权利要求1所述的半导体元件，其中该第一掺杂区的该中度掺杂区的一掺杂浓度，大于该第一掺杂区的该轻度掺杂区的一掺杂浓度。
7.如权利要求1所述的半导体元件，其中该第一掺杂区的该重度掺杂区的一掺杂浓度，大于该第一掺杂区的该轻度掺杂区的一掺杂浓度。
8.如权利要求1所述的半导体元件，其中该第一掺杂区的该重度掺杂区的一掺杂浓度，大于该第一掺杂区的该中度掺杂区的一掺杂浓度。
9.如权利要求1所述的半导体元件，其中该第一掺杂区的该轻度掺杂区的一长度，大于该第一掺杂区的该中度掺杂区的一长度。
10.如权利要求1所述的半导体元件，其中该第一掺杂区的该轻度掺杂区的一长度，大于该第一掺杂区的该重度掺杂区的一长度。
11.如权利要求1所述的半导体元件，其中该第一掺杂区的该中度掺杂区的一长度，大于该第一掺杂区的该重度掺杂区的一长度。
12.如权利要求1所述的半导体元件，其中该第一掺杂区的该轻度掺杂区的一长度，是等于该第一掺杂区的该中度掺杂区的一长度。
13.如权利要求1所述的半导体元件，还包多个隔离结构，是形成在该基底中。
14.如权利要求13所述的半导体元件，其中所述多个隔离结构包含氧化硅、氮化硅、氮氧化硅或掺氟硅化物。
15.如权利要求1所述的半导体元件，其中该控制结构包括一隔离层、一中间层以及一顶层，该隔离层位在该基底上，该中间层位在该隔离层上，该顶层位在该中间层上。
16.如权利要求15所述的半导体元件，其中该隔离层包含氧化硅、氮氧化硅、氧化氮化硅或氮化硅。
17.如权利要求15所述的半导体元件，其中该中间层包含多晶硅。
18.如权利要求15所述的半导体元件，其中该顶层包含金属硅化物。
19.一种半导体元件，包括：
一基底；
一控制结构，位在该基底中；
多个第一间隙子，位在该控制结构的两侧壁上；
多个第二间隙子，位在所述多个第一间隙子的侧壁上；以及
多个第一掺杂区，位在该基底中；
其中所述多个第一掺杂区的至少一者具有一轻度掺杂区、一中度掺杂区以及一重度掺杂区，所述多个第一掺杂区的所述轻度掺杂区交替地顶抵该控制结构的一边缘，所述多个第一掺杂区的所述中度掺杂区对应地分别顶抵所述多个第一掺杂区的所述轻度掺杂区，所述多个第一掺杂区的所述中度掺杂区对应地分别围绕所述多个第一掺杂区的所述重度掺杂区设置。
20.一种半导体元件的制备方法，包括：
提供一基底；
在该基底上形成一控制结构；
在该基底中形成一第一轻度掺杂区以及一第二轻度掺杂区，其中该第一轻度掺杂区与该第二轻度掺杂区分开设置；
形成多个第一间隙子以连接到该控制结构的两侧壁上；
在该基底中形成一第一中度掺杂区以及一第二中度掺杂区，其中该第一中度掺杂区与该第二中度掺杂区分开设置；
形成多个第二间隙子以连接到所述多个第一间隙子的侧壁；以及
在该基底中形成一第一重度掺杂区以及一第二重度掺杂区，其中该第一重度掺杂区与该第二重度掺杂区分开设置。
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