CN112117271A - 包括氮化镓功率晶体管的单片式组件 - Google Patents

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A·伊万
M·萨德纳
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Abstract

单片式组件包括场效应功率晶体管、以及在氮化镓衬底内部和顶部的至少一个第一肖特基二极管。

Description

包括氮化镓功率晶体管的单片式组件
技术领域
本公开总体上涉及电子功率组件领域，更特别地针对包括氮化镓场效应功率晶体管的单片式电子组件。
背景技术
已经提供了各种技术性的一系列场效应功率晶体管，其中特别包括硅晶体管、碳化硅晶体管和氮化镓晶体管。
此处更特别地考虑了氮化镓场效应功率晶体管。
期望至少部分地克服集成了氮化镓场效应晶体管的已知电子组件的某些缺点。
发明内容
实施例提供了一种单片式组件，其包括场效应功率晶体管和位于同一氮化镓衬底内部和顶部的至少一个第一肖特基二极管。
根据实施例，第一肖特基二极管具有连接至晶体管栅极的第一电极和连接至组件的第一连接端子的第二电极。
根据实施例，第一连接端子旨在接收第一固定电压，该第一固定电压与用于将晶体管控制到第一状态的电压对应，该第一状态为导通或截止。
根据实施例，所述组件进一步包括形成在氮化镓衬底内部和顶部的第二肖特基二极管。
根据实施例，第二肖特基二极管具有连接至晶体管栅极的第一电极和连接至组件的第二连接端子的第二电极。
根据实施例，第二连接端子旨在接收与用于将晶体管控制到第二状态的电压相对应的第二固定电压，该第二状态为截止或导通。
根据实施例，所述组件进一步包括分别连接至晶体管的漏极、源极和栅极的漏极连接端子、源极连接端子和栅极连接端子。
另一实施例提供了一种电路，包括：
以上限定的组件；以及
第一电容器，连接在组件的第一连接端子和组件的源极连接端子之间。
根据实施例，所述电路进一步包括第二电容器，连接在组件的第二连接端子和组件的源极连接端子之间。
根据实施例，所述电路进一步包括控制电路，该控制电路包括：第一连接端子，其供应第一固定电压，该第一固定电压与用于将晶体管控制到第一状态的电压相对应，该第一状态为导通或截止；第二连接端子；以及第一控制开关，用于将控制电路的第一连接端子耦合到控制电路的第二连接端子，控制电路的第一连接端子连接至组件的第一连接端子，并且控制电路的第二连接端子耦合到组件的栅极连接端子。
根据实施例，控制电路包括：第三连接端子，其供应第二固定电压，该第二固定电压与用于将晶体管控制到第二状态的电压相对应，该第二状态为截止或导通；第四连接端子；以及第二控制开关，用于将控制电路的第三连接端子连接至控制电路的第四连接端子，控制电路的第三连接端子连接至组件的第二连接端子，并且控制电路的第四连接端子耦合到组件的栅极连接端子。
另一实施例提供了制造上述所限定组件的方法，包括以下连续步骤：
a)提供氮化镓衬底；
b)在衬底的上表面一侧形成晶体管的栅极；
c)沉积钝化层；
d)在钝化层中形成沟槽；以及
e)在所述沟槽中形成金属化部，该金属化部限定了第一肖特基二极管的阳极。
根据实施例：
在步骤b)之前，在衬底上涂覆铝镓氮化物层；
在步骤d)中，在钝化层中形成出现在铝镓氮化物层中或铝镓氮化物层上或者衬底中或衬底上的沟槽；以及
在步骤e)，在所述沟槽中形成的金属化部与铝镓氮化物层或与衬底形成肖特基接触。
根据实施例，在步骤b)中，在铝镓氮化物层中形成出现在衬底中或衬底上的局部开口，并且在所述开口中形成限定晶体管栅极的绝缘栅极堆叠。
根据实施例，在步骤b)，通过在铝镓氮化物层的上表面上进行局部外延来形成氮化镓基的半导体区域，并且在所述区域的上表面上形成金属化部，该金属化部限定晶体管栅极并与所述区域的上表面接触。
根据实施例，在钝化层形成之后，所述方法进一步包括以下连续步骤：
在钝化层中同时形成出现在衬底中或衬底上的第一沟槽、第二沟槽和第三沟槽；以及
在第一沟槽、第二沟槽和第三沟槽中同时形成第一金属化部、第二金属化部和第三金属化部，每个金属化部与衬底形成欧姆接触并分别限定第一肖特基二极管的阴极接触、晶体管的源极接触和晶体管的漏极接触。
在以下结合附图对具体实施例的非限制性描述中，将详细讨论上述特征和优点以及其他特征和优点。
附图说明
图1是包括集成了氮化镓场效应功率晶体管的单片式组件的示例电路的电气图；
图2是包括根据实施例的集成了氮化镓场效应功率晶体管的单片式组件的示例电路的电气图；
图3图示了制造根据实施例的集成了氮化镓场效应功率晶体管的单片式组件的方法步骤；
图4图示图3方法的另一个步骤；
图5图示图3和图4方法的另一步骤；
图6图示图3至图5所示方法的另一步骤；
图7图示图3至图6所示方法的另一步骤；
图8图示图7步骤的变型；
图9图示图3至图8所示方法的另一步骤；
图10图示图3至图9所示方法的另一步骤；
图11图示图3至图10所示方法的另一步骤；以及
图12图示图3至图11所示方法的变型。
具体实施方式
在不同附图中相同的元件用相同的附图标记来表示。具体而言，不同实施例共用的结构和/或功能元件可以用相同的附图标记来指定，并且可以具有相同的结构、尺度和材料特性。
为了清楚起见，仅示出并详细说明了那些有助于理解所描述实施例的步骤和元件。特别地，所描述功率组件可以进行的各种用途尚未详细说明，所描述的实施例与集成了氮化镓场效应功率晶体管的单片式组件的通常应用兼容。此外，未详细说明用于控制所描述组件的电路的形成，这种电路的形成基于本说明书的指示落入本领域技术人员的能力范围内。
在本发明中，术语“连接”被用于指定电路元件之间没有除导体之外的中间元件的直接电连接，而术语“耦合”被用于指定电路元件之间的电连接可以是直接连接或者是可以经由一个或多个中间元件的连接。
在下面的描述中，当提及具体说明绝对位置的术语(例如术语“前”、“后”、“上”、“下”、“左”、“右”等)或具体说明相对位置的术语(例如术语“上”、“下”、“高”、“低”、“侧面”等)或提及具体说明方向的术语(例如术语“水平”、“垂直”等)，是指在附图中的定向，可以理解，在实践中可以不同地定向所描述的光电探测器。
这里使用术语“约”、“基本上”和“大约”来指定所讨论值的公差为正负10％，优选正负5％。
应当注意的是，这里的功率晶体管是指能够在截止(非导电)状态下承受相对高的电压(例如，能够承受大于100v且优选地大于500v的电压)的晶体管，并且能够在导通(导电)状态下传导相对高的电流(例如，大于1A且优选大于5A的电流)的晶体管。
图1是包括集成了氮化镓场效应功率晶体管T1的单片式组件100的电路的电路图。
晶体管T1形成在由氮化镓构成的衬底(在图1中未示出)的内部和顶部，衬底例如为体氮化镓衬底、包括在硅支撑部上氮化镓层的衬底、包括在碳化硅支撑部上氮化镓层的衬底或包括蓝宝石支撑部上氮化镓层的衬底。例如，晶体管T1是HEMT(“高电子迁移率晶体管”)晶体管。
组件100可以包括例如由绝缘材料制成的封装体(图中未详细说明)，留有对连接至外部器件的三个金属端子101、102和103的接入，上述三个金属端子分别连接至晶体管T1的漏极(d)、源极(s)和栅极(g)。
图1的电路进一步包括用于控制晶体管T1的电路150。电路150例如是在组件100的封装外部的集成电路，该电路形成在不同于晶体管100衬底的半导体衬底(例如硅衬底)的内部和顶部。在本示例中，电路150包括四个金属连接端子151、152、153和154。
端子151和154旨在分别接收电路150外部的电源电路(图中未详细示出)所供应的高控制电压VH和低控制电压VL。电压VH和电压VL相对于晶体管T1的(多个)源极端子102来参考。电压VH可以是正电压，电压VL可以是负电压或零电压。例如，电压VH在从2到15v的范围内，例如约为6v，而电压VL在-10到0v的范围内，例如约为-3v。
端子152和153是供应高控制信号和低控制信号的端子，上述端子旨在耦合到晶体管T1的栅极(g)端子103。在该示例中，端子152通过电阻器RH耦合到端子103，端子153通过电阻器RL耦合到端子103。更特别地，电阻器RH具有耦合(例如连接)到端子152的第一端、以及耦合(例如连接)到端子103的第二端，并且电阻器RL具有耦合(例如连接)到端子153的第一端、以及耦合(例如连接)到端子103的第二端。电阻器RH和电阻器RL例如是电路150和组件100外部的分立电阻器。
电路150进一步包括通过其传导节点将端子151耦合到端子152的开关SH、以及通过其传导节点将端子154耦合到端子153的开关SL。开关SH和开关SL例如是以开关模式控制的MOS晶体管。例如，晶体管SH是P沟道MOS晶体管，其源极耦合(例如连接)到端子151并且其漏极耦合(例如连接)到端子153，并且晶体管SL是N沟道MOS晶体管，其源极耦合(例如连接)到端子154并且其漏极耦合(例如连接)到端子153。
电路150进一步包括用于控制开关SH和开关SL的电路CTRL。电路CTRL能够在开关的控制节点上(例如在MOS晶体管的情况下为栅极)向开关SH和开关SL中的每个开关施加切换关断或接通的控制信号。电路CTRL被配置为不同时命令开关SH的接通和开关SL的接通，从而不将端子151和端子152短路。
图1的电路如下操作。为了导通晶体管T1，电路CTRL命令开关SL截止且命令开关SH接通。这导致在晶体管T1的栅极和源极之间施加了基本上等于电压VH的电压，从而使晶体管T1导通。为了截止晶体管T1，电路CTRL命令开关SH关断且命令开关SL接通。这导致在晶体管T1的栅极和源极之间施加了基本上等于电压VL的电压，从而使晶体管T1截止。
图1组装的局限在于晶体管T1和电路150之间的连接的寄生电感。这种电感导致：在将晶体管T1从导通状态(导电)切换到截止状态(不导电)时、和/或将晶体管T1从截止状态切换到导通状态时，晶体管T1的栅极和源极之间出现振荡和/或电压峰值，这可能会导致故障。特别地，晶体管的栅极源极电压的绝对值可以达到大于晶体管能够承受的最大栅极源极电压的电压。这会引起损坏晶体管T1栅极的风险。特别地这在氮化镓功率晶体管的情况下会引发问题。的确，在通常的氮化镓场效应晶体管制造技术中，特别是对于氮化镓HEMT晶体管，使晶体管不会损坏且能够承受的最大栅极源极电压VGSMAX通常非常接近晶体管的高控制电压VH，并且使晶体管不会损坏且能够承受的最小栅极源极电压VGSMIN一般非常接近晶体管的低控制电压VL。例如，电压VGSMAX比电压VH大了不到5V，例如大了不到2V。例如，电压VGSMIN比电压VL小了不到10V，例如小了不到5V。因此，即使是相对低的幅度，晶体管T1栅极上的寄生振荡和/或电压峰值也可能导致晶体管T1栅极的损坏。
电阻器RH和RL使得在切换操作期间能够限制晶体管T1的源极和漏极之间的电流斜率，并且相应地在切换操作期间限制晶体管T1的栅极上的寄生振荡和/或电压峰值的幅度。这使得能够保护晶体管的栅极，但却损害了晶体管的开关速度，即降低了开关速度。
根据实施例的一个方面，提供了包括氮化镓场效应功率晶体管的单片式组件，该组件进一步包括连接至功率晶体管栅极的至少一个肖特基二极管，使得能够在没有降低开关速度的情况下避免在晶体管栅极上出现破坏性的过电压。
图2是根据实施例的包括单片式电子组件200的示例电路的电路图。
图2的电路包括与图1电路共用的组件。下面将不再详细描述共用的元件，只突出显示两个电路之间的差异。
图2的组件200包括与图1的组件100相同的元件，即包括在由氮化镓(图2中未示出)构成的衬底的内部和顶部形成的晶体管T1(例如HEMT晶体管)、以及例如由绝缘材料制成的包封封装(图中未详述)，留有通向三个金属端子101、102和103的入口用于连接至外部器件，上述三个金属端子分别连接至晶体管T1的漏极(d)、源极(s)和栅极(g)。
例如，与晶体管T1相同或相似，图2的组件200进一步包括形成在相同氮化镓衬底的内部和顶部的两个肖特基二极管SC1和SC2。肖特基二极管SC1具有耦合(例如连接)到晶体管T1栅极的阳极，肖特基二极管SC2具有耦合(例如连接)到晶体管T1栅极的阴极。
在该示例中，组件的包封封装进一步留有通向两个金属端子205和207的入口，用于连接至外部器件，这两个端子不同于端子101、102和103，并且分别耦合(例如连接)到肖特基二极管SC1的阴极和肖特基二极管SC2的阳极。
图2的电路进一步包括用于控制晶体管T1的电路150，其与图1的电路150相同或相似。
在该示例中，省略了电阻器RH和RL，即电路150的控制端子152和153直接连接至组件200的端子103。
进一步地，在该示例中，电路150的端子151和154分别连接至组件200的端子205和207。
图2的电路进一步包括：电容器CH，其具有耦合到(例如连接至)组件200的端子205的第一电极、以及耦合到(例如连接至)组件200的端子102的第二电极；以及例如与电容器CH相同或相似的电容器CL，电容器CL具有耦合到(例如连接至)组件200的端子207的第一电极和耦合到(例如连接至)组件200的端子102的第二电极。电容器CH和CL例如是在电路150和组件200外部的分立电容器。
图2的电路操作与图1的电路操作类似。特别地，电路CTRL命令关断开关SL且命令接通开关SH，以导通晶体管T1。这导致在晶体管T1的栅极和源极之间施加了基本上等于电压VH的电压，从而使晶体管T1导通。电路控制命令关断开关SH且命令接通开关SL，以截止晶体管T1。这导致在晶体管T1的栅极和源极之间施加了基本上等于电压VL的电压，从而使晶体管T1截止。
在正常操作中，电容器CH和电容器CL分别被充电至电压VH和电压VL。
在晶体管T1的栅极上出现正的过电压峰值的情况下，如果过电压值超过电压VH加上二极管SC1的阈值电压时，则过电压经由二极管SC1和电容器CH放电，从而能够保护晶体管T1的栅极。在晶体管T1的栅极上出现负的过电压峰值的情况下，如果过电压值超过电压VL减去二极管SC2的阈值电压时，则过电压经由二极管SC2和电容器CL放电，从而能够保护晶体管T1的栅极氧化物。例如，二极管SC1和二极管SC2的正向电压降在10毫安时约为0.6伏，在4安时约为1.2伏。
图2的实施例的优点是使得能够保护晶体管T1的栅极而不会限制晶体管T1的开关速度。特别地，与图1的组装相比，可以减小甚至完全抑制电阻RH和/或RL，如图2所示。
肖特基二极管SC1和SC2单片式集成在与晶体管T1相同的半导体衬底的内部和顶部，这个事实使得二极管SC1和SC2与晶体管栅极T1之间的连接的寄生电感可以忽略不计。这使得一旦出现正的过电压和负的过电压，就能够特别迅速地进行处理。
在此示例中，电容器CH和电容器CL是外部组件，例如直接焊接到组件200的端子205、207和102。这使得能够限制组件200的氮化镓衬底的表面面积。作为变型，电容器CH和电容器CL可以单片式集成在组件200的氮化镓衬底内部和/或顶部。
例如，电容器CH和电容器CL中的每个电容器具有在10到500nF范围内的电容，例如约为220nF。
二极管SC1和SC2可以是相对低压二极管。例如，二极管SC1和二极管SC2具有小于50V的击穿电压，例如约30V。例如，二极管SC1和二极管SC2中的每个二极管占据氮化镓衬底的表面积在0.2到2mm2的范围内，例如在0.5到1.5mm2的范围内。
图3至图10示意性地和部分地图示了制造图2的单片式组件200的示例方法的步骤。在该示例中，晶体管T1是HEMT晶体管。
图3是示出氮化镓衬底301的横截面图。在该示例中，该衬底包括碳掺杂的氮化镓层301a、布置在层301a上表面的顶部并与之接触的镁掺杂的氮化镓层301b、以及布置在层301b的上表面的顶部并与之接触的非故意掺杂的氮化镓层301c。例如，层301c通过从层301b的上表面进行外延而形成。衬底301本身可以位于例如由硅或蓝宝石制成的支撑部(未示出)上。作为变型，层301a和层301b可以被其它任何层或其它任何能形成外延层301c的堆叠替换。
图3图示了在层301c的上表面的顶部并与之接触的铝镓氮化物层303的形成步骤。例如，层303可以通过外延在衬底301的整个上表面上连续地形成。
图3进一步图示了在层303中形成局部通孔304，用于晶体管T1未来的栅极区域，该局部通孔304出现在氮化镓层301c的上表面上。开口304可以通过光刻和蚀刻形成。
图4是图示在开口304中形成绝缘栅极堆叠306的后续步骤的横截面图。绝缘栅极堆叠306可以包括：例如在开口304底部处由氧化硅制成的电介质层306a，其布置在氮化镓层301c的上表面的顶部并与之接触；以及例如金属化的导电层306b，布置在层306a的上表面的顶部并与之接触。层306a和306b分别对应于晶体管T1的栅极绝缘体和栅极导体。在所示的示例中，绝缘栅极堆叠306不仅在开口304的底部(在层301c的上表面的顶部并与之接触)延伸，而且在开口304的侧壁的顶部延伸并与之接触，并且在开口303的外围处在层303的上部的一部分的顶部延伸并与之接触。例如，为了形成绝缘栅极堆叠306，在层303中形成开口304之后，首先在所获得的结构的整个上表面上连续地沉积层306a和306b，然后通过光刻和蚀刻局部地蚀刻层306a和306b来仅保持栅极堆叠306。
图5是图示在形成栅极堆叠306之后所获得的结构的上表面上沉积钝化层308的后续步骤的横截面图。在该示例中，钝化层308包括：氮化硅层308a，其布置在铝镓氮化物层303的上表面的顶部并与之接触、且布置在绝缘栅极堆叠306的上表面的顶部并与之接触；以及氧化硅层308b，其布置在308a层的上表面的顶部并与之接触。例如，在绝缘栅极堆叠306形成后，钝化层308在所获得的结构的整个上表面上连续地延伸。
图6和图7分别是图示形成肖特基二极管SC1和SC2的阳极金属化部312的后续步骤的俯视图和横截面图。在图6中，已经示出轴线A-A和B-B，它们分别对应于图3、图4和图5的横截面平面和图7的横截面平面。
在该示例中，在铝镓氮化物层303的上表面和二极管的阳极金属化部312之间形成二极管SC1和SC2中的每个二极管的肖特基势垒。对于二极管SC1和二极管SC2中的每个二极管，首先从层308的上表面形成局部沟槽310，沟槽310垂直延伸穿过层308并出现在层303的上表面上或在层303厚度的中间层级，以用于二极管未来的阳极金属化部312。沟槽310例如由光刻和蚀刻形成。然后，在沟槽310底部处沉积与层303的上表面接触的金属化部312。金属化部312例如由氮化钛或钨制成。在所示的示例中，金属化部312不仅在沟槽310的底部(在层303的上表面的顶部并与之接触)延伸，而且还沟槽310的侧壁的顶部延伸并与之接触，以及在沟槽310外围处的钝化层308的上表面的顶部延伸并与之接触。例如，在形成沟槽310之后，在所获得的结构的整个上表面上首先连续地沉积用于形成金属化部312的材料层，之后，例如通过光刻和蚀刻对该层进行局部蚀刻，来仅保持二极管SC1和二极管SC2的阳极接触金属化部312。
作为变型，肖特基势垒可以形成在氮化镓层301c的上表面和每个二极管的阳极金属化部312之间。在这种情况下，沟槽310延伸至层301c的上表面、或延伸至层301c厚度的中间层级。
需要注意的是，如图8所示，沟槽310可以包括一个或多个台阶，其形成在所遇到的不同界面上，例如在层308a上、在层303上或者如果适用的话在层301c上。
图9、图10和图11分别是图示形成肖特基二极管SC1和SC2的导电阴极接触区314、以及形成晶体管T1的导电源极316和漏极318接触区的后续步骤的俯视图和横截面图。在图9中，已示出轴线A-A和B-B，它们分别对应于图10的横截面平面(与图3、图4和图5的横截面平面相同)、以及对应于图11的横截面平面(与图7的横截面平面相同)。
在该示例中，同时形成导电接触区域314、316和318。对于导电接触区域314、316和318中的每个导电接触区域，首先从层308的上表面形成局部沟槽320，沟槽320垂直延伸穿过层308和层303，并出现在层301c上或出现在层301c的上表面上。沟槽320例如由光刻和蚀刻形成。然后在沟槽320底部处分别沉积与层301c的上表面接触的导电接触区域314、316、和318。导电接触区域314、316和318中的每个导电接触区域与相对应沟槽320底部的氮化镓层301c形成欧姆接触。导电接触区域314、316、和318例如由金属制成。在所示的示例中，导电接触区域314、316、和318中的每个导电接触区域不仅在相对应沟槽320的底部(在层301c的上表面的顶部且与之接触)延伸，而且还在沟槽侧壁的顶部延伸并与之接触，并且在沟槽320外围的钝化层308的上表面的顶部延伸并与之接触。例如，在形成沟槽320后所获得的结构的整个上表面上，首先连续地沉积用于形成导电接触区域314、316、和318的材料层，之后例如通过光刻和蚀刻被局部蚀刻该层，来仅保持导电接触区域314、316和318。
然后可以实现沉积一个或多个上互连金属层级(例如通过两个绝缘层级分开的三个金属层级)的后续步骤(在附图中未详细说明)，以将二极管SC1的阳极和二极管SC2的阴极连接至晶体管T1的栅极，并且形成分别连接至晶体管T1的漏极、晶体管T1的源极、晶体管T1的栅极、二极管SC1的阴极、以及二极管SC2的阳极的连接焊盘101、102、103、205、和连接焊盘207。
在结合图3至图11描述的示例中，晶体管T1是金属氧化物半导体(MOS)型晶体管。然而，所描述的实施例不限于此特定情况。作为变型，晶体管T1可以是JFET晶体管或结场效应晶体管，其包括与半导体层形成欧姆接触或肖特基接触的导电栅极。
图12是与图10在同一平面上的横截面图，图示了晶体管T1是JFET晶体管的实施例的变型。
在图12的示例中，省略在层303(图3)中形成开口304的步骤。相反，通过在层303的上表面上(与晶体管的未来栅极区域相对)进行局部外延来形成氮化镓基的半导体区域401(例如P掺杂的氮化镓区域)。然后金属化部403形成在区域401的上表面上并与之接触。金属化部403与区域401形成欧姆接触或肖特基接触，并构成晶体管T1的栅极。
已经描述了各种实施例和变型。本领域技术人员将理解，这些不同实施例和变型的某些特性可以组合，并且本领域技术人员可以想到其他变型。特别地，所描述的实施例不限于结合图3至图12描述的制造组件200的方法示例。
进一步地，所描述的实施例不限于上述示例，在该示例中组件200包括两个肖特基保护二极管SC1和SC2。在某些应用中，仅对晶体管T1的栅极进行正的过电压峰值保护就足够了。在该情况下，可以省略组件200的二极管SC2和连接焊盘207。进一步地，可以省略图2电路的电容器CL。在其他应用中，仅对晶体管T1的栅极进行负的过电压峰值保护就足够了。在该情况下，可以省略二极管SC1和组件200的连接焊盘205。进一步地，可以省略图2电路的电容器CH。
这种更改、修改和改进旨在成为本公开的一部分，并旨在落入本公开的精神和范围内。相应地，前述描述仅作为示例，并不旨在进行限制。
可以组合上述各种实施例以提供进一步的实施例。根据上述详细描述，可以对实施例进行这些和其他更改。一般而言，在以下权利要求中，所使用的术语不应被解释为将权利要求限制在说明书和权利要求中所公开的特定实施例中，而应被解释为包括所有可能的实施例以及赋予这些权利要求的等同物的全部范围。相应地，权利要求不受本公开的限制。

Claims (20)

1.一种电子组件，包括：
氮化镓衬底；
第一连接端子和第二连接端子，形成在所述氮化镓衬底上；
场效应功率晶体管，形成在所述氮化镓衬底上并且包括栅极、源极和漏极；
第一肖特基二极管，形成在所述氮化镓衬底上，并且被定位于所述第一连接端子和所述晶体管的所述栅极之间；以及
第二肖特基二极管，形成在所述氮化镓衬底上，并且被定位于所述第二连接端子和所述晶体管的所述栅极之间。
2.根据权利要求1所述的组件，其中所述第一肖特基二极管具有连接至所述晶体管的所述栅极的第一电极、以及连接至所述第一连接端子的第二电极。
3.根据权利要求2所述的组件，其中：
所述第一连接端子被配置为接收第一固定电压，所述第一固定电压与用于将所述晶体管控制到第一状态的电压相对应，所述第一状态为导通或截止；以及
所述第二连接端子旨在接收第二固定电压，所述第二固定电压与用于将所述晶体管控制到第二状态的电压相对应，所述第二状态为截止或导通。
4.根据权利要求1所述的组件，其中所述第二肖特基二极管具有形成在所述氮化镓衬底的沟槽中的电极。
5.根据权利要求1所述的组件，其中所述第二肖特基二极管具有连接至所述晶体管的所述栅极的第一电极、以及连接至所述第二连接端子的第二电极。
6.根据权利要求5所述的组件，其中所述晶体管的所述栅极形成在所述氮化镓衬底的沟槽中。
7.根据权利要求1所述的组件，进一步包括分别连接至所述晶体管的所述漏极、所述源极和所述栅极的漏极连接端子、源极连接端子和栅极连接端子。
8.一种电路，包括：
电子组件，包括：
氮化镓衬底；
第一连接端子和第二连接端子，形成在所述氮化镓衬底上；
场效应功率晶体管，形成在所述氮化镓衬底上并且包括栅极、源极和漏极；
第一肖特基二极管，形成在所述氮化镓衬底上，并且被定位于所述第一连接端子和所述晶体管的栅极之间；和
第二肖特基二极管，形成在所述氮化镓衬底上，并且被定位于所述第二连接端子和所述晶体管的所述栅极之间；以及
第一电容器，连接在所述第一连接端子和所述晶体管的所述源极之间。
9.根据权利要求5所述的电路，进一步包括第二电容器，所述第二电容器连接在所述第二连接端子和所述晶体管的所述源极之间。
10.根据权利要求8所述的电路，进一步包括控制电路，所述控制电路包括：
第一连接端子，连接至所述电子组件的所述第一连接端子，所述第一连接端子被配置为供应第一固定电压，所述第一固定电压与用于将晶体管控制到第一状态的电压相对应，所述第一状态为导通或截止；
耦合到所述晶体管的所述栅极的第二连接端子；以及
第一控制开关，将所述控制电路的所述第一连接端子耦合到所述控制电路的所述第二连接端子。
11.根据权利要求10所述的电路，其中所述控制电路包括：
第三连接端子，连接至所述电子组件的所述第二连接端子，并且被配置为供应第二固定电压，所述第二固定电压与用于将所述晶体管控制到第二状态的电压相对应，所述第二状态为截止或导通；
第四连接端子，耦合到所述晶体管的所述栅极；以及
第二控制开关，将所述控制电路的所述第三连接端子耦合到所述控制电路的所述第四连接端子。
12.根据权利要求8所述的电路，其中所述第一电容器被集成在所述氮化镓衬底中、或被集成在所述氮化镓上。
13.根据权利要求8所述的电路，其中：
所述第二肖特基二极管具有形成在所述氮化镓衬底的第一沟槽中的电极；以及
所述晶体管的所述栅极形成在所述氮化镓衬底的第二沟槽中。
14.根据权利要求8所述的电路，其中第二肖特基二极管具有连接至所述晶体管的所述栅极的第一电极、以及连接至所述第二连接端子的第二电极。
15.一种方法，包括：
制造电子组件，所述制造包括：
在氮化镓衬底(301)上形成第一连接端子和第二连接端子；
在所述氮化镓衬底上形成场效应功率晶体管，所述场效应功率晶体管包括栅极、源极和漏极；
在所述氮化镓衬底上形成第一肖特基二极管、并且将其定位于所述第一连接端子和所述晶体管的所述栅极之间；以及
在所述氮化镓衬底上形成第二肖特基二极管、并且将其定位于所述第二连接端子和所述晶体管的所述栅极之间。
16.根据权利要求15所述的方法，包括
在所述氮化镓衬底的上表面上形成所述晶体管的所述栅极；
沉积钝化层；
在所述钝化层中形成沟槽；以及
在所述沟槽中形成金属化部，所述金属化部限定所述第一肖特基二极管的阳极。
17.根据权利要求16所述的方法，包括：
在沉积所述钝化层之前，在所述衬底上涂覆铝镓氮化物层，其中：
形成沟槽包括将所述沟槽形成到所述铝镓氮化物层中；以及
在步骤e)，形成金属化部，所述金属化部与所述铝镓氮化物层形成肖特基接触。
18.根据权利要求17所述的方法，包括：
在所述铝镓氮化物层中形成局部开口，以及
在所述开口中形成绝缘栅极堆叠，所述绝缘栅极堆叠限定晶体管的栅极。
19.根据权利要求17所述的方法，包括：
通过在所述铝镓氮化物层的上表面上进行局部外延来形成氮化镓基的半导体区域，以及
在所述区域的上表面上形成金属化部，所述金属化部限定所述晶体管的所述栅极、并与所述区域的上表面接触。
20.根据权利要求12所述的方法，在形成钝化层之后进一步包括：
在所述钝化层中同时形成出现在所述衬底中或所述衬底上的第一沟槽、第二沟槽和第三沟槽；以及
在所述第一沟槽、所述第二沟槽和所述第三沟槽中同时形成第一金属化部、第二金属化部和第三金属化部，每个金属化部与所述衬底形成欧姆接触，并分别限定所述第一肖特基二极管的阴极接触、所述晶体管的源极接触、以及所述晶体管的漏极接触。
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