CN112068376A - 阵列基板以及显示装置 - Google Patents

Abstract

本发明提供一种阵列基板以及显示装置，阵列基板包括：数据线；栅极扫描线；第一像素电极，位于栅极扫描线的第一侧；第一薄膜晶体管，具有第一导电沟道；第二像素电极，位于栅极扫描线的第二侧；第二薄膜晶体管，具有第二导电沟道；第一薄膜晶体管的漏极与第一像素电极电连接，第一薄膜晶体管的栅极与栅极扫描线电连接；第二薄膜晶体管的漏极与第二像素电极电连接，第二薄膜晶体管的栅极与栅极扫描线电连接；第一薄膜晶体管和第二薄膜晶体管位于第一像素电极和第二像素电极之间，并且第一导电沟道的宽长比大于第二导电沟道的宽长比。本发明提供的阵列基板以及显示装置利于改善大视角色偏以及提高开口率。

Description

阵列基板以及显示装置

技术领域

本发明涉及电子技术领域，尤其涉及阵列基板以及显示装置。

背景技术

液晶显示器是市场上运用最为广泛的显示器，特别是广泛应用在液晶电视上。由于液晶分子双折射率关于视野角会产生明显的变化，液晶显示器在不同的视野角下会产生明显的色偏，劣化显示品味。这在VA模式中尤其严重。

目前为改善液晶显示器的大视角品味，主要的方法为设计多畴像素结构。在这之中，通过像素主、次区液晶驱动电压的不一致以实现多畴效果是一种被广泛应用的像素设计思想。

在保证实现多畴效果的前提下，尽量简化像素结构，提高像素开口率成为了多畴像素的设计考量点。

发明内容

本发明实施例提供一种阵列基板以及显示装置，具有改善色偏、提升开口率、控制简单的优点。

为实现上述目的，本发明提供了如下技术方案：

数据线；栅极扫描线；第一像素电极，位于所述栅极扫描线的第一侧；第一薄膜晶体管，具有第一导电沟道；第二像素电极，位于所述栅极扫描线的第二侧，所述栅极扫描线的第二侧位于所述栅极扫描线的第一侧的相反方向；第二薄膜晶体管，具有第二导电沟道；所述第一薄膜晶体管的漏极与所述第一像素电极电连接，所述第一薄膜晶体管的栅极与所述栅极扫描线电连接；所述第二薄膜晶体管的漏极与所述第二像素电极电连接，所述第二薄膜晶体管的栅极与所述栅极扫描线电连接；所述第一薄膜晶体管和所述第二薄膜晶体管位于所述第一像素电极和第二像素电极之间，并且所述第一导电沟道的宽长比大于所述第二导电沟道的宽长比。

本发明提供的阵列基板以及显示装置，通过在同一个栅极扫描线设置第一薄膜晶体管以及第二薄膜晶体管，并通过设置第一导电沟道的宽长比大于第二导电沟道的宽长比，从而使得第一薄膜晶体管和第二薄膜晶体管具有不同的充电能力，就能够使得与第一薄膜晶体管连接的第一像素电极、与第二薄膜晶体管连接的第二像素电极，在经过相同时序的充电过程后存在电位差，利于使得第一像素电极和第二像素电极的液晶旋转不同，更利于改善大视角色偏。

另外，同一栅极扫描线和同一数据线控制第一薄膜晶体管以及第二薄膜晶体管，相比现有的八畴结构的走线简便，开口率提升。此外，本方案相比于现有技术薄膜晶体管的数量少，金属走线少，简化了子像素的控制结构。

在其中一种可能的实现方式中，所述第一导电沟道的宽长比为所述第二导电沟道的宽长比的1.5倍-2倍。

通过上述方案，通过调整第一导电沟道的宽长比与第二导电沟道的宽长比，进而调整第一像素电极与第二像素电极之间的电压差，利于调整像素的色偏特性，改善显示品味。当第一导电沟道的宽长比，为第二导电沟道的宽长比的2倍左右时，改善相邻显示畴的色偏现象的效果较好。

在其中一种可能的实现方式中，所述第一导电沟道和所述第二导电沟道形成于同一有源区内。

通过上述方案，第一薄膜晶体管源、漏极，第二薄膜晶体管的源、漏极共用同一有源区，以使得第一薄膜晶体管和第二薄膜晶体管连接集中在栅极扫描线的某处，以便减小不透光金属的长度，提高阵列基板的开口率。

在其中一种可能的实现方式中，所述第二导电沟道在所述第一导电沟道的宽度方向的投影位于所述第一导电沟道内。

通过上述方案，第二导电沟道的宽度小于第一导电沟道的宽度，而对于宽长比中的长度，可相等也可不相等。

在其中一种可能的实现方式中，所述第二导电沟道沿其宽度方向的两条侧边与所述第一导电沟道沿其宽度方向的两条侧边之间具有预设间距。

通过上述方案，第二导电沟道和第一导电沟道之间具有预设间距，以便于阵列基板的均匀性。

在其中一种可能的实现方式中，所述第二导电沟道沿其宽度方向的一条侧边与所述第一导电沟道沿其宽度方向的一条侧边对齐。

通过上述方案，在刻蚀有源区时，第一导电沟道和第二导电沟道的一侧相对齐，减小需要刻蚀的精准度，以便简化刻蚀工艺。

在其中一种可能的实现方式中，所述第一薄膜晶体管包括第一漏极，所述第二薄膜晶体管包括第二漏极；所述第一漏极与所述第一像素电极电连接，所述第二漏极与所述第二像素电极电连接；所述第一薄膜晶体管和所述第二薄膜晶体管共用同一源极。

通过上述方案，通过第一薄膜晶体管和所述第二薄膜晶体管共用同一源极，并通过源极分别连接第一导电沟道以及第二导电沟道，以便减小遮光金属面积，使得有源区得到充分利用，并提高阵列基板的开口率。

在其中一种可能的实现方式中，所述栅极扫描线控制所述第一薄膜晶体管和所述第二薄膜晶体管同步打开，所述数据线对所述第一像素电极和第二像素电极同时充电，使得所述第一像素电极具有第一电压，所述第二像素电极具有第二电压；

所述第一电压和所述第二电压差值的绝对值在0V-2V。

通过上述方案，第一薄膜晶体管与第二薄膜晶体管采用不同沟道比，以实现第一像素电极以及第二像素电极充电能力的差异,从而实现明暗显示，用于改善色偏。

在其中一种可能的实现方式中，在最高显示灰阶时，所述第一电压和所述第二电压的差值的绝对值稳定在1.5V-2V。

在其中一种可能的实现方式中，所述第一电压和所述第二电压的差值的绝对值，与，所述第一导电沟道的宽长比与所述第二导电沟道的宽长比的比值呈正相关。

在其中一种可能的实现方式中，所述第一漏极和所述第二漏极往平行于所述栅极扫描线的延伸方向延伸，所述源极位于所述第一漏极和所述第二漏极之间、且平行于所述栅极扫描线；或，所述第一漏极和所述第二漏极的往垂直于所述栅极扫描线的延伸方向延伸，并且所述第一漏极和所述第二漏极往相反的方向延伸，至少部分所述源极位于所述第一漏极和所述第二漏极之间、且垂直于所述栅极扫描线。

通过上述方案，第一漏极和所述第二漏极的设置方向可平行于栅极扫描线，也可垂直于栅极扫描线，但是第一漏极和第二漏极的延伸方向是相平行的。设置源极的位置以及方向，以便合理利用有源区，并提高阵列基板的开口率。

在其中一种可能的实现方式中，所述源极包括第一段、第二段以及与所述第一段和第二段均连接的第三段；所述第一漏极设于所述第一段和第二段之间，所述第二段设于所述第二漏极和第一漏极之间。

通过上述方案，第一漏极的两侧分别设有一个第一导电沟道，第二漏极的一侧只设有一个导电沟道，如此，第一导电沟道的导电区域大于第二沟道的导电区域，以利于增加第一像素电极的电位。

并通过第一薄膜晶体管和所述第二薄膜晶体管共用同一源极的第二段，以便减小遮光金属面积，使得有源区得到充分利用，并提高阵列基板的开口率。

一种显示装置，包括壳体以及如上任一项所述的阵列基板。

通过上述方案，该显示装置在大视角下，产生的色偏小，具有视角宽、显像效果好的优点。

除了上面所描述的本发明实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本发明实施例所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。

图1为根据一示例性实施例提供的一种阵列基板的示意图；

图2为图1的部分示意图；

图3为图1的有源区的示意图；

图4为根据一示例性实施例提供的另一种阵列基板的部分示意图；

图5为图4的有源区的示意图；

图6为根据一示例性实施例提供的再一种阵列基板的部分示意图；

图7为根据一示例性实施例提供的又一种阵列基板的部分示意图；

图8为图7的有源区的示意图；

图9为现有的主区电位和次区电位在栅极扫描线Gate以及数据线Data的信号下，随时间变化的关系示意图；

图10为本申请的主区电位和次区电位在栅极扫描线Gate以及数据线Data的信号下，随时间变化的关系示意图；

图11为第一导电沟道的宽长比W₁/L₁与第二导电沟道的宽长比W₂/L₂的比值与主区、次区的电压之间的关系示意图；

图12为主区电压和次区电压之间的压差△V随充电时间变化的示意图；

图13为图12对应的色偏模拟示意图。

附图标记说明：

1、栅极扫描线；

2、第一像素电极；

3、第一导电沟道；

4、第二像素电极；

5、第二导电沟道；

6、有源区；61、第一部分；62、第二部分；

7、第一漏极；

8、第二漏极；

9、源极；91、第一段；92、第二段；93、第三段；

10、数据线。

通过上述附图，已示出本发明明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本发明构思的范围，而是通过参考特定实施例为本领域技术人员说明本发明的概念。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。

基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。

图1为根据一示例性实施例提供的一种阵列基板的示意图，图2为图1的部分示意图，参考图1和图2所示，一种阵列基板，包括衬底以及栅极扫描线1。其中，衬底位于阵列基板的底部。栅极扫描线1沉积在衬底上，栅极扫描线1可同层设有多条。栅极扫描线1的上方依次层叠半导体层和金属层，然后通过图案化在金属层形成源极、漏极以及数据线10，并在半导体层形成位于源极和漏极之间的有源区6。

在阵列基板中，可以间隔设置有多条相互平行的数据线10，数据线10和栅极扫描线1在空间上横纵交错设置，以便形成若干像素区域。一个像素区域内被分成上下两个子像素区域，即通过位于两个子像素区域之间的公共的栅极扫描线1将一个像素区域分为上下两个子像素区域。可将上方区域称为主区，将下方区域称为次区。主区和次区的像素电压不同。

另外，栅极扫描线1上沉积有第一薄膜晶体管以及第二薄膜晶体管。第一薄膜晶体管具有第一导电沟道3；第二薄膜晶体管具有第二导电沟道5。在第一薄膜晶体管以及第二薄膜晶体管的上方可沉积有第一像素电极2以及第二像素电极4，第一像素电可极位于主区内，第二像素电极4可位于次区内。第一薄膜晶体管和第二薄膜晶体管位于第一像素电极2和第二像素电极4之间。

此外，第一像素电极2和第二像素电极4分别电连接于栅极扫描线1，第一薄膜晶体管以及第二薄膜晶体管位于，第一像素电极2、第二像素电极4以及栅极扫描线1所构成的电路中。第一薄膜晶体管以及第二薄膜晶体管的栅极与栅极扫描线1电连接，栅极扫描线1接收时序脉冲信号，通过控制第一薄膜晶体管以及第二薄膜晶体管的启闭，来控制第一液晶电容(由第一像素电极2和公共电极形成)和第二液晶电容(由第二像素电极4和公共电极形成)所在的支路的通断，并且，第一薄膜晶体管以及第二薄膜晶体管的源极9可电连接同一数据线10，第一薄膜晶体管以及第二薄膜晶体管的漏极可分别电连接第一像素电极2以及第二像素电极4。从而可控制像素区域显示图像。

继续如图2所示，第一导电沟道3的宽长比大于第二导电沟道5的宽长比。根据充电电流公式：

I_on为充电电流，μ为载流子迁移率，C为薄膜晶体管的栅极电容，W为薄膜晶体管的沟道的宽度，L为薄膜晶体管的沟道的长度，V_f为薄膜晶体管栅极正向电压，V_t为薄膜晶体管阈值电压。

由上述公式可知，W/L的值越大，充电电流的值越大，充电速率越大。本实施例第一导电沟道3的宽长比为W₁/L₁，第二导电沟道5的宽长比为W₂/L₂。第一导电沟道3的大于第二导电沟道5的宽长比，即W₁/L₁＞W₂/L₂。通过在同一个栅极扫描线1设置第一薄膜晶体管以及第二薄膜晶体管，并通过设置第一导电沟道3的宽长比大于第二导电沟道5的宽长比，从而使得第一薄膜晶体管和第二薄膜晶体管具有不同的充电能力，就能够使得与第一薄膜晶体管连接的第一像素电极2、与第二薄膜晶体管连接的第二像素电极4，在经过相同时序的充电过程后存在电位差，利于使得第一像素电极2和第二像素电极4的液晶旋转不同，利于实现明暗显示，更利于改善大视角色偏。

另外，同一栅极扫描线和同一数据线控制第一薄膜晶体管以及第二薄膜晶体管，相比现有的八畴结构的走线简便，开口率提升。此外，本方案相比于现有技术薄膜晶体管的数量少，金属走线少，简化了子像素的控制结构。

此外，上文提到的一个像素区域内设有第一像素电极和第二像素电极，第一像素电极和第二像素电极具有不同的沟道比。而一个阵列基板具有若干像素区域，相邻两个像素区域内的像素电极的沟道比也可不相同，以便改善阵列基板相邻像素区域处的色偏。

图9为现有的主区电位和次区电位在栅极扫描线Gate以及数据线Data的信号下，随时间变化的关系示意图，由图9可知，本级Gate打开，主区的第一像素电极和次区的第二像素电极充电至同一电位，并通过后级Gate开启放电回路，使次区的第二像素电极漏电，进而使得第一像素电极与第二像素电极产生压差。主区、次区压差受预充时长影响，预充过长导致第二像素充电放电同时进行，容易出现次区电压过度释放，进而充电率严重不足。不能使用预充，影响GOA(Gate On Array)区内的薄膜晶体管开启的稳定性。

图10为本申请的主区电位和次区电位在栅极扫描线Gate以及数据线Data的信号下，随时间变化的关系示意图，比较图9与图10可知，与现有相比，本方案在本级Gate打开后，运用TFT充电能力差别，直接使得第一像素电极与第二像素电极产生压差。主区、次区压差不受预充时长影响。可以灵活选取预充时间，预充可以提高GOA(Gate On Array)区内薄膜晶体管开启的稳定性。

图11为本实施例的第一导电沟道3的宽长比W₁/L₁与第二导电沟道5的宽长比W₂/L₂的比值与主区、次区的电压之间的关系示意图，如图11可知，可通过调整W₁/L₁、W₂/L₂之间的比值，来实现驱动所需的主区、次区驱动压差△V。

其中，预设时间内，在所述栅极扫描线控制下，所述第一薄膜晶体管和所述第二薄膜晶体管同步打开，数据信号对所述第一像素电极和第二像素电极同时充电，使得所述第一像素电极具有主区电压和所述第二像素电极具有次区第二电压；所述主区电压和所述次区电压差值的绝对值保持在0V-2V。

也就是说，开始时刻，主区电压和次区电压相等。随接入电信号，主区电压和次区电压逐渐增大。主区电压和次区电压之间的绝对值的差值在逐渐增大。当到达某一时刻主区电压和次区电压的电压维持稳定，主区电压和次区电压之间的压差也稳定。

另外，通过调整第一导电沟道的宽长比与第二导电沟道的宽长比，就能够调整第一像素电极与第二像素电极之间的电压差。所述第一电压和所述第二电压的差值的绝对值，与，第一导电沟道宽长比与第二导电沟道宽长比的比值呈正相关。即所述第一电压和所述第二电压的差值的绝对值，随，第一导电沟道宽长比与第二导电沟道宽长比的比值的增大而增大。

其中，经发明人反复试验，第一导电沟道3的宽长比与第二导电沟道5的宽长比的比值选取在1.5倍-2倍的范围内时，阵列基板处于最高灰阶状态下，主区电压和次区电压在维持稳定后的差值在1.5V-2V，就能够很好地平衡阵列基板的充电率以及改善显示品味。需要说明的是，不同灰阶下，主区电压和次区电压在维持稳定后之间的差值绝对值不一致。该电压差值绝对值与灰阶的阶数正相关。

进一步地，当第一导电沟道的宽长比与第二导电沟道的宽长比在1.75倍-1.85倍时，阵列基板处于最高灰阶状态下，主区电压和次区电压在维持稳定后的差值在1.5V-1.7V，对于改善阵列基板的显示品位的效果更优。

有鉴于此，第一薄膜晶体管与第二薄膜晶体管采用不同且合适的沟道比，以实现第一像素电极以及第二像素电极充电能力的差异,从而实现明暗显示，用于改善色偏。

图12为主区电压和次区电压之间的压差△V，随充电时间变化的示意图，图13为图12对应的色偏模拟示意图，如图12和图13所示，光学模拟表明，在△V在建议极大值至建议极小值间时，各竖向视角对应的色偏值均在8畴最大色偏基准之下，色偏程度明显低于参考4畴水平，与参考8畴水平相当，其中△V取中心值时，色偏最小。即W₁/L₁与W₂/L₂的比值为2:1左右时，可以产生最佳的△V,使色偏最小。

另外，如图12和图13所示，存在极小充电时间和极大充电时间组成的时间区间，该时间区间内对应的△V能够满足8畴显示需求。

此外，还存在与最佳的△V对应的最佳充电时间，特别地，经发明人测试，W₁/L₁与W₂/L₂的比值为2:1左右时，特别是比值在1.75-1.85时，最佳充电时间对应上述时间区间的中心充电时间，此时的时间区间宽度足够大，且关于最佳充电时间对称。

需要说明的是，在实际操作过程中，我们可以通过例如工艺、软件补偿技术等调整手段，使面内的充电时间尽量靠近最佳充电时间。

综上所述，本方案的阵列基板，可根据具体显示需求，调整W₁/L₁以及W₂/L₂，实现8畴驱动所需的主区、次区驱动压差△V。本方案的8畴走线布局与4畴架构接近，面内负载对信号的影响较小。在光学上，走线面积较小，物理开口率较高。子像素间的像素电极压差在相同的充电时间内产生，可以采用采用有预充的Gate信号，保证薄膜晶体管的开启均匀性。子像素间的像素电极压差在相同的充电时间内产生，可以采用采用有预充的Gate信号，保证薄膜晶体管的开启均匀性。面内△V的均匀性可以通过相位补偿技术维持。

图2为图1的部分示意图，图3为图1的有源区6的示意图，图4为根据一示例性实施例提供的另一种阵列基板的部分示意图，图5为图4的有源区6的示意图，图6为根据一示例性实施例提供的再一种阵列基板的部分示意图，如图2-图6所示，第一导电沟道3和第二导电沟道5形成于同一有源区6内。也就是说，第一薄膜晶体管源、漏极，第二薄膜晶体管的源、漏极共用同一有源区6，以使得第一薄膜晶体管和第二薄膜晶体管连接集中在栅极扫描线1的某处，以便减小不透光金属的长度，提高阵列基板的开口率。

其中，第一薄膜晶体管包括第一漏极7，第二薄膜晶体管包括第二漏极8；第一薄膜晶体管和第二薄膜晶体管共用同一源极9。也就是说，通过第一薄膜晶体管和第二薄膜晶体管共用同一源极9，并通过源极9分别连接第一导电沟道3以及第二导电沟道5，以便减小遮光金属面积，使得有源区6得到充分利用，并提高阵列基板的开口率。

需要说明的是，第二导电沟道5和第一导电沟道3的设置方式，包括但不限于如下几种可能的实现方式：

在其中一种可能的实现方式中，如图1-图6，第二导电沟道5在第一导电沟道3的宽度方向的投影位于第一导电沟道3内。也就是说，第二导电沟道5的宽度小于第一导电沟道3的宽度，而对于宽长比中的长度，可相等也可不相等。

其中，有源区6可包括第一部分61以及第二部分62，第二部分62在宽度方向的投影位于第一部分61内；第一导电沟道3的宽度为第一部分61的宽度，第二导电沟道5的宽度为第二部分62的宽度。也就是说，通过改变第一部分61的宽度，就能够改变第一导电沟道3的宽度；同理，通过改变第二部分62的宽度，就能改变第二导点沟道的宽度。如此，设计人员只需设定第一部分61和第二部分62的宽度即可。而对于宽长比中的长度，可相等也可不相等。

一示例性地，如图2和图3所示，所述第二导电沟道5沿其宽度方向的两条侧边与所述第一导电沟道3沿其宽度方向的两条侧边之间具有预设间距。也就是说，第二导电沟道5和第一导电沟道3之间具有预设间距，以便于阵列基板的均匀性。

另一示例性地，如图4和图5所示，第二导电沟道5沿其宽度方向的一条侧边与第一导电沟道3沿其宽度方向的一条侧边对齐。也就是说，在刻蚀有源区6时，第一导电沟道3和第二导电沟道5的一侧相对齐，减小需要刻蚀的精准度，以便简化刻蚀工艺。

在另一种可能的实现方式中，源极9包括第一段91、第二段92以及与第一段91和第二段92均连接的第三段93；第一漏极7设于第一段91和第二段92之间，第二段92设于第二漏极8和第一漏极7之间。也就是说，第一漏极7的两侧分别设有一个第一导电沟道3，第二漏极8的一侧只设有一个导电沟道，如此，第一导电沟道3的导电区域大于第二沟道的导电区域，以利于增加第一像素电极2的电位。

并通过第一薄膜晶体管和第二薄膜晶体管共用同一源极9的第二段92，以便减小遮光金属面积，使得有源区6得到充分利用，并提高阵列基板的开口率。

如图2和图4所示，第一漏极7和第二漏极8往平行于栅极扫描线1的延伸方向延伸，源极9位于第一漏极7和第二漏极8之间、且平行于栅极扫描线1。或如图6和图7所示，第一漏极7和第二漏极8的往垂直于栅极扫描线1的延伸方向延伸，并且第一漏极7和第二漏极8往相反的方向延伸，至少部分源极9位于第一漏极7和第二漏极8之间、且垂直于栅极扫描线1。

也就是说，第一漏极7和第二漏极8的设置方向可平行于栅极扫描线1，也可垂直于栅极扫描线1，但是第一漏极7和第二漏极8的延伸方向是相平行的。设置源极9的位置以及方向，以便合理利用有源区6，并提高阵列基板的开口率。

一种显示装置，包括壳体以及如上任一示例的阵列基板。该显示装置在大视角下，产生的色偏小，具有视角宽、显像效果好的优点。

其中，“上”、“下”等的用语，是用于描述各个结构在附图中的相对位置关系，仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。

此外，在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示意性实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (14)

1.一种阵列基板，其特征在于，包括：

数据线；

栅极扫描线；

第一像素电极，位于所述栅极扫描线的第一侧；

第一薄膜晶体管，具有第一导电沟道；

第二像素电极，位于所述栅极扫描线的第二侧，所述栅极扫描线的第二侧位于所述栅极扫描线的第一侧的相反方向；

第二薄膜晶体管，具有第二导电沟道；

所述第一薄膜晶体管的漏极与所述第一像素电极电连接，所述第一薄膜晶体管的栅极与所述栅极扫描线电连接；

所述第二薄膜晶体管的漏极与所述第二像素电极电连接，所述第二薄膜晶体管的栅极与所述栅极扫描线电连接；

所述第一薄膜晶体管和所述第二薄膜晶体管位于所述第一像素电极和第二像素电极之间，并且所述第一导电沟道的宽长比大于所述第二导电沟道的宽长比。

2.根据权利要求1所述的阵列基板，其特征在于，所述第一导电沟道的宽长比为所述第二导电沟道的宽长比的1.5倍-2倍。

3.根据权利要求2所述的阵列基板，其特征在于，所述第一导电沟道的宽长比为所述第二导电沟道的宽长比的1.75倍-1.85倍。

4.根据权利要求1所述的阵列基板，其特征在于，所述第一导电沟道和所述第二导电沟道形成于同一有源区内。

5.根据权利要求4所述的阵列基板，其特征在于，所述第二导电沟道在所述第一导电沟道的宽度方向的投影位于所述第一导电沟道内。

6.根据权利要求5所述的阵列基板，其特征在于，所述第二导电沟道沿其宽度方向的两条侧边与所述第一导电沟道沿其宽度方向的两条侧边之间具有预设间距。

7.根据权利要求5所述的阵列基板，其特征在于，所述第二导电沟道沿其宽度方向的一条侧边与所述第一导电沟道沿其宽度方向的一条侧边对齐。

8.根据权利要求1-7任一项所述的阵列基板，其特征在于，所述第一薄膜晶体管和所述第二薄膜晶体管共用同一源极。

9.根据权利要求8所述的阵列基板，其特征在于，所述栅极扫描线控制所述第一薄膜晶体管和所述第二薄膜晶体管同步打开，所述数据线对所述第一像素电极和第二像素电极同时充电，使得所述第一像素电极具有第一电压，所述第二像素电极具有第二电压；

所述第一电压和所述第二电压差值的绝对值在0V-2V。

10.根据权利要求9所述的阵列基板，其特征在于，在最高显示灰阶时，所述第一电压和所述第二电压的差值的绝对值稳定在1.5V-2V。

11.根据权利要求9所述的阵列基板，其特征在于，所述第一电压和所述第二电压的差值的绝对值，与，所述第一导电沟道的宽长比与所述第二导电沟道的宽长比的比值正相关。

12.根据权利要求8所述的阵列基板，其特征在于，所述第一薄膜晶体管的漏极和所述第二薄膜晶体管的漏极往平行于所述栅极扫描线的延伸方向延伸，所述源极位于所述第一薄膜晶体管的漏极和所述第二薄膜晶体管的漏极之间、且所述源极平行于所述栅极扫描线；或，

所述第一薄膜晶体管的漏极和所述第二薄膜晶体管的漏极往垂直于所述栅极扫描线的方向延伸，并且所述第一薄膜晶体管的漏极和所述第二薄膜晶体管的漏极往相反的方向延伸，至少部分所述源极位于所述第一薄膜晶体管的漏极和所述第二漏极薄膜晶体管的之间、且所述源极垂直于所述栅极扫描线。

13.根据权利要求8所述的阵列基板，其特征在于，所述源极包括第一段、第二段以及与所述第一段和第二段均连接的第三段；

所述第一漏极设于所述第一段和第二段之间，所述第二段设于所述第二漏极和第一漏极之间。

14.一种显示装置，其特征在于，包括壳体以及如权利要求1-13任一项所述的阵列基板。

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