CN111987587A - 半导体芯片与垂直腔表面发射激光器装置及其形成方法 - Google Patents

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Abstract

本公开的各种实施例涉及一种垂直腔表面发射激光器(VCSEL)装置。所述垂直腔表面发射激光器装置包括结合凸块、垂直腔表面发射激光器结构以及结合环。结合凸块上覆在衬底上。垂直腔表面发射激光器结构上覆在结合凸块上。垂直腔表面发射激光器结构包括第一反射器、光学有源区及第二反射器。第二反射器上覆在光学有源区上，第一反射器在光学有源区之下。结合环上覆在衬底上且在横向上与结合凸块隔开。结合环连续地延伸而围绕结合凸块。

Description

半导体芯片与垂直腔表面发射激光器装置及其形成方法
技术领域
本公开涉及一种用于减轻III-V族管芯及CMOS管芯的空间污染的凸块结合结构。
背景技术
半导体芯片被用于各种电子装置及其他装置中，并且是众所周知的。目前这种芯片的广泛使用以及消费者对更强大及体积更小的装置的需求促使芯片制造商不断减小芯片的实体大小并不断增强芯片的功能。为缩小芯片的面积，制造商日渐研发而获得更小的特征大小及管芯大小，从而使得更多的管芯形成于给定的晶片大小内。设想下一代制作方法以将III-V族类型装置集成到互补金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)芯片或晶片，且以高可靠性、高速度及节省的占用面积(footprintefficient)来实现此设想。
发明内容
根据本揭露的一些实施例，直腔表面发射激光器直腔表面发射激光器装置包括：结合凸块、第一垂直腔表面发射激光器结构以及结合环。所述结合凸块上覆在衬底上。所述第一垂直腔表面发射激光器结构上覆在所述结合凸块上。所述第一垂直腔表面发射激光器结构包括第一反射器、光学有源区及第二反射器。所述第二反射器上覆在所述光学有源区上，所述第一反射器在所述光学有源区之下。所述结合环上覆在所述衬底上且在横向上与所述结合凸块隔开。所述结合环连续地延伸而围绕所述结合凸块。
根据本揭露的一些实施例，半导体芯片包括多个半导体装置、内连线结构、多个结合凸块、多个垂直腔表面发射激光器结构、结合层堆叠以及结合环。所述多个半导体装置设置在衬底之上。所述内连线结构设置在所述半导体装置之上且电耦合到所述多个半导体装置。所述多个结合凸块上覆在所述内连线结构上。所述多个垂直腔表面发射激光器结构分别上覆在所述多个结合凸块上。所述结合层堆叠设置在所述多个垂直腔表面发射激光器结构与所述多个结合凸块之间。结合环环绕所述多个结合凸块。所述多个垂直腔表面发射激光器结构及所述多个结合凸块在横向上以一或多个非零距离而与所述结合环间隔开。
根据本揭露的一些实施例，一种形成垂直腔表面发射激光器装置的方法包括：提供具有内连线结构的互补金属氧化物半导体衬底，所述内连线结构上覆在所述互补金属氧化物半导体衬底上；在所述内连线结构之上形成多个结合凸块及多个结合环；将第一III-V族管芯及第二III-V族管芯分别结合到所述多个结合环，所述结合工艺在所述第一III-V族管芯与所述内连线结构之间密封出第一空腔且在所述第二III-V族管芯与所述内连线结构之间密封出第二空腔；围绕所述第一III-V族管芯及所述第二III-V族管芯形成模制层，其中所述多个结合环阻挡所述模制层形成于所述第一III-V族管芯及所述第二III-V族管芯下方；移除所述模制层；以及在所述多个结合凸块中的每一结合凸块之上形成垂直腔表面发射激光器结构，其中所述多个垂直腔表面发射激光器结构的外侧壁在横向上位于所述多个结合环中的一者的内侧壁之间。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A示出包括CMOS集成芯片(integrated chip，IC)及III-V族装置结构的三维集成芯片(three-dimensional integrated chip，3DIC)的一些实施例的剖视图。
图1B示出图1A所示3DIC的俯视图的一些实施例，如图1A及图1B中的切割线所示。
图2A及图2B示出上覆在结合结构上的垂直腔表面发射激光器(vertical cavitysurface emitting laser，VCSEL)结构的各种实施例的剖视图。
图3A及图3B示出图2A及2B图所示结合结构的各种实施例的剖视图。
图4A到图4D示出图1A所示3DIC的各种实施例的剖视图。
图5示出包括CMOS IC及III-V族装置结构的三维集成芯片(3DIC)的一些实施例的剖视图。
图6示出图5所示3DIC的俯视图的一些实施例，如图5及图6中的切割线所示。
图7到图19示出阐述根据本公开的制作3DIC的方法的各种视图。
图20示出以流程图格式呈现的方法，其示出形成3DIC的方法的一些实施例，所述3DIC包括CMOS IC及III-V族装置结构。
具体实施方式
本公开提供用于实施本公开的不同特征的许多不同的实施例或实例。以下为简化本公开而阐述了组件及排列的具体实例。当然，这些仅为实例而不旨在进行限制。举例来说，以下说明中将第一特征形成于第二特征“之上”或第一特征“上”可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、以使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，可在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身指示所论述的各种实施例和/或配置之间的关系。
另外，本文中可能使用例如“位于...之下(beneath)”、“位于...下面(below)”、“下部的(lower)”、“位于...上方(above)”、“上部的(upper)”等空间相对性用语以便于阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或其他取向)，且本文中所用的空间相对性描述语可同样相应地进行解释。
目前已知的用于将包括垂直腔表面发射激光器(VCSEL)装置的III-V族类型管芯与互补金属氧化物半导体(CMOS)管芯集成在一起的工艺可涉及在CMOS晶片上个别地放置多个III-V族类型管芯以及在CMOS晶片与所述多个III-V族类型管芯接触的地方产生结合。这种工艺通常被称为“拾取及放置”工艺。CMOS晶片包括上覆在衬底上的结合晶种层及上覆在结合晶种层上的多个结合凸块。III-V族类型管芯分别包括上覆在III-V族类型结构上的牺牲衬底。在“拾取及放置”工艺期间，将III-V族类型管芯放置在结合凸块上，且接着将III-V族类型管芯结合到CMOS晶片。在结合工艺之后，围绕每一III-V族类型管芯设置模制层以使得模制层设置在每一结合凸块之间的结合晶种层上方。执行第一移除工艺以移除牺牲衬底并暴露出III-V族类型结构，以使得模制层余留在结合晶种层与III-V族类型结构之间。将III-V族类型结构图案化以形成多个VCSEL装置。执行第二移除工艺以移除模制层且接着形成导通孔，所述导通孔从CMOS晶片延伸到每一VCSEL装置的顶部。接着将衬底单体化。
“拾取及放置”工艺的挑战在于围绕每一结合凸块设置的模制层。模制层可能减弱形成导通孔的能力。在第一移除工艺之后，模制层经历多个处理步骤(例如，干法刻蚀工艺、平坦化工艺和/或形成工艺等)。在这些处理步骤期间，模制层被化学硬化以使得湿法刻蚀工艺可能无法移除模制层。因此，利用高功率干法刻蚀工艺来移除模制层。然而，在高功率干法刻蚀工艺期间，导电材料可能再沉积(re-deposit)在不希望的位置，从而使VCSEL装置无法工作。
在一些实施例中，本公开涉及一种防止硬化的模制层在3DIC的制作期间减弱形成导通孔的能力的方法。举例来说，为减弱硬化的模制层的影响，可在结合凸块周围形成结合环。在CMOS晶片上的每一III-V族类型管芯皆形成有结合环。结合环被配置成阻止在每一III-V族类型管芯与结合晶种层之间形成模制层。因此，在第一移除工艺之后，在结合晶种层与每一III-V族类型结构之间不存在模制层。通过阻止在每一III-V族类型管芯与结合晶种层之间形成模制层，可使用湿法刻蚀工艺来形成导通孔(因为将不会对硬化的模制层进行刻蚀)，从而减轻导电材料再沉积在不期望的位置的问题。如此一来，部分地增加VCSEL装置的稳定性及可靠性。
参照图1A，提供三维集成芯片(3DIC)100的一些实施例，其中III-V族装置结构104上覆在互补金属氧化物半导体(CMOS)IC 102上。
CMOS IC 102可包括上覆在衬底105(在一些实施例中，被称为CMOS衬底)上的层间介电(inter-level dielectric，ILD)结构106。ILD结构106包括接触焊盘108。在一些实施例中，接触焊盘108通过金属层(未示出)(例如，导线及通孔)电耦合到设置在衬底105之上的半导体装置(未示出)(例如，晶体管)。金属堆叠结构110上覆在ILD结构106上。结合晶种层112上覆在金属堆叠结构110上，且结合环114上覆在结合晶种层112及金属堆叠结构110的外围段上。结合凸块116在横向上偏离结合环114且上覆在接触焊盘108上。在一些实施例中，结合凸块116、结合晶种层112及结合环114包含相同的材料(例如，金)。
III-V族装置结构104设置在介电结构132中，且可包括上覆在结合层堆叠120上的垂直腔表面发射激光器(VCSEL)结构111。VCSEL结构111包括第一反射器124、光学有源区128、第二反射器130及侧壁间隔件126。导通孔118从金属堆叠结构110延伸到VCSEL结构111的第二反射器130的上表面。导通孔118被配置成将第二反射器130电耦合到接触焊盘108。结合层堆叠120被配置成有助于在制作期间将III-V族装置结构104结合到CMOS IC 102且将第一反射器124电耦合到接触焊盘108。
在VCSEL结构111的操作期间，在导通孔118及结合层堆叠120两端施加偏压，这使得光学有源区128发射光113。第一反射器124及第二反射器130被定位成使所产生的光113在第一反射器124及第二反射器130之间反射多次，且由于干涉的影响，一些图案和/或频率的光通过相长干涉(constructive interference)而被放大，而其他图案和/或频率的光被相消干涉(destructive interference)衰减。这样一来，在第一反射器124与第二反射器130之间来回多次反射之后，光113以预定波长通过VCSEL结构111的顶表面射出(passout)。在一些实施例中，在导通孔118与VCSEL结构111的顶表面之间设置有开孔(未示出)，以使得开孔引导光113的发射。
参照图1B的俯视图，结合环114环绕VCSEL结构111且环绕一组结合凸块116(例如，6个结合凸块116)以使得结合环114是具有与结合凸块116近似相同的高度的连续层。在一些实施例中，当从上方观察时，结合环114可具有圆形/椭圆形或多边形(例如，三角形、正方形、矩形、五边形、六边形、七边形、八边形等)形状。在一些实施例中，当从上方观察时，结合凸块116可具有圆形/椭圆形或多边形(例如，三角形、正方形、矩形、五边形、六边形、八边形等)形状。III-V族装置结构104a到104d分别上覆在结合环114上。通过以结合环114环绕每一组结合凸块116，在3DIC 100的制作期间将不会围绕结合凸块116形成模制层。此转而允许湿法刻蚀工艺用于形成导通孔118，且因此减轻在3DIC 100的制作期间导电材料再沉积在VCSEL结构111上的问题，从而提高每一VCSEL结构111的可靠性及稳定性。
参照图2A，提供图1A所示VCSEL结构111以及下伏层的各种实施例的剖视图200a。
第一反射器124及第二反射器130由具有不同折射率的两种不同材料的交替层构成。交替层的堆叠包括第一层202及第二层204。在一些实施例中，第一层202及第二层204可分别由不同浓度的砷化铝镓(AlGaAs)构成。举例来说，第一层202可包含AlxGaAs以使得x处于0到0.9的范围内，第二层204可包含AlyGaAs以使得y处于0.1到0.99的范围内，且使得x是与y不同的值。举例来说，第一层202可包含GaAs，且第二层204可包含AlAs。在一些实施例中，第一反射器124及第二反射器130各自包括1对到100对第一层202及第二层204的交替层。在一些实施例中，光学有源区128可例如为或可包含铟镓砷(InzGaAs)w，其中z处于近似0.1到0.9的范围内且w处于近似1到5的范围内。光学有源区128可例如具有处于近似1纳米到20纳米的范围内的厚度。
在一些实施例中，第一反射器124及第二反射器130可分别是包含成对堆叠205的分布式布拉格反射器(distributed Bragg reflector，DBR)。成对堆叠205包括第一层202及第二层204。每一对堆叠205的厚度可约为波长的一半，其中波长是对应于从VCSEL结构111发射的光113的波长。举例来说，如果从VCSEL结构111发射的波长是800纳米，则每一对堆叠205的厚度为近似400纳米。每一单独的层(亦即第一层202及第二层204)的厚度可约为波长的四分之一。在一些实施例中，第一层202可具有处于近似4纳米到100纳米的范围内的厚度和/或第二层204可具有处于近似4纳米到100纳米范围内的厚度。刻蚀停止层207可上覆在第二反射器130上。刻蚀停止层207可例如包含碳化硅、氮化硅等。侧壁间隔件126具有圆形上部隅角，且可例如为或可包含氮化物，例如氮化钛或氮化硅。在一些实施例中，可省略刻蚀停止层207(未示出)。
参照图2B，提供图2A所所示VCSEL结构111的各种实施例的剖视图200b，其中第一反射器124及第二反射器130的外侧壁彼此对齐。
参照图3A，提供在图2A所示VCSEL结构111下方的层的各种实施例的剖视图300a。
在一些实施例中，金属堆叠结构110包括第一金属层302、第二金属层304及第三金属层306。第一金属层302可例如为或可包含钛或钽等和/或具有处于大约250纳米到350纳米的范围内的厚度。第二金属层304可例如为或可包含铜、铝等，和/或可例如具有处于大约40纳米到60纳米的范围内的厚度。第三金属层306可例如为或可包含钛、钨、钛钨等，和/或可例如具有处于大约300纳米到340纳米的范围内的厚度。结合晶种层112可例如为或可包含金、铜、铝等，和/或可例如具有处于大约130纳米到170纳米的范围内的厚度。结合凸块116可例如为或可包含金、铜、铝等，和/或可例如具有处于大约0.9微米到1.1微米的范围内的厚度。在一些实施例中，在形成金属堆叠结构110、结合晶种层112及结合凸块116期间，前述结构(金属堆叠结构110、结合晶种层112及结合凸块116)未被暴露于退火工艺。
在一些实施例中，结合层堆叠120包括单独的结合层308a、结合层308b、结合层308c、结合层308d、结合层308e及结合层308f。结合层308a可例如为或可包含金和/或可例如具有处于大约150纳米到250纳米的范围内的厚度。在一些实施例中，结合层308a及结合凸块116在结合界面320处会合。结合界面320可包括金属键，例如金-金键。结合层308b可例如为或可包含钛、钽等，和/或可例如具有处于大约4纳米到6纳米的范围内的厚度。结合层308c可例如为或可包含金和/或可例如具有处于大约150纳米到250纳米的范围内的厚度。结合层308d可例如为或可包含镍和/或具有处于大约20纳米到30纳米的范围内的厚度。结合层308e可例如为或可包含锗、金、锗金等和/或可例如具有处于大约80纳米到120纳米的范围内的厚度。结合层308f可例如为或可包含镍和/或具有处于大约2纳米到3纳米的范围内的厚度。在一些实施例中，在形成结合层308a、308b期间，前述层未被暴露于退火工艺。在又一个实施例中，在形成结合层308c到308f期间，将上述层暴露于退火工艺。
在一些实施例中，结合层308a被配置成有利于结合界面320处的金属结合。结合层308b到308f可被配置成在结合层308a与VCSEL结构(图2A所示的VCSEL结构111)之间实现欧姆接触。
参照图3B，提供图3A所示结构的各种实施例的剖视图300b。
在一些实施例中，结合层堆叠120包括单独的结合层310a、结合层310b及结合层310c。结合层310a可例如为或可包含金和/或具有处于大约0.5微米到5微米的范围内的厚度。结合层310b可例如为或可包含金和/或具有处于大约50纳米到800纳米的范围内的厚度。结合层310c可例如为或可包含镍、金、镍金等，和/或具有处于大约50纳米到500纳米的范围内的厚度。
在一些实施例中，结合层310a被配置成有利于结合界面320处的金属结合。结合层310b到310c可被配置成在结合层310a与VCSEL结构(图2A所示的VCSEL结构111)之间实现欧姆接触。
参照图4A，提供包括上覆在互补金属氧化物半导体(CMOS)IC 102上的III-V族装置结构104的3DIC 400a的一些附加实施例的剖视图。
CMOS IC 102包括上覆在衬底105上的内连线结构403。半导体装置402(例如，晶体管)设置在衬底105之上。举例来说，如果半导体装置402被配置成晶体管，则它们分别包括上覆在栅极介电质上的栅极电极以及设置在栅极电极的相对两端上的源极/漏极区。内连线结构403包括层间介电(ILD)结构106、内连线通孔404、内连线导线406及接触焊盘108。内连线通孔404及内连线导线406以及接触焊盘108被配置成将半导体装置402电耦合到VCSEL结构111。在一些实施例中，导通孔118通过内连线结构403电耦合到半导体装置402。
参照图4B，提供与图4A所示3DIC 400a的各种实施例对应的3DIC 400b的剖视图。
在III-V族装置结构104与CMOS IC 102之间设置有管芯405。管芯405包括设置在金属堆叠结构110与载体衬底426(例如，中介衬底)之间的上部ILD结构412。内连线通孔430设置在接触焊盘108与下部接触焊盘428之间。多个衬底穿孔(through substrate via，TSV)424延伸穿过载体衬底426并将多个焊料凸块422电耦合到下部接触焊盘428。在一些实施例中，在TSV 424与焊料凸块422之间可设置有一个或多个重布线层(未示出)和/或在TSV424与下部接触焊盘428之间可设置有一个或多个重布线层(未示出)。
焊料凸块422直接上覆在设置在ILD结构106内的结合焊盘420上。结合焊盘420电耦合到顶部内连线导线层406以使得结合焊盘420电耦合到半导体装置402。在结合焊盘420与顶部内连线导线层406之间设置有钝化层418。因此，管芯405被配置成将VCSEL结构111电耦合到半导体装置402。
参照图4C，提供与图4B所示3DIC 400b的各种实施例对应的3DIC 400c的剖视图。
在TSV 424之间形成有隔离结构440以在相邻的TSV 424之间提供电隔离。在一些实施例中，隔离结构440分别可从载体衬底426的上表面延伸到载体衬底426的下表面。
参照图4D，提供与图4B所示3DIC 400b的各种实施例对应的3DIC 400d的剖视图。
第一掺杂区450及第二掺杂区452是载体衬底426的掺杂区。在一些实施例中，第一掺杂区450及第二掺杂区452从载体衬底426的上表面延伸到载体衬底426的下表面。第一掺杂区450包括第一掺杂类型(例如，n型)，第二掺杂区452包括第二掺杂类型(例如，p型)以使得第一掺杂类型与第二掺杂类型相反。在第一掺杂区450及第二掺杂区452的外部区处形成耗尽区(depletion region)有利于第一掺杂区450、第二掺杂区452与载体衬底426的相邻的区之间的电隔离。因此，第一掺杂区450及第二掺杂区452被配置成将TSV 424彼此电隔离，从而增强VCSEL结构111的稳定性及可靠性。
参照图5，提供三维集成芯片(3DIC)500的一些实施例，其中III-V族装置结构104a到104b上覆在互补金属氧化物半导体(CMOS)IC 102上。
III-V族装置结构104a到104b分别包括VCSEL结构111且各自上覆在结合环114上。每一III-V族装置结构104a到104b被限制在结合环114的外侧壁内。在一些实施例中，金属堆叠结构110在每一结合环114之间连续地延伸。
参照图6，提供根据图5及图6中的切割线而得出的图5所示3DIC 500的一些实施例的俯视图。
如图6所示，每一III-V族装置结构104a到104b包括分别上覆在结合凸块116上的多个VCSEL结构(例如，10个VCSEL结构111)。每一III-V族装置结构104a到104b内的所述多个VCSEL结构111横向地位于每一结合环114的内侧壁之间。通过以结合环114环绕每一III-V族装置结构104a到104b，模制层(未示出)在3DIC 500的制作期间将被限制在每一结合环114的横向上的外侧的区(例如，横向偏离每一结合环114的外侧壁)。这部分地减轻在3DIC500的制作期间导电材料再沉积在VCSEL结构111上的问题，从而提高每一VCSEL结构111的稳定性及可靠性。
图7到图19示出根据本公开的形成三维集成芯片(3DIC)的方法的一些实施例的各种视图700到1900，三维集成芯片包括互补金属氧化物半导体(CMOS)IC及III-V族装置结构。尽管参照一种方法阐述了图7到图19所示视图700到1900，然而将理解，图7到图19所示结构并非仅限于所述方法而是可独立于所述方法。尽管图7到图19被阐述为一系列动作，然而将理解，这些动作并非限制性的，原因在于所述动作的次序在其他实施例中可改变，且所公开的方法也适用于其他结构。在其他实施例中，可整体地或部分地省略所示出和/或所阐述的一些动作。
如图7的剖视图700所示，提供载体衬底702，且在载体衬底702之上生长介电层704。在一些实施例中，载体衬底702可例如为或可包含镓、砷、砷化镓等和/或以处于大约150微米到250微米的范围内的厚度形成。举例来说。介电层704可为或可包含载体衬底702的氧化物。通过外延工艺在载体衬底702之上形成III-V族结构706。III-V族结构706包括第一反射器124、光学有源区128及第二反射器130。第一反射器124、光学有源区128及第二反射器130可例如分别包含III-V族材料。第一反射器124可掺杂有第一掺杂类型(例如，n型)，且第二反射器130可掺杂有第二掺杂类型(例如，p型)。第一掺杂类型与第二掺杂类型相反。
在第一反射器124之上形成结合层堆叠120。结合层堆叠120可例如包括图3A所示结合层308a到308f或包括图3B所示结合层310a到310c。结合层堆叠120包括上覆在第一结合结构120a上的第一结合层120b。在一些实施例中，第一结合层120b可例如为图3A所示结合层308a或图3B所示结合层310a。在一些实施例中，第一结合结构120a可例如包括图3A所示结合层308b到308f或包括结合层310b到310c。
如图8的剖视图800所示，对图7所示结构执行移除工艺，从而形成第一III-V族管芯802a及第二III-V族管芯803a。在一些实施例中，通过在第一反射器124之上形成掩模层、将第一反射器124及下伏层的未被掩蔽的区暴露到一种或多种刻蚀剂以及移除掩模层(未示出)来执行移除工艺。在其他实施例中，移除工艺可包括用锯执行的切割工艺。
如图9的剖视图900所示，在衬底105之上形成层间介电(ILD)结构106。在ILD结构106的上表面处形成接触焊盘108。在ILD结构106之上形成金属堆叠结构110，且在金属堆叠结构110之上形成结合晶种层112。结合晶种层112可例如为或可包含金、铝、铜等。
如图10A的剖视图1000a所示，在结合晶种层112之上形成结合凸块116及结合环114，从而界定互补金属氧化物半导体(CMOS)集成芯片(IC)102。在一些实施例中，通过电化学镀覆(electro chemical plating，ECP)工艺形成结合凸块116及结合环114。在ECP工艺期间，结合晶种层112可例如充当结合凸块116和/或结合环114的晶种层。结合凸块116与结合环114可同时形成，或者可在形成结合环114之后形成结合凸块116。结合凸块116分别被限制在结合环114的内侧壁内。结合凸块116及结合环114可例如为或可包含与结合晶种层112(例如，金)相同的材料。结合凸块116及结合环114可分别具有相同的高度h1。高度h1可例如处于大约0.9微米到1.1微米的范围内。
图10B示出与图10A的剖视图1000a的一些实施例对应的透视图1000b。图10A中的虚线示出图10B的透视图1000b所在的位置。图10B示出结合凸块116被限制在结合环114的内侧壁内。结合凸块116以非零距离而彼此横向偏离，和/或以非零距离横向偏离结合环114的内侧壁。结合凸块116可设置成行及列的阵列。在一些实施例中，结合凸块116分别具有圆柱体、立方体、长方体或三角形棱柱形状。在另外的实施例中，第一结合凸块116a可具有与第二结合凸块116b不同的形状。举例来说，第一结合凸块116a可具有长方体形状(未示出)，且第二结合凸块116b可具有圆柱体形状。
图10C示出与图1A所示剖视图1000a的一些替代实施例的俯视图1000c。图10A中的虚线示出图10C的俯视图1000c所在的位置。图10C示出结合凸块116被限制在结合环114的内侧壁内。结合凸块116以一或多个非零距离而彼此横向偏离，和/或以一或多个非零距离横向偏离结合环114的内侧壁。结合凸块116可设置成行及列的阵列。举例来说，当从上方观察时，结合凸块116可分别具有八边形形状。在一些替代实施例中，当从上方观察时，结合凸块116可分别具有圆形/椭圆形或多边形(例如，三角形、正方形、矩形、五边形六边形、八边形等)形状。在另外的实施例中，当从上方观察时，结合凸块116可具有任何形状组合。举例来说，当从上方观察时，第一结合凸块116a可具有圆形/椭圆形形状(未示出)，且当从上方观察时，第二结合凸块116b可具有八边形形状。在一些实施例中，结合环114可具有对齐标记区1002以使得对齐标记可形成在对齐标记区1002中的结合环114的上表面上和/或对齐标记可形成在结合环114下方。形成在对齐标记区1002中的对齐标记可使用于CMOS IC管芯(图10A所示的CMOS IC 102)与III-V族管芯(例如，图8所示的第一III-V族管芯802a或第二III-V族管芯802b)的结合工艺期间。
如图11的剖视图1100所示，第一III-V族管芯802a及第二III-V族管芯802b分别在结合界面320处结合到结合环114。结合工艺密封出第一空腔1204a及第二空腔1204b。第一空腔1204a界定在第一III-V族管芯802a的底表面与结合晶种层112的顶表面之间。第二空腔1204b界定在第二III-V族管芯802b的底表面与结合晶种层112的顶表面之间。在一些实施例中，在结合工艺期间，借助于对齐标记区(图10C所示的对齐标记区1002)，第一III-V族管芯802a及第二III-V族管芯802b分别在每一结合环114上对齐。结合工艺可例如包括：向第一III-V族管芯802a及第二III-V族管芯802b的上表面施加力、执行退火工艺、和/或执行超声波结合工艺。在一些实施例中，力的施加、退火工艺及超声波结合工艺可彼此同时进行。所述力可例如处于大约13牛顿到17牛顿(N)的范围内。退火工艺可例如达到大约280摄氏度到320摄氏度的范围内的最高温度。在超声波结合工艺期间，在第一III-V族管芯802a及第二III-V族管芯802b的侧壁上和/或在CMOS IC 102的侧壁或下表面上排列有一个或多个声波或超声波能量产生器(例如换能器(transducer))。所述一个或多个声波或超声波能量产生器被配置成通过第一III-V族管芯802a及第二III-V族管芯802b和/或CMOSIC 102产生压力波。超声波结合工艺可例如以处于大约6瓦(W)到10瓦的范围内的最大功率执行。超声波结合工艺可通过减少结合工艺期间的振动来减少结合界面320处的结合缝缺陷。在一些实施例中，第一结合层120b、结合环114及结合凸块116可分别包含相同的材料(例如，金)。因此，结合界面320可包括金属键(例如，金-金键)。在一些实施例中，在执行结合工艺之前，金属堆叠结构110、结合晶种层112及结合凸块116不被暴露到任何退火工艺。这部分地可增加结合界面320处的金属键的强度。
如图12的剖视图1200所示，在结合晶种层112之上形成模制层1202。结合环114被配置成阻止在第一III-V族管芯802a及第二III-V族管芯802b下方形成模制层1202。举例来说，结合环114被配置成防止在第一空腔1204a及第二空腔1204b中形成模制层1202。在一些实施例中，在结合晶种层112的上表面与第一III-V族管芯802a及第二III-V族管芯802b的底表面之间不存在模制层1202。在另一些实施例中，模制层1202不形成在结合环114的内侧壁内。在一些实施例中，模制层1202可例如为环氧树脂模制材料、聚酰亚胺等。
如图13的剖视图1300所示，执行移除工艺以移除模制层(图12所示的模制层1202)、载体衬底(图12所示的载体衬底702)及介电层(图12所示的介电层704)。在一些实施例中，移除工艺可包括执行研磨工艺、一个或多个刻蚀工艺和/或一个或多个平坦化工艺(例如，化学机械平坦化(chemical mechanical planarization，CMP)工艺)。在一些实施例中，在执行移除工艺之后，在第一空腔1204a和/或第二空腔1204b中不存在模制层1202的残留物。
如图14的剖视图1400所示，在第二反射器130和结合晶种层112上形成硬掩模层1402。在硬掩模层1402上形成光刻胶1404。
如图15的剖视图1500所示，对图14所示结构执行刻蚀工艺。刻蚀工艺可包括一个或多个等离子体刻蚀和/或一个或多个湿法刻蚀。另外，围绕第一反射器124及第二反射器130的侧壁和/或光学有源区128的侧壁形成侧壁间隔件126，从而界定垂直腔表面发射激光器(VCSEL)结构111。
如图16的剖视图1600所示，执行刻蚀工艺以移除第一结合层120b的部分，从而解除对第一空腔及第二空腔(图15所示的第一空腔1204a、第二空腔1204b)的密封。
如图17的剖视图1700所示，对金属堆叠结构110及结合晶种层112执行刻蚀工艺。金属堆叠结构110的分段1702上覆在每一接触焊盘108上。在一些实施例中，刻蚀工艺是湿法刻蚀工艺，所述湿法刻蚀工艺被配置成防止导电材料再沉积在VCSEL结构111的侧壁上。
如图18的剖视图1800所示，在ILD结构106之上形成介电结构132。在每一VCSEL结构111的相对侧上的金属堆叠结构110上形成垂直通孔段118a。垂直通孔段118a通过金属堆叠结构110电耦合到接触焊盘108。在一些实施例中，形成垂直通孔段118a的工艺可包括：在介电结构132之上形成掩模层(未示出)、根据掩模层将介电结构132图案化以界定与垂直通孔段118a的形状对应的开口、用导电材料(例如，铜)填充开口以及移除掩模层(例如，使用化学机械平坦化工艺)。在一些实施例中，垂直通孔段118a可例如为或可包含铜、铝等。
如图19的剖视图1900所示，形成导通孔118的上段118b，从而将第二反射器130电耦合到接触焊盘108。在一些实施例中，可通过例如光刻法将介电结构132选择性地图案化(未示出)。使图18所示结构经受刻蚀工艺选择性地移除介电材料以形成暴露出第二反射器130的顶表面的垂直连接沟槽，并形成将垂直沟槽连接到垂直通孔段(图18所示的垂直通孔段118a)的水平连接沟槽。所刻蚀的结构使得形成导电材料的模腔(mold cavity)以生成通孔118的上段118b，从而界定导通孔118。在例如通过溅射、ECP或其他合适的方法形成之后，执行CMP以将导通孔118的上表面平坦化和/或从介电结构132的顶部之上移除过量的导电材料。另外，刻蚀工艺可暴露出每一VCSEL结构111的上表面。
图20示出形成三维集成芯片(3DIC)的方法2000，三维集成芯片包括互补金属氧化物半导体(CMOS)IC及III-V族装置结构。尽管方法2000被示出和/或阐述为一系列动作或事件，然而将理解，所述方法并非仅限于所示次序或动作。因此，在一些实施例中，可采用与所示次序不同的次序来施行所述动作和/或可同时施行所述动作。另外，在一些实施例中，所示动作或事件可被细分成多个动作或事件，所述多个动作或事件可在单独的时间施行或者与其他动作或子动作同时施行。在一些实施例中，可省略一些所示出的动作或事件，且可包括其他未示出的动作或事件。
在动作2002处，在载体衬底之上形成外延III-V族结构，且在外延III-V族结构之上形成结合层堆叠。图7示出与动作2002的一些实施例对应的剖视图700。
在动作2004处，对载体衬底及III-V族结构执行移除工艺，从而界定第一III-V族管芯及第二III-V族管芯。图8示出与动作2004的一些实施例对应的剖视图800。
在动作2006处，提供互补金属氧化物半导体(CMOS)衬底，其中内连线结构上覆在CMOS衬底上。图9示出与动作2006的一些实施例对应的剖视图900。
在动作2008处，在内连线结构之上形成结合凸块及结合环。图10A示出与动作2008的一些实施例对应的剖视图1000a。
在动作2010处，将第一III-V族管芯及第二III-V族管芯分别结合到结合环。结合工艺在第一III-V族管芯与内连线结构之间密封出第一空腔且在第二III-V族管芯与内连线结构之间密封出第二空腔。图11示出与动作2010的一些实施例对应的剖视图1100。
在动作2012处，围绕第一III-V族管芯及第二III-V族管芯形成模制层。图12示出与动作2012的一些实施例对应的剖视图1200。
在动作2014处，执行移除工艺以移除载体衬底及模制层。图13示出与动作2014的一些实施例对应的剖视图1300。
在动作2016处，在每一结合凸块之上形成垂直腔表面发射激光器(VCSEL)结构，以使得VCSEL结构的外侧壁在横向上位于所述结合环中的一者的内侧壁之间。图14图15及图16示出与动作2016的一些实施例对应的剖视图1400、剖视图1500及剖视图1600。
在动作2018处，在每一VCSEL结构的上表面之上形成导通孔，以使得导通孔电耦合到内连线结构。图18及19示出与动作2018的一些实施例对应的剖视图1800及剖视图1900。
因此，在一些实施例中，本公开涉及分别上覆在结合凸块上的多个VCSEL结构以使结合凸块完全被结合环环绕。
在一些实施例中，本公开提供一种垂直腔表面发射激光器(VCSEL)装置，包括：结合凸块，上覆在衬底上；第一VCSEL结构，上覆在所述结合凸块上，所述第一VCSEL结构包括第一反射器、光学有源区及第二反射器，所述第二反射器上覆在所述光学有源区上，所述第一反射器在所述光学有源区之下；以及结合环，上覆在所述衬底上且在横向上与所述结合凸块隔开，其中所述结合环连续地延伸而围绕所述结合凸块。
在一些实施例中，所述结合环与所述结合凸块分别包含相同的材料。
在一些实施例中，所述相同的材料是金。
在一些实施例中，所述结合凸块的底表面与所述结合环的底表面对齐且所述结合凸块的顶表面与所述结合环的顶表面对齐。
在一些实施例中，所述结合凸块的外侧壁在横向上设置在所述第一VCSEL结构的外侧壁之间。
在一些实施例中，所述结合凸块与所述结合环分别上覆在结合晶种层上，所述结合晶种层包含与所述结合凸块及所述结合环相同的材料。
在一些实施例中，当从上方观察时，所述结合环具有矩形形状且所述结合凸块具有圆形或椭圆形形状。
在一些实施例中，所述的垂直腔表面发射激光器装置还包括：第一导通孔，从第一接触焊盘延伸到所述第二反射器的上表面，其中所述第一导通孔在横向上位于所述第一VCSEL结构与所述结合环之间。
在一些实施例中，所述的垂直腔表面发射激光器装置还包括：第二VCSEL结构，设置在另一结合凸块之上，其中所述结合环沿不中断的路径连续地延伸而围绕所述结合凸块及所述另一结合凸块沿。
在一些实施例中，所述的垂直腔表面发射激光器装置还包括：第二导通孔，从第二接触焊盘延伸到所述第二反射器的所述上表面，其中所述第一VCSEL结构在横向上位于所述第一导通孔与所述第二导通孔之间，且其中所述第一导通孔与所述第二导通孔在横向上位于所述结合环的内侧壁之间。
在一些实施例中，所述的垂直腔表面发射激光器装置还包括：结合层堆叠，设置在所述第一VCSEL结构与所述结合凸块之间，其中所述结合层堆叠中的最底部结合层包含与所述结合环相同的材料。
在一些实施例中，本公开提供一种半导体芯片，包括：多个半导体装置，设置在衬底之上；内连线结构，设置在所述半导体装置之上且电耦合到所述多个半导体装置；多个结合凸块，上覆在所述内连线结构上；多个垂直腔表面发射激光器(VCSEL)结构，其中所述多个VCSEL结构分别上覆在所述多个结合凸块上；结合层堆叠，设置在所述多个VCSEL结构与所述多个结合凸块之间；以及结合环，环绕所述多个结合凸块，其中所述多个VCSEL结构及所述多个结合凸块在横向上以一或多个非零距离而与所述结合环间隔开。
在一些实施例中，其中所述多个结合凸块、所述结合环及所述结合层堆叠的最底部结合层分别包含相同的材料。
在一些实施例中，所述相同的材料是金。
在一些实施例中，所述半导体芯片还包括：结合晶种层，设置在所述内连线结构与所述结合环之间；以及一对导通孔，分别从所述内连线结构延伸到所述多个VCSEL结构中的每一VCSEL结构的上表面，其中所述一对导通孔的底表面与所述结合晶种层的底表面对齐。
在一些实施例中，当从上方观察时所述多个结合凸块分别具有八边形形状，且当从上方观察时所述结合环具有矩形形状。
在一些实施例中，本公开提供一种形成垂直腔表面发射激光器(VCSEL)装置的方法，所述方法包括：提供具有内连线结构的互补金属氧化物半导体(CMOS)衬底，所述内连线结构上覆在所述CMOS衬底上；在所述内连线结构之上形成多个结合凸块及多个结合环；将第一III-V族管芯及第二III-V族管芯分别结合到所述多个结合环，所述结合工艺在所述第一III-V族管芯与所述内连线结构之间密封出第一空腔且在所述第二III-V族管芯与所述内连线结构之间密封出第二空腔；围绕所述第一III-V族管芯及所述第二III-V族管芯形成模制层，其中所述多个结合环阻挡所述模制层形成于所述第一III-V族管芯及所述第二III-V族管芯下方；移除所述模制层；以及在所述多个结合凸块中的每一结合凸块之上形成VCSEL结构，其中所述多个VCSEL结构的外侧壁在横向上位于所述多个结合环中的一者的内侧壁之间。
在一些实施例中，形成VCSEL装置的方法还包括：在载体衬底的第一面上形成外延III-V族结构，以及在所述外延III-V族结构之上形成结合层堆叠；以及移除所述载体衬底的一些部分及所述外延III-V族结构的一些部分，以界定所述第一III-V族管芯及所述第二III-V族管芯。
在一些实施例中，形成VCSEL装置的方法还包括：使沿着所述第一III-V族管芯的顶部设置的结合层的上表面接触所述多个结合环中的第一个结合环及所述多个结合凸块中的第一个结合凸块，其中所述结合层具有在所述多个结合环中的所述第一个结合环的最外侧壁之间连续地延伸的上表面。
在一些实施例中，在所述结合工艺期间，所述第一III-V族管芯的外侧壁及所述第二III-V族管芯的外侧壁分别与各自相应的所述结合环的外侧壁对齐。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地利用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、代替及变更。

Claims (13)

1.一种垂直腔表面发射激光器装置，包括：
结合凸块，上覆在衬底上；
第一垂直腔表面发射激光器结构，上覆在所述结合凸块上，所述第一垂直腔表面发射激光器结构包括第一反射器、光学有源区及第二反射器，所述第二反射器上覆在所述光学有源区上，所述第一反射器在所述光学有源区之下；以及
结合环，上覆在所述衬底上且在横向上与所述结合凸块隔开，其中所述结合环连续地延伸而围绕所述结合凸块。
2.根据权利要求1所述的垂直腔表面发射激光器装置，其中所述结合凸块的底表面与所述结合环的底表面对齐且所述结合凸块的顶表面与所述结合环的顶表面对齐。
3.根据权利要求1所述的垂直腔表面发射激光器装置，其中所述结合凸块的外侧壁在横向上设置在所述第一垂直腔表面发射激光器结构的外侧壁之间。
4.根据权利要求1所述的垂直腔表面发射激光器装置，还包括：
第一导通孔，从第一接触焊盘延伸到所述第二反射器的上表面，其中所述第一导通孔在横向上位于所述第一垂直腔表面发射激光器结构与所述结合环之间。
5.根据权利要求4所述的垂直腔表面发射激光器装置，还包括：
第二垂直腔表面发射激光器结构，设置在另一结合凸块之上，其中所述结合环沿不中断的路径连续地延伸而围绕所述结合凸块及所述另一结合凸块沿。
6.根据权利要求4所述的垂直腔表面发射激光器装置，还包括：
第二导通孔，从第二接触焊盘延伸到所述第二反射器的所述上表面，其中所述第一垂直腔表面发射激光器结构在横向上位于所述第一导通孔与所述第二导通孔之间，且其中所述第一导通孔与所述第二导通孔在横向上位于所述结合环的内侧壁之间。
7.根据权利要求1所述的垂直腔表面发射激光器装置，还包括：
结合层堆叠，设置在所述第一垂直腔表面发射激光器结构与所述结合凸块之间，其中所述结合层堆叠中的最底部结合层包含与所述结合环相同的材料。
8.一种半导体芯片，包括：
多个半导体装置，设置在衬底之上；
内连线结构，设置在所述半导体装置之上且电耦合到所述多个半导体装置；
多个结合凸块，上覆在所述内连线结构上；
多个垂直腔表面发射激光器结构，其中所述多个垂直腔表面发射激光器结构分别上覆在所述多个结合凸块上；
结合层堆叠，设置在所述多个垂直腔表面发射激光器结构与所述多个结合凸块之间；以及
结合环，环绕所述多个结合凸块，其中所述多个垂直腔表面发射激光器结构及所述多个结合凸块在横向上以一或多个非零距离而与所述结合环间隔开。
9.根据权利要求8所述的半导体芯片，还包括：
结合晶种层，设置在所述内连线结构与所述结合环之间；以及
一对导通孔，分别从所述内连线结构延伸到所述多个垂直腔表面发射激光器结构中的每一垂直腔表面发射激光器结构的上表面，其中所述一对导通孔的底表面与所述结合晶种层的底表面对齐。
10.一种形成垂直腔表面发射激光器装置的方法，包括：
提供具有内连线结构的互补金属氧化物半导体衬底，所述内连线结构上覆在所述互补金属氧化物半导体衬底上；
在所述内连线结构之上形成多个结合凸块及多个结合环；
将第一III-V族管芯及第二III-V族管芯分别结合到所述多个结合环，所述结合工艺在所述第一III-V族管芯与所述内连线结构之间密封出第一空腔且在所述第二III-V族管芯与所述内连线结构之间密封出第二空腔；
围绕所述第一III-V族管芯及所述第二III-V族管芯形成模制层，其中所述多个结合环阻挡所述模制层形成于所述第一III-V族管芯及所述第二III-V族管芯下方；
移除所述模制层；以及
在所述多个结合凸块中的每一结合凸块之上形成垂直腔表面发射激光器结构，其中所述多个垂直腔表面发射激光器结构的外侧壁在横向上位于所述多个结合环中的一者的内侧壁之间。
11.根据权利要求10所述的形成垂直腔表面发射激光器装置的方法，还包括：
在载体衬底的第一面上形成外延III-V族结构，以及在所述外延III-V族结构之上形成结合层堆叠；以及
移除所述载体衬底的一些部分及所述外延III-V族结构的一些部分，以界定所述第一III-V族管芯及所述第二III-V族管芯。
12.根据权利要求11所述的形成垂直腔表面发射激光器装置的方法，还包括：
使沿着所述第一III-V族管芯的顶部设置的结合层的上表面接触所述多个结合环中的第一个结合环及所述多个结合凸块中的第一个结合凸块，其中所述结合层具有在所述多个结合环中的所述第一个结合环的最外侧壁之间连续地延伸的上表面。
13.根据权利要求10所述的形成垂直腔表面发射激光器装置的方法，其中在所述结合工艺期间，所述第一III-V族管芯的外侧壁及所述第二III-V族管芯的外侧壁分别与各自相应的所述结合环的外侧壁对齐。
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