CN111983435A - 一种用于混合集成电路寿命预计试验的测试芯片及应用 - Google Patents

Abstract

本发明公开了一种用于混合集成电路寿命预计试验的测试芯片及应用，包括基底，所述基底的中心区域设置有用于模拟芯片发热的加热PN结，且所述加热PN结还用于监测芯片温度；所述基底上还沿基底周向设置有若干组菊花链单元，每组所述菊花链单元包括两个电连接的菊花链Pad，任意相邻且不属于同一组菊花链单元中的两个菊花链Pad之间的距离相等。以不同工艺方式对该芯片进行组装，可准确模拟混合集成电路各类应用场景，通过对各类参数进行监测，便可建立电路在工作过程中应力条件与工作时间的失效物理模型，为定量评估各类表贴及键合界面退化可靠性提供方法，同时也为改进SMT及引线键合工艺、延长混合集成电路产品寿命提供依据。

Description

一种用于混合集成电路寿命预计试验的测试芯片及应用

技术领域

本发明属于混合集成电路可靠性研究技术领域，具体涉及一种用于混合集成电路寿命预计试验的测试芯片及应用。

背景技术

SMT及引线键合是混合集成电路主要工艺方式，元器件焊接、粘接界面可靠性及引线键合可靠性是决定混合电路工作寿命的重要指标，如何准确地对各类表贴界面及键合界面退化情况进行试验和预测，是混合电路可靠性领域研究的关键。

传统的混合集成电路寿命预计是基于数理统计手册式的寿命预测方法，以美国国防部在1957年推出的ML-HDBK-217《电子设备可靠性预计手册》为代表，我国采用GJB/Z299C-2006《电子设备可靠性预计手册》进行电子产品的寿命预测。但随着产品设计技术的高速发展，基于数理统计方法的预测数据更新速度往往滞后于产品的更新速度，因此就暴露出了在寿命预测的过程中预测结果不准确的问题。此外，标准化、流程式的预测缺乏对失效的原理和本质的认识，也造成预测的结果不准确且没有说服力，对提高产品可靠性没有指导意义。

发明内容

本发明的目的在于针对现有混合集成电路工艺寿命评价技术的不足，提供一种用于混合集成电路寿命预计试验的测试芯片及应用，以不同工艺方式对该芯片进行组装，可准确模拟混合集成电路各类应用场景，通过对各类参数进行监测，便可建立电路在工作过程中应力条件与工作时间的失效物理模型，为定量评估各类表贴及键合界面退化可靠性提供方法，同时也为改进SMT及引线键合工艺、延长混合集成电路产品寿命提供依据。

为了解决上述技术问题，本发明通过以下技术方案予以实现：

一种用于混合集成电路寿命预计试验的测试芯片，包括基底，所述基底的中心区域设置有用于模拟芯片发热的加热PN结，且所述加热PN结还用于监测芯片温度；所述基底上还沿基底周向设置有若干组菊花链单元，每组所述菊花链单元包括两个电连接的菊花链Pad，任意相邻且不属于同一组菊花链单元中的两个菊花链Pad之间的距离相等。

进一步地，所述加热PN结为采用多个二极管并联形成的梳齿状结构的二极管PN结。

进一步地，所述加热PN结的上方覆盖有用于监测芯片温度的热敏电阻。

进一步地，所述热敏电阻包括四个引出端。

进一步地，所述基底上还设置有若干用于监测芯片温度的温敏PN结，且所述若干用于监测芯片温度的温敏PN结位于所述加热PN结的周围。

进一步地，所述若干用于监测芯片热阻的温敏PN结包括第一温敏PN结、第二温敏PN结和第三温敏PN结，所述加热PN结的一侧设置有所述第一温敏PN结，与所述加热PN结的一侧正对的另一侧设置有所述第二温敏PN结，与所述加热PN结的一侧相邻的一侧设置有所述第三温敏PN结。

一种用于混合集成电路寿命预计试验的测试芯片的应用，将所述测试芯片采用SMT工艺进行组装，形成模拟混合集成电路组装场景的试验样品，使用该试验样品进行混合集成电路寿命试验；试验过程中，给所述加热PN结加电模拟芯片发热，将电压表与所述加热PN结的阳极和阴极连接，使用电学测温法提取试验样品芯片表面温度，建立试验样品在工作过程中应力条件与工作时间的失效物理模型，得到所采用的混合集成电路SMT工艺寿命；

或，采用引线键合工艺将若干所述测试芯片的菊花链单元串联起来，形成模拟混合集成电路键合场景试验样品，使用该试验样品进行混合集成电路寿命试验；试验过程中，测量不同工作应力下菊花链链路阻值随时间的变化情况，建立试验样品在工作过程中应力条件与工作时间的失效物理模型，得到所采用的混合集成电路引线键合工艺寿命。

进一步地，将所述测试芯片采用SMT工艺进行组装，形成模拟混合集成电路组装场景的试验样品，使用该试验样品进行混合集成电路寿命试验；试验过程中，给所述加热PN结加电模拟芯片发热，将电压表与所述加热PN结的阳极和阴极连接，使用电学测温法提取试验样品芯片表面温度，和/或将电阻表与所述热敏电阻的四个引出端连接，使用四线法测电阻得到试验样品芯片表面温度，建立试验样品在工作过程中应力条件与工作时间的失效物理模型，得到所采用的混合集成电路SMT工艺寿命；

或，采用引线键合工艺将若干所述测试芯片的菊花链单元串联起来，形成模拟混合集成电路键合场景试验样品，使用该试验样品进行混合集成电路寿命试验；试验过程中，测量不同工作应力下菊花链链路阻值随时间的变化情况，建立试验样品在工作过程中应力条件与工作时间的失效物理模型，得到所采用的混合集成电路引线键合工艺寿命。

进一步地，将所述测试芯片采用SMT工艺进行组装，形成模拟混合集成电路组装场景的试验样品，使用该试验样品进行混合集成电路寿命试验；试验过程中，给所述加热PN结加电模拟芯片发热，将电压表与所述加热PN结的阳极和阴极连接，使用电学测温法提取试验样品芯片表面温度，和/或将电压表与每个所述温敏PN结的阳极和阴极连接，使用电学测温法提取试验样品芯片表面不同位置的温度，建立试验样品在工作过程中应力条件与工作时间的失效物理模型，得到所采用的混合集成电路SMT工艺寿命；

或，采用引线键合工艺将若干所述测试芯片的菊花链单元串联起来，形成模拟混合集成电路键合场景试验样品，使用该试验样品进行混合集成电路寿命试验；试验过程中，测量不同工作应力下菊花链链路阻值随时间的变化情况，建立试验样品在工作过程中应力条件与工作时间的失效物理模型，得到所采用的混合集成电路引线键合工艺寿命。

与现有技术相比，本发明至少具有以下有益效果：本发明针对现阶段混合集成电路寿命预计方法不足的问题，特设计一种测试芯片，用于混合集成电路寿命预计试验，将测试芯片采用混合集成电路典型工艺进行组装，形成试验样品，模拟混合集成电路组装场景；给加热PN结的阳极和阴极加电，模拟芯片发热；使用该样品进行混合集成电路寿命试验，试验过程中将测试仪表与该样品连接，便可提取样品所采用工艺的退化参数，建立样品在工作过程中应力条件与工作时间的失效物理模型。该芯片解决了混合电路工艺界面退化情况预测难、精度差的问题，开创了混合集成电路可靠性及寿命预计的新思路，该测试芯片可以实现不同温度、不同界面、不同时间等多维度下混合集成电路工艺界面退化情况分析，进而为改进工艺参数、延长电子产品的寿命提供依据，对于提高产品可靠性、缩短研制周期、节省研制经费具有重要意义。

进一步地，加热PN结为采用多个二极管并联形成的梳齿状结构的二极管PN结，梳齿状的PN结结构能够使得加热面积更大且更加均匀。

进一步地，在加热PN结的上方覆盖有用于监测芯片温度的热敏电阻，利用热敏电阻可采用四线法测电阻，提高测量精度。

进一步地，在加热PN结的周围设置有若干用于监测芯片温度的温敏PN结，能够实现对芯片不同位置的温度提取，有利于提高试验精度。

为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

为了更清楚地说明本发明具体实施方式中的技术方案，下面将对具体实施方式描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明用于混合集成电路寿命预计试验的测试芯片版图；

图2为引线键合工艺寿命预计样品布局图；

图3为有机胶粘接工艺寿命预计样品图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

基于故障物理的寿命预测方法是从物理失效机理、化学变化出发，对产品在使用周期内的失效本质进行研究，并根据得到的与失效有关的物理信息，对产品的可靠性及寿命进行预测。针对于混合集成电路这种成本高、样本数少、研制周期短的产品尤为适用，其避免了传统可靠性分析方法需要对大量的受试产品进行分析与试验，节约了时间和金钱成本。

建立混合集成电路基于故障物理的寿命预计模型，其核心在于准确提取其主要工艺的退化参数，这就要求试验样品既能准确模拟实际产品，又能便于关键参数的测量，为此，本发明设计了该测试芯片，用于混合集成电路寿命预计，具体详细介绍如下。

作为本发明的某一具体实施方式，如图1所示，一种用于混合集成电路寿命预计试验的测试芯片，包括基底，在基底的中心区域设置有一个用于模拟芯片发热的加热PN结D1，利用加热PN结D1给芯片加热后产生温升，加热PN结D1还用于监测芯片温度。该加热PN结D1包括两个引出端，分别为引出端3和引出端10，其中引出端3为加热PN结D1的阳极，引出端10为加热PN结D1的阴极。优选的，为了使得芯片上的发热面积更大更均匀，加热PN结D1为采用多个二极管并联形成的梳齿状结构的二极管PN结。

在加热PN结D1的正上方位置还覆盖有用于监测芯片温度的热敏电阻R，热敏电阻R包括四个引出端，分别为引出端8、引出端9、引出端11和引出端12，设计四个引出端与测温电阻相连接，以方便进行四线法测量以提高电阻值的测量精度。

如图1所示，在基底上还设置有若干用于监测芯片温度的温敏PN结，且若干用于监测芯片温度的温敏PN结位于加热PN结D1的周围。本实施方式中，在基底上还设置有三个用于监测芯片温度的温敏PN结，分别为第一温敏PN结D2、第二温敏PN结D3和第三温敏PN结D4，加热PN结D1的一侧设置有第一温敏PN结D2，与加热PN结D1的一侧正对的另一侧设置有第二温敏PN结D3，与加热PN结D1的一侧相邻的一侧设置有第三温敏PN结D4；换句话说，以阅读者的正常视角方向看，第一温敏PN结D2设置在加热PN结D1的左侧，第二温敏PN结D3设置在加热PN结D1的右侧，第三温敏PN结D4设置在加热PN结D1的下侧。其中，第一温敏PN结D2包括两个引出端，分别为引出端1和引出端2，其中引出端1为第一温敏PN结D2的阳极，引出端2为第一温敏PN结D2的阴极；第二温敏PN结D3包括两个引出端，分别为引出端6和引出端7，其中引出端6为第二温敏PN结D3的阳极，引出端7为第二温敏PN结D3的阴极；第三温敏PN结D4包括两个引出端，分别为引出端4和引出端5，其中引出端4为第三温敏PN结D4的阳极，引出端5为第三温敏PN结D4的阴极。第一温敏PN结D2、第二温敏PN结D3和第三温敏PN结D4用于电学法测温。

如图1所示，引出端1～12分布在测试芯片的内圈。

如图1所示，在基底上还沿基底周向设置有若干组菊花链单元，每组菊花链单元包括两个电连接的菊花链Pad，任意相邻且不属于同一组菊花链单元中的两个菊花链Pad之间的距离相等，距离相等的好处是当多个菊花链单元串联后，尽可能的避免一些不确定因素对试验结果造成影响。

菊花链单元的设计原则为：1)在测试芯片尺寸允许情况下，菊花链结构应尽量长；2)菊花链Pad在芯片内部两两相连且中心距相等，外部进行键合连接，形成一条完整链路。根据该原则，本实施方式中，在基底上沿基底周向分布有六组菊花链单元，菊花链单元位于测试芯片的外圈，以阅读者的正常视角方向看，在基底的左下角位置处有一个菊花链单元，该菊花链单元包括菊花链Pad 13和菊花链Pad 14，在基底的右下角位置处有一个菊花链单元，该菊花链单元包括菊花链Pad 15和菊花链Pad 16，在基底的右侧中间位置处有一个菊花链单元，该菊花链单元包括菊花链Pad 17和菊花链Pad 18，在基底的右上角位置处有一个菊花链单元，该菊花链单元包括菊花链Pad 19和菊花链Pad20，在基底的左上角位置处有一个菊花链单元，该菊花链单元包括菊花链Pad21和菊花链Pad22，在基底的左侧中间位置处有一个菊花链单元，该菊花链单元包括菊花链Pad 23和菊花链Pad 24。

本实施方式的测试芯片设计12个菊花链Pad，两菊花链Pad的中心距为1mm，如图1所示，菊花链Pad13～24分布在芯片外圈。

综上，本实施方式的测试芯片版图如图1所示，引出端定义如表1所示，测试芯片引出端的金属层参数(材料、结构)可根据待评价芯片进行定制，测试芯片尺寸为3180μm×3000μm(包括80μm宽的划片道)，包括12个热测试Pad以及12个菊花链测试pad。

表1测试芯片引出端定义

根据上述实施方式提供的测试芯片，下面提供该测试芯片的应用如下。

作为本发明某一具体实施方式，将测试芯片采用SMT工艺进行组装，形成模拟混合集成电路组装场景的试验样品，使用该试验样品进行混合集成电路寿命试验；试验过程中，给加热PN结D1加电模拟芯片发热，将电压表与加热PN结D1的阳极和阴极连接，使用电学测温法提取试验样品芯片表面温度，建立试验样品在工作过程中应力条件与工作时间的失效物理模型，得到所采用的混合集成电路SMT工艺寿命。

优选的，将测试芯片采用SMT工艺进行组装，形成模拟混合集成电路组装场景的试验样品，使用该试验样品进行混合集成电路寿命试验；试验过程中，给加热PN结D1加电模拟芯片发热，将电压表与加热PN结D1的阳极和阴极连接，使用电学测温法提取试验样品芯片表面温度，和/或将电阻表与热敏电阻R的四个引出端连接，使用四线法测电阻得到试验样品芯片表面温度，建立试验样品在工作过程中应力条件与工作时间的失效物理模型，得到所采用的混合集成电路SMT工艺寿命。也就是说，在提取试验样品芯片表面温度时，可通过加热PN结D1提取，或通过热敏电阻R提取，或通过加热PN结D1和热敏电阻R提取。

优选的，将测试芯片采用SMT工艺进行组装，形成模拟混合集成电路组装场景的试验样品，使用该试验样品进行混合集成电路寿命试验；试验过程中，给加热PN结D1加电模拟芯片发热，将电压表与加热PN结D1的阳极和阴极连接，使用电学测温法提取试验样品芯片表面温度，和/或将电压表与每个温敏PN结的阳极和阴极连接，使用电学测温法提取试验样品芯片表面不同位置的温度，建立试验样品在工作过程中应力条件与工作时间的失效物理模型，得到所采用的混合集成电路SMT工艺寿命。也就是说，在提取试验样品芯片表面温度时，可通过加热PN结D1提取，或通过温敏PN结提取，或通过加热PN结D1和温敏PN结提取。

作为本发明某一具体实施方式，采用引线键合工艺将若干测试芯片的菊花链单元串联起来，形成模拟混合集成电路键合场景试验样品，使用该试验样品进行混合集成电路寿命试验；试验过程中，测量不同工作应力下菊花链链路阻值随时间的变化情况，建立试验样品在工作过程中应力条件与工作时间的失效物理模型，得到所采用的混合集成电路引线键合工艺寿命。

本发明提供的一种用于混合集成电路寿命预计试验的测试芯片，通过以焊接、粘接、键合等不同工艺方式对该测试芯片进行组装，可准确模拟混合集成电路各类应用场景，为使本发明的目的、技术方案和有益效果更加清楚，现以粘接工艺和键合工艺为实施实例，结合附图对本发明的具体功能进行清楚、完整地描述，当然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。

1)引线键合工艺寿命预计实施例

选取合适外壳及基板，将本发明测试芯片组装成样品混合集成电路，便于进行“菊花链”阻值测试，选取某管壳作为该试验样品管壳，该管壳为40线平行封装形式管壳，管壳腔体较深，在不封帽情况下，能有效保护键合丝及测试芯片不受外力伤害，测试芯片在该管壳内的布局如图2所示，每列分布5只测试芯片，共12列，测试芯片分布时，芯片间距需保证菊花链连接时，键合丝等长。

使用直径为25微米的金丝进行芯片键合，将四列共计20只芯片串联起来作为一个菊花链试验样本，如图2所示，每个试验样本上共键合100根金丝，存在198个金铝异质键合界面，每只管壳中可组装3个菊花链试验样本，菊花链链路两端直接键合至管壳外引脚进行菊花链阻值测试，测试得菊花链阻值为(11.8±0.1)欧。

对于电子产品来说，温度是其失效的主要原因，因此，选择温度作为单一应力进行加速寿命试验，选取只考虑单一温度应力影响的Arrhenius模型作为试验寿命预计模型。

组装菊花链样品12只共36个样本，分成4组，每组共9个样本，分别在25℃、150℃、175℃、195℃温度下进行高温加速寿命试验，根据热存时间，选取14组监测点，以菊花链接触电阻变化率增加20％或为无穷大为失效判据，进行混合集成电路键合工艺寿命预计试验。

试验共进行4033h，其中195℃温度下有四个样本失效，失效时间分别为1729h、2899h、3560h、3560h，175℃温度下也有四个样本失效，两个失效时间为3699h，另外两个失效时间为4033h，150℃及25℃下无失效。

将所有失效数据导入加速寿命分析软件ALTA中进行分析，依据数据特点，ALTA计算发现该组试验数据与线性退化模型最为匹配，选取Arrhenius-Weibull正态分布模型对数据进行计算，可得激活能Ea＝1.12eV，25℃下平均寿命MTTF＝3.77*1010h，70℃下平均寿命MTTF＝1.22*108h。

2)SMT工艺实施例(本实施例具体为有机胶粘接工艺寿命预计实施例)

选择某外壳作为有机胶粘接样品的组装外壳，如图3所示，该外壳为扁平14引脚陶瓷外壳，该形式外壳底板与冷板接触良好，有利于进行热阻测试，腔体尺寸适合测试芯片，使用有机胶对试验芯片进行粘接，粘接完成后，使用25微米金丝进行压焊，将测试点及加电点引出，便于进行热阻测试。

使用PHASE11热阻测试仪对该样品进行测试，选取加热二极管PN结D1作为测试二极管进行电学法热阻测试(当然也可以选择热敏电阻R或者温敏PN结D2、D3、D4进行不同测试方式、不同芯片位置热阻对比测试)，测试得该芯片热阻为(11±2)℃/W。

使用测试芯片及管壳组装样品36只，分成3组，每组共12个样本，分别在125℃、150℃、175℃温度下进行高温加速寿命试验，根据热存时间，选取14组监测点，以热阻变化率增加20％或为无穷大为失效判据，进行混合集成电路有机胶粘接工艺寿命预计试验。

试验共进行4128h，根据Phase11热阻测试仪测试结果，3个温区热阻均无明显退化趋势，无失效数据，说明该有机胶耐温性良好，175℃下4128h无明显失效。

最后应说明的是：以上所述实施例，仅为本发明的具体实施方式，用以说明本发明的技术方案，而非对其限制，本发明的保护范围并不局限于此，尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，其依然可以对前述实施例所记载的技术方案进行修改或可轻易想到变化，或者对其中部分技术特征进行等同替换；而这些修改、变化或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的精神和范围，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (9)

1.一种用于混合集成电路寿命预计试验的测试芯片，其特征在于，包括基底，所述基底的中心区域设置有用于模拟芯片发热的加热PN结(D1)，且所述加热PN结(D1)还用于监测芯片温度；所述基底上还沿基底周向设置有若干组菊花链单元，每组所述菊花链单元包括两个电连接的菊花链Pad，任意相邻且不属于同一组菊花链单元中的两个菊花链Pad之间的距离相等。

2.根据权利要求1所述的一种用于混合集成电路寿命预计试验的测试芯片，其特征在于，所述加热PN结(D1)为采用多个二极管并联形成的梳齿状结构的二极管PN结。

3.根据权利要求1所述的一种用于混合集成电路寿命预计试验的测试芯片，其特征在于，所述加热PN结(D1)的上方覆盖有用于监测芯片温度的热敏电阻(R)。

4.根据权利要求3所述的一种用于混合集成电路寿命预计试验的测试芯片，其特征在于，所述热敏电阻(R)包括四个引出端。

5.根据权利要求1所述的一种用于混合集成电路寿命预计试验的测试芯片，其特征在于，所述基底上还设置有若干用于监测芯片温度的温敏PN结，且所述若干用于监测芯片温度的温敏PN结位于所述加热PN结(D1)的周围。

6.根据权利要求5所述的一种用于混合集成电路寿命预计试验的测试芯片，其特征在于，所述若干用于监测芯片热阻的温敏PN结包括第一温敏PN结(D2)、第二温敏PN结(D3)和第三温敏PN结(D4)，所述加热PN结(D1)的一侧设置有所述第一温敏PN结(D2)，与所述加热PN结(D1)的一侧正对的另一侧设置有所述第二温敏PN结(D3)，与所述加热PN结(D1)的一侧相邻的一侧设置有所述第三温敏PN结(D4)。

7.根据权利要求1所述的一种用于混合集成电路寿命预计试验的测试芯片的应用，其特征在于，将所述测试芯片采用SMT工艺进行组装，形成模拟混合集成电路组装场景的试验样品，使用该试验样品进行混合集成电路寿命试验；试验过程中，给所述加热PN结(D1)加电模拟芯片发热，将电压表与所述加热PN结(D1)的阳极和阴极连接，使用电学测温法提取试验样品芯片表面温度，建立试验样品在工作过程中应力条件与工作时间的失效物理模型，得到所采用的混合集成电路SMT工艺寿命；

或，采用引线键合工艺将若干所述测试芯片的菊花链单元串联起来，形成模拟混合集成电路键合场景试验样品，使用该试验样品进行混合集成电路寿命试验；试验过程中，测量不同工作应力下菊花链链路阻值随时间的变化情况，建立试验样品在工作过程中应力条件与工作时间的失效物理模型，得到所采用的混合集成电路引线键合工艺寿命。

8.根据权利要求4所述的一种用于混合集成电路寿命预计试验的测试芯片的应用，其特征在于，将所述测试芯片采用SMT工艺进行组装，形成模拟混合集成电路组装场景的试验样品，使用该试验样品进行混合集成电路寿命试验；试验过程中，给所述加热PN结(D1)加电模拟芯片发热，将电压表与所述加热PN结(D1)的阳极和阴极连接，使用电学测温法提取试验样品芯片表面温度，和/或将电阻表与所述热敏电阻(R)的四个引出端连接，使用四线法测电阻得到试验样品芯片表面温度，建立试验样品在工作过程中应力条件与工作时间的失效物理模型，得到所采用的混合集成电路SMT工艺寿命；

或，采用引线键合工艺将若干所述测试芯片的菊花链单元串联起来，形成模拟混合集成电路键合场景试验样品，使用该试验样品进行混合集成电路寿命试验；试验过程中，测量不同工作应力下菊花链链路阻值随时间的变化情况，建立试验样品在工作过程中应力条件与工作时间的失效物理模型，得到所采用的混合集成电路引线键合工艺寿命。

9.根据权利要求5所述的一种用于混合集成电路寿命预计试验的测试芯片的应用，其特征在于，将所述测试芯片采用SMT工艺进行组装，形成模拟混合集成电路组装场景的试验样品，使用该试验样品进行混合集成电路寿命试验；试验过程中，给所述加热PN结(D1)加电模拟芯片发热，将电压表与所述加热PN结(D1)的阳极和阴极连接，使用电学测温法提取试验样品芯片表面温度，和/或将电压表与每个所述温敏PN结的阳极和阴极连接，使用电学测温法提取试验样品芯片表面不同位置的温度，建立试验样品在工作过程中应力条件与工作时间的失效物理模型，得到所采用的混合集成电路SMT工艺寿命；

或，采用引线键合工艺将若干所述测试芯片的菊花链单元串联起来，形成模拟混合集成电路键合场景试验样品，使用该试验样品进行混合集成电路寿命试验；试验过程中，测量不同工作应力下菊花链链路阻值随时间的变化情况，建立试验样品在工作过程中应力条件与工作时间的失效物理模型，得到所采用的混合集成电路引线键合工艺寿命。

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