CN111933761A - 外延结构及其制造方法 - Google Patents
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Abstract
本申请公开了一种外延结构及其制造方法，位于衬底上的第一载流子供应层；调控结构，位于第一载流子供应层上，包括多量子阱层；多个V型凹陷，自调控结构的表面延伸至调控结构中；以及第二载流子供应层，位于调控结构上，其中，至少两个V型凹陷不同。本发明的外延结构通过调控结构控制每个V型凹陷在调控结构中的延伸深度，不仅提高了在外延结构的纵向方向上V型凹陷分布的均匀性，分散了应力，而且增加了外延结构机械强度的均匀性，从而提高了发光元件的内量子效率。
Description
技术领域
本公开涉及外延结构制造领域，更具体地，涉及一种外延结构及其制造方法。
背景技术
化合物半导体发光元件因具有节能环保、发光效率高、颜色波长易调控、体积小、使用寿命长等优点，已成为市场主流的照明光源，广泛应用于家庭照明、户外路灯照明、舞台灯照明、交通信号灯、电视背光、手机电脑背光、室内显示屏、车灯等各种照明和显示领域。
在现有技术中，氮化物半导体发光元件具有较高的发光效率，因此在照明领域得到了越来越广泛的应用。
然而，氮化物半导体发光元件一般采用异质外延，晶格失配导致发光元件内存在大量的位错，位错密度高达108至1010cm-2，降低了外延层的生长质量，从而降低了发光元件的内量子效率。此外，由于在外延生长的过程中，容易产生V型凹陷(V-pits)，V型凹陷的开启位置、分布均匀性以及开口尺寸均会影响发光元件的内量子效率，而在现有技术中，V型凹陷的开启位置、分布均匀性以及开口尺寸并不容易控制。
因此希望进一步改进半导体发光元件的结构与形成工艺，从而提高发光元件的内量子效率。
发明内容
有鉴于此，本发明提供了一种外延结构及其制造方法，从而解决了上述问题。
根据本发明的一方面，提供了一种外延结构，包括：位于衬底上的第一载流子供应层；调控结构，位于所述第一载流子供应层上，包括多量子阱层；多个V型凹陷，自所述调控结构的表面延伸至所述调控结构中；以及第二载流子供应层，位于所述调控结构上，其中，至少两个所述V型凹陷不同。
优选地，所述调控结构还包括多个开启层，至少两个V型凹陷分别延伸至不同的开启层。
优选地，还包括位错控制结构，包括：第一缓冲层，位于所述衬底上；第二缓冲层，位于所述第一缓冲层上；GaN层，位于所述第二缓冲层上；以及阻挡层，位于所述GaN层与所述第一载流子供应层之间，其中，所述位错控制结构的相邻层之间具有相同的元素。
优选地，所述调控结构还包括应力释放层，位于所述多个开启层与所述多量子阱层之间，其中，所述多个开启层与所述应力释放层均为超晶格周期结构，所述多个开启层与所述应力释放层用于共同释放应力。
优选地，所述多个开启层、所述应力释放层以及所述多量子阱层控制所述V型凹陷的开口尺寸、深度、开启位置、分布密度中的至少之一。
优选地，所述多个开启层包括：第一开启层，位于所述第一载流子供应层上；第二开启层，位于所述第一开启层上；以及第三开启层，位于所述第二开启层与所述多阱量子层之间，其中，所述多个V型凹陷自所述多量子阱层的表面分别延伸至所述第一开启层、所述第二开启层以及所述第三开启层中。
优选地，所述第一缓冲层的材料包括AlN，呈单晶薄膜状，所述第一缓冲层的厚度范围包括100至500埃米；所述第二缓冲层的材料包括GaN与AlxGa1-xN中的一种或组合，所述第二缓冲层的厚度范围包括30至100埃米，当所述第二缓冲层的材料包括AlxGa1-xN时，Al组份x的范围包括0至1，其中，所述第一缓冲层与所述第二缓冲层构成双缓冲结构。
优选地，所述GaN层的厚度范围包括3至5μm，其中，所述GaN层的形成步骤包括三维生长与二维生长。
优选地，所述阻挡层的材料包括AlyGa1-yN，厚度范围包括100至500埃米，其中，所述阻挡层掺杂Si，掺杂浓度范围包括0至8E19cm-3，在所述阻挡层中，Al组份y的范围包括0至1。
优选地，所述位错控制结构的位错密度范围包括106至109cm-2。
优选地，所述第一开启层的材料包括GaN，厚度范围包括200至1000埃米，其中，所述第一开启层掺杂Si，掺杂浓度范围包括5E17至1E19cm-3。
优选地，所述第二开启层的材料包括GaN，厚度范围包括200至1200埃米，其中，所述第二开启层掺杂Si，掺杂浓度范围包括5E17至1E19cm-3。
优选地，所述第三开启层包括(InaGa1-aN/GaN)m的超晶格周期结构，周期m的取值范围包括1至8，所述第三开启层的发光波长范围包括370至400nm，其中，InaGa1-aN层作为阱层，所述InaGa1-aN层的厚度范围包括30至50埃米，在所述InaGa1-aN层中，In组份a的取值范围包括0至10％；GaN层作为垒层，所述GaN层的厚度范围包括100至800埃米，所述GaN层掺杂Si，掺杂浓度范围包括5E17至5E18cm-3。
优选地，所述应力释放层包括(InbGa1-bN/GaN)n的超晶格周期结构，周期n的取值范围包括3至10，所述应力释放层的发光波长范围包括390至430nm，其中，InbGa1-bN层作为阱层，所述InbGa1-bN层的厚度范围包括10至30埃米，在所述InbGa1-bN层中，In组份b的取值范围包括5％至15％；GaN层作为垒层，所述GaN层的厚度范围包括50至100埃米，所述GaN层掺杂Si，掺杂浓度范围包括1E17至8E17cm-3。
优选地，所述多量子阱层包括(IncGa1-cN/AldGa1-dN)k的周期结构，周期k的取值范围包括5至15，所述多量子阱层的发光波长范围包括420至520nm，其中，IncGa1-cN层作为阱层，所述IncGa1-cN层的厚度范围包括20至50埃米，在所述IncGa1-cN层中，In组份c的取值范围包括10％至30％；AldGa1-dN层作为垒层，所述AldGa1-dN层的厚度范围包括50至150埃米，所述AldGa1-dN层掺杂Si，掺杂浓度范围包括1E17至8E17cm-3，在所述AldGa1-dN层中，Al组份d的取值范围包括0至10％。
优选地，所述多量子阱层包括(IncGa1-cN/(AldGa1-dN/GaN)p)k的周期结构，周期k的范围包括5至15，所述多量子阱层的发光波长范围包括420至520nm，其中，IncGa1-cN层作为阱层，所述IncGa1-cN层的厚度范围包括20至50埃米，在所述IncGa1-cN层中，In组份c的取值范围包括10％至30％；(AldGa1-dN/GaN)p的子周期结构作为垒层，子周期p的范围包括1至10，所述(AldGa1-dN/GaN)p的子周期结构的总厚度范围包括50至150埃米，(AldGa1-dN/GaN)p的子周期结构掺杂Si，掺杂浓度范围包括1E17至8E17cm-3，在AldGa1-dN层中，Al组份d的取值范围包括0至10％。
优选地，所述多量子阱层包括(IncGa1-cN/(AldGa1-dN/IneGa1-eN)q)k的周期结构，周期k的范围包括5至15，所述多量子阱层的发光波长范围包括420至520nm，其中，IncGa1-cN层作为阱层，所述IncGa1-cN层的厚度范围包括20至50埃米，在所述IncGa1-cN层中，In组份c的取值范围包括10％至30％；(AldGa1-dN/IneGa1-eN)q的子周期结构作为垒层，子周期q的范围包括1至10，所述(AldGa1-dN/IneGa1-eN)q的子周期结构的总厚度范围包括50至150埃米，(AldGa1-dN/IneGa1-eN)q的子周期结构掺杂Si，掺杂浓度范围包括1E17至8E17cm-3，在AldGa1- dN层中，Al组份d的取值范围包括0至10％，在IneGa1-eN层中，In组份e的取值范围包括0至10％。
优选地，所述多个V型凹陷的密度范围包括107至109cm-2，所述开口尺寸的范围包括100至500nm。
优选地，所述第一载流子供应层包括：第一掺杂层，位于所述阻挡层上；以及第二掺杂层，位于所述第一掺杂层与所述第一开启层之间，其中，所述第一掺杂层与所述第二掺杂层均掺杂Si，所述第一掺杂层的掺杂浓度高于所述第二掺杂层的掺杂浓度。
优选地，所述第一掺杂层的厚度范围包括1至3μm，其中，所述第一掺杂层的掺杂浓度范围包括1E19至5E19cm-3。
优选地，所述第二掺杂层的厚度范围包括1000至4000埃米，其中，所述第二掺杂层的掺杂浓度范围包括1E17至1E18cm-3。
优选地，还包括第一电子阻挡层，位于所述多量子阱层与所述第二载流子供应层之间，所述第一电子阻挡层的厚度范围包括50至150埃米，所述第一电子阻挡层包括：GaN层与AlN层、(GaN/AlfGa1-fN)r的周期结构与AlN层、GaN层和AlfGa1-fN层以及(GaN/AlfGa1-fN)r的周期结构中的一种或组合，其中，所述(GaN/AlfGa1-fN)r的周期r的取值范包括1至10，所述AlfGa1-fN的Al组分f的取值范围包括0至1。
优选地，所述第二载流子供应层的厚度范围包括100至500埃米，所述第二载流子供应层掺杂Mg，掺杂浓度范围包括1E19至1E21cm-3，所述第二载流子供应层包括：AlgInhGa1-g-hN层、(AlgInhGa1-g-hN/GaN)s的周期结构以及(AlgInhGa1-g-hN/AlGaN)t的周期结构中的一种或组合，其中，所述AlgInhGa1-g-hN的Al组分g的取值范围包括0至60％，In组分h的取值范围包括0至40％；所述(AlgInhGa1-g-hN/GaN)s的周期s的取值范围包括1至10，所述(AlgInhGa1-g-hN/AlGaN)t的周期t的取值范围包括1至10。
优选地，还包括第二电子阻挡层，位于所述第二载流子供应层上，所述第二电子阻挡层的厚度范围包括50至500埃米，所述第二电子阻挡层掺杂Mg，掺杂浓度范围包括0至1E19cm-3，所述第二电子阻挡层包括：AliInjGa1-i-jN层、(AliInjGa1-i-jN/GaN)u的周期结构以及(AliInjGa1-i-jN/AlGaN)v的周期结构中的一种或组合，其中，所述AliInjGa1-i-jN的Al组分i的取值范围包括0至60％，In组分j的取值范围包括0至40％，自靠近所述第二载流子供应层的表面至远离所述第二载流子供应层的表面，i的取值方式为从大到小取值；所述(AliInjGa1-i-jN/GaN)u的周期u的取值范围包括1至20；所述(AliInjGa1-i-jN/AlGaN)v的周期v的取值范围包括1至10。
优选地，还包括空穴扩展层，位于所述第二电子阻挡层上，其中，所述空穴扩展层的厚度范围包括30至300埃米，所述空穴扩展层掺杂Mg，二次离子质谱后的掺杂浓度范围包括1E19至5E19cm-3。
优选地，还包括第三掺杂层，位于所述空穴扩展层上，其中，所述第三掺杂层的厚度范围包括50至800埃米，所述第三掺杂层掺杂Mg，掺杂浓度范围包括1E19至5E20cm-3。
优选地，还包括接触层，位于所述第三掺杂层上，其中，所述接触层的厚度范围包括10至50埃米，所述接触层掺杂Mg，掺杂浓度范围包括5E19至1E21cm-3。
根据本发明的另一方面，提供了一种制造外延结构的方法，包括：在衬底上形成第一载流子供应层；在所述第一载流子供应层上形成调控结构，包括多量子阱层；形成多个V型凹陷，所述多个V型凹陷自所述调控结构的表面延伸至所述调控结构中；以及在所述调控结构上形成第二载流子供应层，其中，至少两个所述V型凹陷不同。
优选地，形成所述调控结构的步骤包括：在所述第一载流子供应层上形成多个开启层，至少两个V型凹陷分别延伸至不同的开启层。
优选地，还包括形成位错控制结构，其中，形成所述位错控制结构的步骤包括：在所述衬底上形成第一缓冲层；在所述第一缓冲层上形成第二缓冲层；在所述第二缓冲层上形成GaN层；以及在所述GaN层与所述第一载流子供应层之间形成阻挡层，其中，所述位错控制结构的相邻层之间具有相同的元素。
优选地，形成所述调控结构的步骤还包括在所述多个开启层与所述多量子阱层之间形成应力释放层，其中，所述多个开启层与所述应力释放层均为超晶格周期结构，所述多个开启层与所述应力释放层用于共同释放应力。
优选地，所述多个开启层、所述应力释放层以及所述多量子阱层控制所述V型凹陷的开口尺寸、深度、开启位置、分布密度中的至少之一。
优选地，形成所述多个开启层的步骤包括：在所述第一载流子供应层上形成第一开启层；在所述第一开启层上形成第二开启层；以及在所述第二开启层与所述多阱量子层之间形成第三开启层，其中，所述多个V型凹陷自所述多量子阱层的表面分别延伸至所述第一开启层、所述第二开启层以及所述第三开启层中。
优选地，采用磁腔溅射工艺形成所述第一缓冲层，所述第一缓冲层的材料包括AlN，呈单晶薄膜状，所述第一缓冲层的厚度范围包括100至500埃米；采用金属化学气相沉积工艺形成所述第二缓冲层，所述第二缓冲层的材料包括GaN与AlxGa1-xN中的一种或组合，所述第二缓冲层的厚度范围包括30至100埃米，当所述第二缓冲层的材料包括AlxGa1-xN时，Al组份x的范围包括0至1，其中，所述第一缓冲层与所述第二缓冲层构成双缓冲结构。
优选地，采用三维生长与二维生长工艺形成所述GaN层，以将所述GaN层的位错密度控制在106至109cm-2，其中，所述GaN层的厚度范围包括3至5μm。
优选地，所述阻挡层的材料包括AlyGa1-yN，厚度范围包括100至500埃米，生长温度范围包括980至1080℃，其中，所述阻挡层掺杂Si，掺杂浓度范围包括0至8E19cm-3，在所述阻挡层中，Al组份y的范围包括0至1。
优选地，所述位错控制结构的位错密度范围包括106至109cm-2。
优选地，所述第一开启层的材料包括GaN，厚度范围包括200至1000埃米，生长温度范围包括850至950℃，其中，所述第一开启层掺杂Si，掺杂浓度范围包括5E17至1E19cm-3。
优选地，所述第二开启层的材料包括GaN，厚度范围包括200至1200埃米，生长温度范围包括750至850℃，其中，所述第二开启层掺杂Si，掺杂浓度范围包括5E17至1E19cm-3。
优选地，所述第三开启层包括(InaGa1-aN/GaN)m的超晶格周期结构，周期m的取值范围包括1至8，所述第三开启层的发光波长范围包括370至400nm，其中，InaGa1-aN层作为阱层，所述InaGa1-aN层的厚度范围包括30至50埃米，在所述InaGa1-aN层中，In组份a的取值范围包括0至10％；GaN层作为垒层，所述GaN层的厚度范围包括100至800埃米，生长温度范围包括800至900℃，所述GaN层掺杂Si，掺杂浓度范围包括5E17至5E18cm-3。
优选地，所述应力释放层包括(InbGa1-bN/GaN)n的超晶格周期结构，周期n的取值范围包括3至10，所述应力释放层的发光波长范围包括390至430nm，其中，InbGa1-bN层作为阱层，所述InbGa1-bN层的厚度范围包括10至30埃米，在所述InbGa1-bN层中，In组份b的取值范围包括5％至15％；GaN层作为垒层，所述GaN层的厚度范围包括50至100埃米，生长温度范围包括800至900℃，所述GaN层掺杂Si，掺杂浓度范围包括1E17至8E17cm-3。
优选地，所述多量子阱层包括(IncGa1-cN/AldGa1-dN)k的周期结构，周期k的取值范围包括5至15，所述多量子阱层的发光波长范围包括420至520nm，其中，IncGa1-cN层作为阱层，所述IncGa1-cN层的厚度范围包括20至50埃米，在所述IncGa1-cN层中，In组份c的取值范围包括10％至30％；AldGa1-dN层作为垒层，所述AldGa1-dN层的厚度范围包括50至150埃米，生长温度范围包括800至900℃，所述AldGa1-dN层掺杂Si，掺杂浓度范围包括1E17至8E17cm-3，在所述AldGa1-dN层中，Al组份d的取值范围包括0至10％。
优选地，所述多量子阱层包括(IncGa1-cN/(AldGa1-dN/GaN)p)k的周期结构，周期k的范围包括5至15，所述多量子阱层的发光波长范围包括420至520nm，其中，IncGa1-cN层作为阱层，所述IncGa1-cN层的厚度范围包括20至50埃米，在所述IncGa1-cN层中，In组份c的取值范围包括10％至30％；(AldGa1-dN/GaN)p的子周期结构作为垒层，子周期p的范围包括1至10，所述(AldGa1-dN/GaN)p的子周期结构的总厚度范围包括50至150埃米，生长温度范围包括800至900℃，(AldGa1-dN/GaN)p的子周期结构掺杂Si，掺杂浓度范围包括1E17至8E17cm-3，在AldGa1-dN层中，Al组份d的取值范围包括0至10％。
优选地，所述多量子阱层包括(IncGa1-cN/(AldGa1-dN/IneGa1-eN)q)k的周期结构，周期k的范围包括5至15，所述多量子阱层的发光波长范围包括420至520nm，其中，IncGa1-cN层作为阱层，所述IncGa1-cN层的厚度范围包括20至50埃米，在所述IncGa1-cN层中，In组份c的取值范围包括10％至30％；(AldGa1-dN/IneGa1-eN)q的子周期结构作为垒层，子周期q的范围包括1至10，所述(AldGa1-dN/IneGa1-eN)q的子周期结构的总厚度范围包括50至150埃米，生长温度范围包括800至900℃，(AldGa1-dN/IneGa1-eN)q的子周期结构掺杂Si，掺杂浓度范围包括1E17至8E17cm-3，在AldGa1-dN层中，Al组份d的取值范围包括0至10％，在IneGa1-eN层中，In组份e的取值范围包括0至10％，所述多量子阱层的发光波长范围包括420至520nm。
优选地，所述多个V型凹陷的密度范围包括107至109cm-2，所述开口尺寸的范围包括100至500nm。
优选地，形成所述第一载流子供应层的步骤包括：在所述第一阻挡层上形成第一掺杂层；以及在所述第一掺杂层与所述第一开启层之间形成第二掺杂层，其中，所述第一掺杂层与所述第二掺杂层均掺杂Si，所述第一掺杂层的掺杂浓度高于所述第二掺杂层的掺杂浓度。
优选地，所述第一掺杂层的厚度范围包括1至3μm，生长温度范围包括1075至1125℃，其中，所述第一掺杂层的掺杂浓度范围包括1E19至5E19cm-3。
优选地，所述第二掺杂层的厚度范围包括1000至4000埃米，生长温度范围包括1075至1125℃，其中，所述第二掺杂层的掺杂浓度范围包括1E17至1E18cm-3。
优选地，还包括在所述多量子阱层与所述第二载流子供应层之间形成第一电子阻挡层，所述第一电子阻挡层的生长温度范围包括850至950℃，厚度范围包括50至150埃米，所述第一电子阻挡层包括：GaN层与AlN层、(GaN/AlfGa1-fN)r的周期结构与AlN层、GaN层和AlfGa1-fN层以及(GaN/AlfGa1-fN)r的周期结构中的一种或组合，其中，当所述(GaN/AlfGa1- fN)r的周期r为1时，所述AlfGa1-fN的Al组分f为0。
优选地，所述第二载流子供应层的厚度范围包括100至500埃米，生长温度范围包括700至800℃，所述第二载流子供应层掺杂Mg，掺杂浓度范围包括1E19至1E21cm-3，所述第二载流子供应层包括：AlgInhGa1-g-hN层、(AlgInhGa1-g-hN/GaN)s的周期结构以及(AlgInhGa1-g-hN/AlGaN)t的周期结构中的一种或组合，其中，所述AlgInhGa1-g-hN的Al组分g的取值范围包括0至60％，In组分h的取值范围包括0至40％；所述(AlgInhGa1-g-hN/GaN)s的周期s的取值范围包括1至10，所述(AlgInhGa1-g-hN/AlGaN)t的周期t的取值范围包括1至10。
优选地，还包括在所述第二载流子供应层上形成第二电子阻挡层，所述第二电子阻挡层的厚度范围包括50至500埃米，生长温度范围包括900至1000℃，所述第二电子阻挡层掺杂Mg，掺杂浓度范围包括0至1E19cm-3，所述第二电子阻挡层包括：AliInjGa1-i-jN层、(AliInjGa1-i-jN/GaN)u的周期结构以及(AliInjGa1-i-jN/AlGaN)v的周期结构中的一种或组合，其中，所述AliInjGa1-i-jN的Al组分i的取值范围包括0至60％，自靠近所述第二载流子供应层的表面至远离所述第二载流子供应层的表面，i的取值方式为从大到小取值；In组分j的取值范围包括0至40％；所述(AliInjGa1-i-jN/GaN)u的周期u的取值范围包括1至20；所述(AliInjGa1-i-jN/AlGaN)v的周期v的取值范围包括1至10。
优选地，还包括在所述第二电子阻挡层上形成空穴扩展层，其中，所述空穴扩展层的厚度范围包括30至300埃米，生长温度范围包括900至1000℃，所述空穴扩展层掺杂Mg，二次离子质谱后的掺杂浓度范围包括1E19至5E19cm-3。
优选地，还包括在所述空穴扩展层上形成第三掺杂层，其中，所述第三掺杂层的厚度范围包括50至800埃米，生长温度范围包括900至1000℃，所述第三掺杂层掺杂Mg，掺杂浓度范围包括1E19至5E20cm-3。
优选地，还包括在所述第三掺杂层上形成接触层，其中，所述接触层的厚度范围包括10至50埃米，生长温度范围包括850至950℃，所述接触层掺杂Mg，掺杂浓度范围包括5E19至1E21cm-3。
优选地，所述多个V型缺陷被所述多量子阱层上方的所述第一电子阻挡层、所述第二电子阻挡层、所述空穴扩展层以及所述第三掺杂层逐步填充，其中，所述第三掺杂层提供平整表面。
根据本发明的外延结构及其制造方法，通过在衬底上形成第一载流子供应层、第二载流子供应层以及夹在二者之间的调控结构，该调控结构包括多量子阱层，从而形成了半导体发光元件，本发明的外延结构通过调控结构控制多个V型凹陷在调控结构中的延伸深度、开口尺寸以及密度分布，不仅提高了在外延结构的纵向方向上V型凹陷分布的均匀性，分散了应力，而且增加了外延结构机械强度的均匀性，从而提高了光元件的内量子效率。
进一步的，通过第一开启层、第二开启层以及第三开启层分别控制V型凹陷的开启位置，使得V型凹陷自多阱量子层的表面延伸至不同开启层中，并通过分别控制在每一层中的V型凹陷的开启数量与位置分布，从而控制了V型凹陷在外延结构的水平方向上的分散均匀性，配合在外延结构的纵向方向上的应力分散，进一步提高了光元件的内量子效率。
进一步的，通过在衬底与第一载流子供应层之间形成包括第一缓冲层、第二缓冲层、GaN层以及阻挡层的位错控制结构，位错控制结构的每一层均具有与相邻层相同的元素，从而逐层降低了由晶格失配导致的位错，从而提高了发光元件的内量子效率。
此外，通过控制位错控制结构与调控结构中Al组份的取值以及每一层的生长条件，从而控制了V型凹陷的开口尺寸。其中，控制位错控制结构与调控结构需要具体控制生长温度、厚度、掺杂、Al组分或In组分、结构(超晶格或Bulk等)从而影响V型凹陷的密度即个数，理论上应力释放越充分则V型凹陷的开启密度越大，生长温度越低，Si掺杂越多，V型凹陷的密度越高。
与现有技术相比，本发明的外延结构及其制造方法不仅减少了外延结构中的位错密度，降低非辐射复合数量，提升发光效率，而且使得V型凹陷的开启位置、V型凹陷的开口尺寸以及V型凹陷的分布均匀性均得到了有效控制，从而达到了提高发光元件的内量子效率的目的。
控制V型凹陷的开启位置例如是尽量避免V型凹陷相邻，从而避免由于两个相邻的V型凹陷会形成的大尺寸凹陷，进而改善第一电子阻挡层、第二电子阻挡层、空穴扩展层以及第三掺杂层无法填满大尺寸凹陷这一问题。
控制V型凹陷的开口尺寸例如是将V型凹陷的深度控制在合理范围内，降低因V型凹陷深度过大导致V型凹陷的开口尺寸过大的概率，从而改善了采用较厚的具有吸光作用的P型层填充V型凹陷导致器件发光效率下降的问题，与此同时，还改善了由于较厚的p型层导致不容易将V型凹陷填充平整的问题。
此外，将V型凹陷的深度控制在合理范围内，还可以降低V型凹陷太浅仅延伸至多量子阱中的概率，改善了由于在电子空穴复合时V型凹陷成为漏电通道进而影响器件老化、IR、ESD、发光等性能的问题。
控制V型凹陷的分布均匀性例如是将V型凹陷的密度控制在一个最优范围内，从而降低因偏离最优范围造成V型凹陷密度太小的概率，从而改善了由于部分位错未开成V型凹陷导致位错线会延伸穿过量子阱形成漏电通道影响器件性能的问题。
由于多量子阱在V型凹陷侧壁的势垒较高，使电子空穴难以跃过势垒至位错线中形成非辐射复合，一定程度上可以屏蔽位错。将V型凹陷的密度控制在一个最优范围内，还可以降低因偏离最优范围造成V型凹陷密度太大的概率，从而改善了由于V型凹陷密度太大导致多量子阱的发光面积太少引起器件发光效率下降的问题。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单介绍，显而易见地，下面的描述中的附图仅涉及本公开的一些实施例，而非对本公开的限制。
图1示出了本发明实施例的外延结构的结构示意图。
图2至图13示出了本发明实施例制造外延结构的方法在各个阶段的截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的外延结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1示出了本发明实施例的外延结构的结构示意图。
如图1所示，本发明实施例的外延结构包括：第一缓冲层101、第二缓冲层102、GaN层103、阻挡层104、第一掺杂层105、第二掺杂层106、第一开启层107、第二开启层108、第三开启层109、应力释放层110、多量子阱层111、V型凹陷(V-pits)112a，112b，112c、第一电子阻挡层113、第二载流子供应层114、第二电子阻挡层115、空穴扩展层116、第三掺杂层117以及接触层118。
第一缓冲层101位于衬底100上，衬底100包括蓝宝石衬底、硅衬底、SiC衬底、湿法图形化的蓝宝石衬底(Wet-etching Pattern Sapphire Substrate；WPSS)以及干法图形化的蓝宝石衬底(Dry-etching Pattern Sapphire Substrate；DPSS)中的一种。在一些优选的实施例中，衬底100选用干法图形化的蓝宝石衬底(DPSS)。
在本实施例中，第一缓冲层101的材料包括AlN，呈单晶薄膜状，第一缓冲层101的厚度范围包括100至500埃米，优选为180埃米。
第二缓冲层102位于第一缓冲层101上，第二缓冲层102的材料包括GaN与AlxGa1-xN中的一种或组合，当第二缓冲层的材料包括AlxGa1-xN时，Al组份x的范围包括0至1。第二缓冲层102的厚度范围包括30至100埃米，优选为60埃米。
在本实施例中，第一缓冲层101与第二缓冲层102构成双缓冲结构，以释放晶格失配应力。其中，第一缓冲层101与第二缓冲层102的厚度Al等因素均会影响晶格失配应力的释放。
GaN层103位于第二缓冲层102上，材料包括非故意掺杂的GaN。GaN层103的厚度范围包括3至5μm，优选为4μm。
在本实施例中，采用三维(3D)生长与二维(2D)生长形成GaN层103，使得GaN层103的位错密度控制在106至109cm-2之间。
阻挡层104位于GaN层103上，阻挡层104的材料包括AlyGa1-yN，Al组份y的范围包括0至1。阻挡层104掺杂Si，掺杂浓度范围包括0至8E19cm-3，优选为5E18cm-3。阻挡层104的厚度范围包括100至500埃米，优选为420埃米。
在本实施例中，第一缓冲层101、第二缓冲层102、GaN层103以及阻挡层104构成位错控制结构10，位错控制结构10的每一层均具有与相邻层相同的元素，例如第一缓冲层101与第二缓冲层102均具有Al，第二缓冲层102与GaN层103均具有Ga、N，GaN层103与阻挡层104均具有Ga、N或Ga、N、Al，在一些优选实施例中，衬底100与第一缓冲层101均具Al。由于位错控制结构10的每一层均具有与相邻层相同的元素，降低了由晶格失配导致的位错密度，从而将位错控制结构10的位错密度控制在106至109cm-2。本发明的位错密度相比于现有技术大幅下降。
在本实施例中，通过在蓝宝石衬底上生长材料为AlN的第一缓冲层101，第一缓冲层101的厚度在临界厚度以内，该第一缓冲层101的晶体质量较好；然后，在第一缓冲层101上再沉积第二缓冲层102，第一缓冲层101与第二缓冲层102的晶格失配小，从而避免直接在蓝宝石衬底上沉积第二缓冲层102，造成晶格失配大的问题，可以有效地提升外延层的晶体质量。
第一掺杂层105位于阻挡层104上，第一掺杂层105的厚度范围包括1至3μm，优选为1.5μm。第一掺杂层105掺杂Si，掺杂浓度范围包括1E19至5E19cm-3，优选为2E19cm-3。
第二掺杂层106位于第一掺杂层105上，第二掺杂层106的厚度范围包括1000至4000埃米，优选为2600埃米。第二掺杂层106掺杂Si，掺杂浓度范围包括1E17至1E18cm-3，优选为5E17cm-3。
在本实施例中，第一掺杂层105与第二掺杂层106构成第一载流子供应层，用于提供电子，其中，第一掺杂层105的掺杂浓度高于第二掺杂层106的掺杂浓度。其中，第一掺杂层105作为电子注入层和接触层，需要高掺杂降低接触电阻。第二掺杂层106是低掺杂n型层，强制电子在低掺杂层横向扩展，可提升电流扩展效果和抗ESD能力。在高掺杂浓度层后，加入低掺杂层，可以提升电流扩展，同时，可以降低注入量子阱的电子浓度，控制电子的分布。
第一开启层107位于第二掺杂层106上，第一开启层107的材料包括GaN，厚度范围包括200至1000埃米，优选为400埃米。其中，第一开启层107掺杂Si，掺杂浓度范围包括5E17至1E19cm-3，优选为5E18cm-3。
第二开启层108位于第一开启层107上，第二开启层108的材料包括GaN，厚度范围包括200至1200埃米，优选为600埃米。其中，第二开启层掺杂Si，掺杂浓度范围包括5E17至1E19cm-3，优选为9E17cm-3。
第三开启层109位于第二开启层108上，第三开启层109包括(InaGa1-aN/GaN)m的超晶格周期结构，周期m的范围包括1至8，优选为3。第三开启层109的发光波长范围包括370至400nm。其中，InaGa1-aN层作为阱层，不掺杂Si，InaGa1-aN层的厚度范围包括30至50埃米，优选为40埃米。在InaGa1-aN层中，In组份a的取值范围包括0至10％。GaN层作为垒层，GaN层的厚度范围包括100至800埃米，优选为450埃米。GaN层掺杂Si，掺杂浓度范围包括5E17至5E18cm-3，优选为8E17cm-3。
应力释放层110位于第三开启层109上，应力释放层110包括(InbGa1-bN/GaN)n的超晶格周期结构，周期n的范围包括3至10，优选为6。应力释放层110的发光波长范围包括390至430nm。其中，InbGa1-bN层作为阱层，不掺杂Si，InbGa1-bN层的厚度范围包括10至30埃米，优选为17埃米。在InbGa1-bN层中，In组份b的取值范围包括5％至15％。GaN层作为垒层，GaN层的厚度范围包括50至150埃米，优选为110埃米。GaN层掺杂Si，掺杂浓度范围包括1E17至8E17cm-3，优选为2E17cm-3。
在本实施例中，由于第三开启层109与应力释放层110均为超晶格周期结构，因此可以共同用于释放应力。
多量子阱层111位于应力释放层110上，多量子阱层111包括(IncGa1-cN/AldGa1-dN)k的周期结构，周期k的范围包括5至15，优选为10。多量子阱层111的发光波长范围包括420至520nm，优选为440至470nm。其中，IncGa1-cN层作为阱层，不掺杂Si，IncGa1-cN层的厚度范围包括20至50埃米，优选为30埃米。在IncGa1-cN层中，In组份c的取值范围包括10％至30％。AldGa1-dN层作为垒层，AldGa1-dN层的厚度范围包括50至150埃米，优选为110埃米。AldGa1-dN层掺杂Si，掺杂浓度范围包括1E17至8E17cm-3，优选为4E17cm-3。在AldGa1-dN层中，Al组份d的取值范围包括0至10％，优选为0，使得多量子阱层111为(IncGa1-cN/GaN)k的周期结构，或者Al组份d的取值为1％。
在一些其他实施例中，多量子阱层111包括(IncGa1-cN/(AldGa1-dN/GaN)p)k的周期结构，周期k的范围包括5至15，优选为10，多量子阱层的发光波长范围包括420至520nm，优选为440至470nm。其中，IncGa1-cN层作为阱层，不掺杂Si。IncGa1-cN层的厚度范围包括20至50埃米，优选为30埃米。在IncGa1-cN层中，In组份c的取值范围包括10％至30％。(AldGa1-dN/GaN)p的子周期结构作为垒层，子周期p的范围包括1至10，(AldGa1-dN/GaN)p的子周期结构的总厚度范围包括50至150埃米，优选为110埃米。(AldGa1-dN/GaN)p的子周期结构掺杂Si，掺杂浓度范围包括1E17至8E17cm-3，优选为4E17cm-3。在AldGa1-dN层中，Al组份d的取值范围包括0至10％。
在另一些其他实施例中，多量子阱层111包括(IncGa1-cN/(AldGa1-dN/IneGa1-eN)q)k的周期结构，周期k的范围包括5至15，优选为10，多量子阱层的发光波长范围包括420至520nm，优选为440至470nm。其中，IncGa1-cN层作为阱层，不掺杂Si。IncGa1-cN层的厚度范围包括20至50埃米，优选为30埃米。在IncGa1-cN层中，In组份c的取值范围包括10％至30％。(AldGa1-dN/IneGa1-eN)q的子周期结构作为垒层，子周期q的范围包括1至10，(AldGa1-dN/IneGa1-eN)q的子周期结构的总厚度范围包括50至150埃米，优选为110埃米。(AldGa1-dN/IneGa1-eN)q的子周期结构掺杂Si，掺杂浓度范围包括1E17至8E17cm-3，优选为4E17cm-3。在AldGa1-dN层中，Al组份d的取值范围包括0至10％，在IneGa1-eN层中，In组份e的取值范围包括0至10％。
在本实施例中，第一开启层107、第二开启层108、第三开启层109、应力释放层110以及多量子阱层111构成调控结构20，用于调控V型凹陷112的分布、开启位置以及开口尺寸。
在本实施例中，调控结构20的生长温度、厚度、掺杂、Al组分或In组分、结构(超晶格或Bulk等)均会影响V型凹陷的密度即个数，理论上应力释放越充分则V型凹陷的开启密度越大，生长温度越低，Si掺杂越多，V型凹陷的密度越高，其中，超晶格结构比Bulk结构的密度高。
开启位置则通过插入多层开启层实现，通过第一开启层、第二开启层、第三开启层以及应力释放层逐步释放应力，使V型凹陷在不同位置开启；每一层的V型凹陷都无法100％开启，故通过多个开启层可以有效地提升V型凹陷的开启比例和控制密度。
V型凹陷的尺寸控制一般由厚度控制，即各开启层的厚度越大，则V型凹陷的尺寸越大；多量子阱层111的厚度越厚，V型凹陷的尺寸越大；生长温度越高，2D生长越强，则V型凹陷的尺寸越小；生长气氛里H2的浓度或比例越高，2D横向生长速度越高，对应的V型凹陷的尺寸越小。Al组分越高，三维生长速率越快，则V型凹陷的尺寸越大。
多个V型凹陷自调控结构20的表面延伸至调控结构20中，具体的，V型凹陷112a自多量子阱层111的表面延伸至第一开启层107中，V型凹陷112b自多量子阱层111的表面延伸至第二开启层108中，V型凹陷112c自多量子阱层111的表面延伸至第三开启层109中。
在本实施例中，位错控制结构10与调控结构20协同控制V型凹陷112的分布，具体的，由于在器件的位错处会自然产生一些V型凹陷，而位错控制结构10降低了位错密度，从而降低了自然产生的V型凹陷在器件中的分布密度，通过控制调控结构20每一层中的V型凹陷开启数量与位置分布，从而控制了V型凹陷在外延结构的水平方向上的分散均匀性，因此位错控制结构10与调控结构20实现了协同控制V型凹陷112的分布，其中，多个V型凹陷的密度范围包括107至109cm-2。
调控第三开启层109、应力释放层110以及多量子阱层111中生长条件与多量子阱层111的Al组份以控制V型凹陷112位于多量子阱层111的表面的开口尺寸，其中，开口尺寸的范围包括100至500nm。
第一电子阻挡层113位于多量子阱层111上，第一电子阻挡层113的厚度范围包括50至150埃米，第一电子阻挡层113包括GaN层与AlN层、(GaN/AlfGa1-fN)r层与AlN层、GaN层和AlfGa1-fN层以及(GaN/AlfGa1-fN)r的周期结构中的一种或组合。
在本实施例中，第一电子阻挡层113优选为(GaN/AlfGa1-fN)r层与AlN层，其中，Al组分f的取值范围包括0至1。在(GaN/AlfGa1-fN)r层中，周期r的取值范围包括1至10，优选为3。(GaN/AlfGa1-fN)r层的总厚度为72埃米，在(GaN/AlfGa1-fN)r层中，平均每层GaN层与AlfGa1-fN层的厚度均为12埃米，AlN层的厚度为18埃米。
在一些其他实施例中，第一电子阻挡层113优选为GaN层与AlN层，其中，GaN层的厚度优选为70埃米，AlN层的厚度优选为18埃米。
第二载流子供应层114位于第一电子阻挡层113上，用于提供空穴。第二载流子供应层114的厚度范围包括100至500埃米，优选为250埃米。第二载流子供应层114掺杂Mg，掺杂浓度范围包括1E19至1E21cm-3，优选为1E20cm-3。第二载流子供应层114包括：AlgInhGa1-g- hN层、(AlgInhGa1-g-hN/GaN)s的周期结构以及(AlgInhGa1-g-hN/AlGaN)t的周期结构中的一种或任意组合。
在本实施例中，第二载流子供应层114优选为AlgInhGa1-g-hN层，其中，Al组分g的取值范围包括0至60％，In组分h的取值范围包括0至40％。
在一些其他实施例中，第二载流子供应层114优选为(AlgInhGa1-g-hN/GaN)s的周期结构，周期s的取值范围包括1至10，其中，Al组分g的取值范围包括0至60％，In组分h的取值范围包括0至40％。
在另一些其他实施例中，第二载流子供应层114优选为(AlgInhGa1-g-hN/AlGaN)t的周期结构，周期t的取值范围包括1至10，其中，Al组分g的取值范围包括0至60％，In组分h的取值范围包括0至40％。
第二电子阻挡层115位于第二载流子供应层114上，第二电子阻挡层的厚度范围包括50至500埃米，优选为100埃米。第二电子阻挡层115掺杂Mg，掺杂浓度范围包括0至1E20cm-3，优选为1E19cm-3。第二电子阻挡层115包括：AliInjGa1-i-jN层、(AliInjGa1-i-jN/GaN)u的周期结构以及(AliInjGa1-i-jN/AlGaN)v的周期结构中的一种或组合。
在本实施例中，第二电子阻挡层115优选为AliInjGa1-i-jN层，Al组分i的取值范围包括0至60％，In组分j的取值范围包括0至40％，其中，自靠近第二载流子供应层114的表面至远离第二载流子供应层114的表面，第二电子阻挡层115中Al组分i的取值为从小到大或从大到小，相应的，第二电子阻挡层115中Al含量也呈渐变形式从小到大或从大到小。
在一些其他实施例中，第二电子阻挡层115优选为(AliInjGa1-i-jN/GaN)u的周期结构，周期u的取值范围包括1至20，Al组分i的取值范围包括0至60％，In组分j的取值范围包括0至40％，其中，自靠近第二载流子供应层114的表面至远离第二载流子供应层114的表面，i的取值方式为从大到小取值，相应的，AliInjGa1-i-jN中的Al组分的含量沿层的堆叠方向从大到小的梯度渐变方式。
空穴扩展层116位于第二电子阻挡层115上，空穴扩展层116的厚度范围包括30至300埃米，优选为70埃米。在形成空穴扩展层116时，空穴扩展层116中Mg的掺杂浓度为0。
第三掺杂层117位于空穴扩展层116上，其中，第三掺杂层的厚度范围包括50至800埃米，优选为80埃米。第三掺杂层117掺杂Mg，掺杂浓度范围包括1E19至5E20cm-3。
在本实施例中，第三掺杂层117中的Mg会扩散至空穴扩展层116中，因此，二次离子质谱后空穴扩展层116中的Mg的掺杂浓度范围包括1E19至5E19cm-3，优选为1E19cm-3。
接触层118位于第三掺杂层117上，接触层118的厚度范围包括10至50埃米，优选为20埃米。接触层118掺杂Mg，掺杂浓度范围包括5E19至1E21cm-3，优选为1E20cm-3。
图2至图13示出了本发明实施例制造外延结构的方法在各个阶段的截面图。
本发明实施例的方法开始于衬底100，在衬底100上形成第一缓冲层101，如图2所示。
在该步骤中，例如物理气相沉积(Physical Vapor Deposition,PVD)工艺在衬底100上沉积第一缓冲层101。其中，第一缓冲层101的材料包括AlN，呈单晶薄膜状，第一缓冲层101的厚度范围包括100至500埃米，优选为180埃米。
在本实施例中，优选磁腔溅射工艺形成第一缓冲层101。
在本实施例中，衬底100包括蓝宝石衬底、硅衬底、SiC衬底、湿法图形化的蓝宝石衬底(WPSS)以及干法图形化的蓝宝石衬底(DPSS)中的一种。在一些优选的实施例中，衬底100选用干法图形化的蓝宝石衬底(DPSS)。
进一步的，在第一缓冲层101上形成第二缓冲层102，如图3所示。
在该步骤中，例如采用化学气相沉积(Chemical Vapor Deposition,CVD)工艺在第一缓冲层101上沉积第二缓冲层102，其中，第二缓冲层102的材料包括GaN与AlxGa1-xN中的一种或组合，当第二缓冲层的材料包括AlxGa1-xN时，Al组份x的范围包括0至1。第二缓冲层102的厚度范围包括30至100埃米，优选为60埃米。
在本实施例中，优选金属有机化合物化学气相沉淀(Metal-organic ChemicalVapor Deposition，MOCVD)工艺形成第二缓冲层102。
在本实施例中，第一缓冲层101与第二缓冲层102构成双缓冲结构，以释放晶格失配应力，具体的，第一缓冲层101与第二缓冲层102均包括N或者包括N和Al，因此第一缓冲层101直接生长在衬底100上，厚度在临界厚度以内，因此，该第一缓冲层101的晶体质量很好，相当于AlN的晶体；第二缓冲层102直接生长在第一缓冲层101上，两者之间的晶格失配很小，故而可以获得较低的晶格失配和较小的失配应力；而直接在衬底100上生长第二缓冲层102，只能低温生长，两者间的晶格失配和热失配很大，失配应力较大，故而形成较高的位错密度。
在一些优选的实施例中，衬底100选用DPSS，因此在衬底100中也包括Al，与第一缓冲层101具有相同的元素，进一步控制了应力的释放。
进一步的，在第二缓冲层102上形成GaN层103，如图4所示。
在该步骤中，例如采用三维(3D)生长与二维(2D)生长的两步生长工艺在第二缓冲层102上形成GaN层103，其中，GaN层103的厚度范围包括3至5μm，优选为4μm。
在本实施例中，由于采用两步生长工艺形成GaN层103，使得GaN层103的位错密度控制在106至109cm-2之间。其中，位错密度由晶格失配和应力决定，可以通过控制缓冲层、厚度、籽晶密度、晶体质量等条件控制失配应力的释放来调控位错密度。两步生长方法可以有效降低晶要失配，可以获得更低的位错密度。
进一步的，在GaN层103上形成阻挡层104，如图5所示。
在该步骤中，例如采用CVD工艺或PVD工艺在GaN层103上沉积阻挡层104，生长温度范围包括980至1080℃，优选为1050℃。其中，阻挡层104的材料包括AlyGa1-yN，Al组份y的范围包括0至1。阻挡层104掺杂Si，掺杂浓度范围包括0至8E19cm-3，优选为5E18cm-3。阻挡层104的厚度范围包括100至500埃米，优选为420埃米。
在本实施例中，AlyGa1-yN材料阻挡层104起到阻挡电子溢出多量子阱层111进入第一电子阻挡层113、第二电子阻挡层115、空穴扩展层116的作用。
在本实施例中，第一缓冲层101、第二缓冲层102、GaN层103以及阻挡层104构成位错控制结构10，位错控制结构10的每一层均具有与相邻层相同的元素，例如第一缓冲层101与第二缓冲层102均具有Al，第二缓冲层102与GaN层103均具有Ga、N，GaN层103与阻挡层104均具有Ga、N或Ga、N、Al，在一些优选实施例中，衬底100与第一缓冲层101均具Al。由于位错控制结构10的每一层均具有与相邻层相同的元素，降低了由晶格失配导致的位错密度，从而将位错控制结构10的位错密度控制在106至109cm-2。
进一步的，在阻挡层104上形成第一掺杂层105，如图6所示。
在该步骤中，例如采用CVD工艺或PVD工艺在阻挡层104上沉积第一掺杂层105，生长温度范围包括1075至1125℃。其中，第一掺杂层105的厚度范围包括1至3μm，优选为1.5μm。第一掺杂层105掺杂Si，掺杂浓度范围包括1E19至5E19cm-3，优选为2E19cm-3。
进一步的，在第一掺杂层105上形成第二掺杂层106，如图7所示。
在该步骤中，例如采用CVD工艺或PVD工艺在第一掺杂层105上沉积第二掺杂层106，生长温度范围包括1075至1125℃。其中，第二掺杂层106的厚度范围包括1000至4000埃米，优选为2600埃米。第二掺杂层106掺杂Si，掺杂浓度范围包括1E17至1E18cm-3，优选为5E17cm-3。
在本实施例中，第一掺杂层105与第二掺杂层106构成第一载流子供应层，用于提供电子，其中，第一掺杂层105的掺杂浓度高于第二掺杂层106的掺杂浓度(关于此处的效果，参照结构描述补充)。
进一步的，在第二掺杂层106上形成第一开启层107，如图8a所示。
在该步骤中，例如采用CVD工艺或PVD工艺在第二掺杂层106上形成第一开启层107，生长温度范围包括850至950℃。第一开启层107的材料包括GaN，厚度范围包括200至1000埃米，优选为400埃米。其中，第一开启层107掺杂Si，掺杂浓度范围包括5E17至1E19cm-3，优选为5E18cm-3。
进一步的，在第一开启层107上形成微小的V型凹陷112a，如图8a所示。
在该步骤中，例如在第一开启层107上形成图案化的掩膜，经由掩膜暴露部分为需要形成V型凹陷的位置，然后采用刻蚀工艺经掩膜去除部分第一开启层107形成微小的V型凹陷112a。其中，V型凹陷是通过生长条件来控制形成的，如上所述。
在本实施例中，为了清晰表达，图8a中仅示出了一个V型凹陷112a，然而本发明实施例并不限于此，本领域技术人员可以通过设计掩膜的图案控制V型凹陷112a在第一开启层107中的水平分布密度与数量。
进一步的，在第一开启层107上形成第二开启层108，如图8b所示。
在该步骤中，例如采用CVD工艺或PVD工艺在第一开启层107上沉积第二开启层108，生长温度范围包括750至850℃。第二开启层108的材料包括GaN，厚度范围包括200至1200埃米，优选为600埃米。其中，第二开启层掺杂Si，掺杂浓度范围包括5E17至1E19cm-3，优选为9E17cm-3。
在该步骤中，V型凹陷112a向第二开启层108中延伸。
进一步的，在第二开启层108上形成微小的V型凹陷112b，如图8b所示。
在该步骤中，例如在第二开启层108上形成图案化的掩膜，经由掩膜暴露部分为需要形成V型凹陷的位置，然后采用刻蚀工艺经掩膜去除部分第二开启层108形成微小的V型凹陷112b。
在本实施例中，为了清晰表达，图8b中仅示出了一个V型凹陷112b，然而本发明实施例并不限于此，本领域技术人员可以通过设计掩膜的图案控制V型凹陷112b在第二开启层108中的水平分布密度与数量。
进一步的，在第二开启层108上形成第三开启层109，如图8c所示。
在该步骤中，例如采用CVD工艺或PVD工艺在第二开启层108上沉积第三开启层109，生长温度范围包括800至900℃。第三开启层109包括(InaGa1-aN/GaN)m的超晶格周期结构，周期m的范围包括1至8，优选为3。第三开启层109的发光波长范围包括370至400nm。其中，InaGa1-aN层作为阱层，不掺杂Si，InaGa1-aN层的厚度范围包括30至50埃米，优选为40埃米。在InaGa1-aN层中，In组份a的取值范围包括0至10％。GaN层作为垒层，GaN层的厚度范围包括100至800埃米，优选为450埃米。GaN层掺杂Si，掺杂浓度范围包括5E17至5E18cm-3，优选为8E17cm-3。
在该步骤中，V型凹陷112a与112b分别向第三开启层109中延伸，通过控制第三开启层109的生长条件从而控制V型凹陷112a与112b的开口尺寸变化。
在本实施例中，第三开启层109的生长条件包括：N2：H2：NH3的使用量和比例，生长温度，Al或In组分，生长速率，生长压强，转速等。各开启层具体到生长温度、厚度、掺杂、Al组分或In组分等均会影响V型凹陷的密度即个数，理论上应力释放越充分则V型凹陷的开启密度越大，生长温度越低，Si掺杂越多，V型凹陷的密度越高。
进一步的，在第三开启层109上形成微小的V型凹陷112c，如图8c所示。
在该步骤中，例如在第三开启层109上形成图案化的掩膜，经由掩膜暴露部分为需要形成V型凹陷的位置，然后采用刻蚀工艺经掩膜去除部分第三开启层109形成微小的V型凹陷112c。
在本实施例中，为了清晰表达，图8c中仅示出了一个V型凹陷112c，然而本发明实施例并不限于此，本领域技术人员可以通过设计掩膜的图案控制V型凹陷112c在第三开启层109中的水平分布密度与数量。
进一步的，在第三开启层109上形成应力释放层110，如图8d所示。
在该步骤中，例如采用CVD工艺或PVD工艺在第三开启层109上沉积应力释放层110，生长温度范围包括800至900℃。应力释放层110包括(InbGa1-bN/GaN)n的超晶格周期结构，周期n的范围包括3至10，优选为6。应力释放层110的发光波长范围包括390至430nm。其中，InbGa1-bN层作为阱层，不掺杂Si，InbGa1-bN层的厚度范围包括10至30埃米，优选为17埃米。在InbGa1-bN层中，In组份b的取值范围包括5％至15％。GaN层作为垒层，GaN层的厚度范围包括50至100埃米，优选为110埃米。GaN层掺杂Si，掺杂浓度范围包括1E17至8E17cm-3，优选为2E17cm-3。
在该步骤中，V型凹陷112a、112b以及112c分别向应力释放层110中延伸，通过控制应力释放层110的生长条件从而控制V型凹陷112a、112b以及112c的开口尺寸变化。具体的，通过控制应力释放层110的生长条件包括厚度、温度、掺杂、In组分等条件控制应力释放。
在本实施例中，由于第三开启层109与应力释放层110均为超晶格周期结构，因此可以共同用于释放应力。
进一步的，在应力释放层110上形成多量子阱层111，如图8e所示。其中，多量子阱层111不会把V型凹陷填满，这是因为在应力释放过程中，V型凹陷的尺寸会变大。
在该步骤中，例如采用CVD工艺或PVD工艺在应力释放层110上形成多量子阱层111，生长温度范围包括800至900℃。多量子阱层111包括(IncGa1-cN/AldGa1-dN)k的周期结构，(IncGa1-cN/AldGa1-dN)k的周期结构的周期k的范围包括5至15，优选为10。多量子阱层111的发光波长范围包括420至520nm，优选为440至470nm。其中，IncGa1-cN层作为阱层，不掺杂Si，IncGa1-cN层的厚度范围包括20至50埃米，优选为30埃米。在IncGa1-cN层中，In组份c的取值范围包括10％至30％。AldGa1-dN层作为垒层，AldGa1-dN层的厚度范围包括50至150埃米，优选为110埃米。AldGa1-dN层掺杂Si，掺杂浓度范围包括1E17至8E17cm-3，优选为4E17cm-3。在AldGa1-dN层中，Al组份d的取值范围包括0至10％，优选为0，使得多量子阱层111为(IncGa1- cN/GaN)k的周期结构，或者Al组份d的取值为1％。这是由于高Al组分的AlGaN在相对低温条件下，晶体质量较差，Al组分越低，可获得更好的晶体质量。
在一些其他实施例中，多量子阱层111包括(IncGa1-cN/(AldGa1-dN/GaN)p)k的周期结构，周期k的范围包括5至15，优选为10，多量子阱层的发光波长范围包括420至520nm，优选为440至470nm。其中，IncGa1-cN层作为阱层，不掺杂Si。IncGa1-cN层的厚度范围包括20至50埃米，优选为30埃米。在IncGa1-cN层中，In组份c的取值范围包括10％至30％。(AldGa1-dN/GaN)p的子周期结构作为垒层，子周期p的范围包括1至10，(AldGa1-dN/GaN)p的子周期结构的总厚度范围包括50至150埃米，优选为110埃米。(AldGa1-dN/GaN)p的子周期结构掺杂Si，掺杂浓度范围包括1E17至8E17cm-3，优选为4E17cm-3。在AldGa1-dN层中，Al组份d的取值范围包括0至10％。
在另一些其他实施例中，多量子阱层111包括(IncGa1-cN/(AldGa1-dN/IneGa1-eN)q)k的周期结构，周期k的范围包括5至15，优选为10，多量子阱层的发光波长范围包括420至520nm，优选为440至470nm。其中，IncGa1-cN层作为阱层，不掺杂Si。IncGa1-cN层的厚度范围包括20至50埃米，优选为30埃米。在IncGa1-cN层中，In组份c的取值范围包括10％至30％。(AldGa1-dN/IneGa1-eN)q的子周期结构作为垒层，子周期q的范围包括1至10，(AldGa1-dN/IneGa1-eN)q的子周期结构的总厚度范围包括50至150埃米，优选为110埃米。(AldGa1-dN/IneGa1-eN)q的子周期结构掺杂Si，掺杂浓度范围包括1E17至8E17cm-3，优选为4E17cm-3。在AldGa1-dN层中，Al组份d的取值范围包括0至10％，在IneGa1-eN层中，In组份e的取值范围包括0至10％。
在该步骤中，V型凹陷112a、112b以及112c继续分别向多量子阱层111中延伸，通过控制多量子阱层111的生长条件与Al的含量从而控制V型凹陷112a、112b以及112c的最终在多量子阱层111表面的开口尺寸变化。具体地，通过控制多量子阱层111的厚度、Si掺杂、生长气氛等条件控制多量子阱层111表面的开口尺寸变化。
在本实施例中，第一开启层107、第二开启层108、第三开启层109、应力释放层110以及多量子阱层111构成调控结构20，用于调控V型凹陷的分布、开启位置以及开口尺寸。
在本实施例中，位错控制结构10与调控结构20协同控制V型凹陷112a、112b以及112c的分布，具体的，由于在器件的位错处会自然产生一些V型凹陷，而位错控制结构10降低了位错密度，从而降低了自然产生V型凹陷在器件中的分布密度，通过人为控制调控结构20每一层中的V型凹陷开启数量与分布，从而控制了V型凹陷在外延结构的水平方向上的分散均匀性，因此位错控制结构10与调控结构20实现了协同控制V型凹陷112的分布，其中，多个V型凹陷的密度范围包括107至109cm-2。
调控第三开启层109、应力释放层110以及多量子阱层111中的Al组份与生长条件，以控制V型凹陷位于多量子阱层111的表面的开口尺寸，其中，开口尺寸的范围包括100至500nm。
进一步的，在多量子阱层111上形成第一电子阻挡层113，如图9所示。
在该步骤中，例如采用CVD工艺或PVD工艺在多量子阱层111上沉积第一电子阻挡层113，生长温度范围包括850至950℃。第一电子阻挡层113的厚度范围包括50至150埃米，第一电子阻挡层113包括GaN层与AlN层、(GaN/AlfGa1-fN)r层与AlN层、GaN层和AlfGa1-fN层以及(GaN/AlfGa1-fN)r的周期结构中的一种或任意组合。
在本实施例中，第一电子阻挡层113优选为(GaN/AlfGa1-fN)r层与AlN层，其中，Al组分f的取值范围包括0至1。在(GaN/AlfGa1-fN)r层中，周期r的取值范围包括1至10，优选为3。(GaN/AlfGa1-fN)r层的总厚度为72埃米，在(GaN/AlfGa1-fN)r层中，平均每层GaN层与AlfGa1-fN层的厚度均为12埃米，AlN层的厚度为18埃米。
在一些其他实施例中，第一电子阻挡层113优选为GaN层与AlN层，其中，GaN层的厚度优选为70埃米，AlN层的厚度优选为18埃米。
进一步的，在第一电子阻挡层113上形成第二载流子供应层114，如图10所示。
在该步骤中，例如采用CVD工艺或PVD工艺在第一电子阻挡层113上沉积第二载流子供应层114，生长温度范围包括700至800℃，第二载流子供应层114用于提供空穴。第二载流子供应层114的厚度范围包括100至500埃米，优选为250埃米。第二载流子供应层114掺杂Mg，掺杂浓度范围包括1E19至1E21cm-3，优选为1E20cm-3。第二载流子供应层114包括：AlgInhGa1-g-hN层、(AlgInhGa1-g-hN/GaN)s的周期结构以及(AlgInhGa1-g-hN/AlGaN)t的周期结构中的一种或任意组合。由于第二载流子供应层114上下都是电子阻挡层，双重p型电子阻挡层可以最大程度地起到电子阻挡作用。
在本实施例中，第二载流子供应层114优选为AlgInhGa1-g-hN层，其中，Al组分g的取值范围包括0至60％，In组分h的取值范围包括0至40％。
在一些其他实施例中，第二载流子供应层114优选为(AlgInhGa1-g-hN/GaN)s的周期结构，周期s的取值范围包括1至10，其中，Al组分g的取值范围包括0至60％，In组分h的取值范围包括0至40％。
在另一些其他实施例中，第二载流子供应层114优选为(AlgInhGa1-g-hN/AlGaN)t的周期结构，周期t的取值范围包括1至10，其中，Al组分g的取值范围包括0至60％，In组分h的取值范围包括0至40％。
进一步的，在第二载流子供应层114上形成第二电子阻挡层115，如图11所示。
在该步骤中，例如采用CVD工艺或PVD工艺在第二载流子供应层114上沉积第二电子阻挡层115，生长温度范围包括900至1000℃。第二电子阻挡层的厚度范围包括50至500埃米，优选为100埃米。第二电子阻挡层115掺杂Mg，掺杂浓度范围包括0至1E19cm-3，优选为1E19cm-3。第二电子阻挡层115包括：AliInjGa1-i-jN层、(AliInjGa1-i-jN/GaN)u的周期结构以及(AliInjGa1-i-jN/AlGaN)v的周期结构中的一种或任意组合。
在本实施例中，第二电子阻挡层115优选为AliInjGa1-i-jN层，Al组分i的取值范围包括0至60％，In组分j的取值范围包括0至40％，其中，自靠近第二载流子供应层114的表面至远离第二载流子供应层114的表面，第二电子阻挡层115中Al组分i的取值为从小到大或从大到小，相应的，第二电子阻挡层115中Al含量也呈渐变形式从小到大或从大到小。
在一些其他实施例中，第二电子阻挡层115优选为(AliInjGa1-i-jN/GaN)u的周期结构，周期u的取值范围包括1至20，Al组分i的取值范围包括0至60％，In组分j的取值范围包括0至40％，其中，自靠近第二载流子供应层114的表面至远离第二载流子供应层114的表面，i的取值方式为大到小取值，相应的，每层AliInjGa1-i-jN中的Al组分的含量从大到小的梯度渐变方式。
进一步的，在第二电子阻挡层115上形成空穴扩展层116，如图12所示。
在该步骤中，例如采用CVD工艺或PVD工艺在第二电子阻挡层115上沉积空穴扩展层116，生长温度范围包括900至1000℃。空穴扩展层116的厚度范围包括30至300埃米，优选为70埃米。在形成空穴扩展层116时，空穴扩展层116中Mg的掺杂浓度为0。
进一步的，在空穴扩展层116上形成第三掺杂层117，如图13所示。
在该步骤中，例如采用CVD工艺或PVD工艺在空穴扩展层116上沉积第三掺杂层117，生长温度范围包括900至1000℃。第三掺杂层的厚度范围包括50至800埃米，优选为80埃米。第三掺杂层117掺杂Mg，掺杂浓度范围包括1E19至5E20cm-3。
在该步骤中，第三掺杂层117中的Mg会扩散至空穴扩展层116中，因此，二次离子质谱后空穴扩展层116中的Mg的掺杂浓度范围包括1E19至5E19cm-3，优选为1E19cm-3。
进一步的，在第三掺杂层117上形成接触层118，从而形成如图1所示的半导体结构。
在该步骤中，例如采用CVD工艺或PVD工艺在第三掺杂层117上沉积接触层118，生长温度范围包括850至950℃。接触层118的厚度范围包括10至50埃米，优选为20埃米。接触层118掺杂Mg，掺杂浓度范围包括5E19至1E21cm-3，优选为1E20cm-3。
根据本发明的外延结构及其制造方法，通过在衬底上形成第一载流子供应层、第二载流子供应层以及夹在二者之间的调控结构，该调控结构包括多量子阱层，从而形成了半导体发光元件，本发明的外延结构通过调控结构控制每个V型凹陷在调控结构中的延伸深度，不仅在外延结构的纵向方向上分散了应力，而且增加了外延结构机械强度的均匀性，从而提高了光元件的内量子效率。
进一步的，通过第一开启层、第二开启层以及第三开启层分别控制V型凹陷的开启位置，使得V型凹陷自多阱量子层的表面延伸至不同开启层中，并通过分别控制在每一层中的V型凹陷开启数量与分布，从而控制了V型凹陷在外延结构的水平方向上的分散均匀性，配合在外延结构的纵向方向上的应力分散，进一步提高了发光元件的内量子效率。
进一步的，通过在衬底与第一载流子供应层之间形成包括第一缓冲层、第二缓冲层、GaN层以及阻挡层的位错控制结构，位错控制结构的每一层均具有与相邻层相同的元素，从而逐层降低了由晶格失配导致的位错，从而提高了发光元件的内量子效率。
此外，通过控制位错控制结构与调控结构中Al组份的取值以及每一层的生长条件，从而控制了位于多量子阱层表面的V型凹陷的开口尺寸。
与现有技术相比，本发明的外延结构及其制造方法不仅减少了外延结构中的位错密度，而且使得V型凹陷的开启位置、V型凹陷的开口尺寸以及V型凹陷的分布均匀性均得到了有效控制，从而达到了提高发光元件的内量子效率的目的。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (55)
1.一种外延结构，其特征在于，包括：
位于衬底上的第一载流子供应层；
调控结构，位于所述第一载流子供应层上，包括多量子阱层；
多个V型凹陷，自所述调控结构的表面延伸至所述调控结构中；以及
第二载流子供应层，位于所述调控结构上，
其中，至少两个所述V型凹陷不同。
2.根据权利要求1所述的外延结构，其特征在于，所述调控结构还包括多个开启层，至少两个V型凹陷分别延伸至不同的开启层。
3.根据权利要求2所述的外延结构，其特征在于，还包括位错控制结构，包括：
第一缓冲层，位于所述衬底上；
第二缓冲层，位于所述第一缓冲层上；
GaN层，位于所述第二缓冲层上；以及
阻挡层，位于所述GaN层与所述第一载流子供应层之间，
其中，所述位错控制结构的相邻层之间具有相同的元素。
4.根据权利要求2所述的外延结构，其特征在于，所述调控结构还包括应力释放层，位于所述多个开启层与所述多量子阱层之间，
其中，所述多个开启层与所述应力释放层均为超晶格周期结构，所述多个开启层与所述应力释放层用于共同释放应力。
5.根据权利要求4所述的外延结构，其特征在于，所述多个开启层、所述应力释放层以及所述多量子阱层控制所述V型凹陷的开口尺寸、深度、开启位置、分布密度中的至少之一。
6.根据权利要求5所述的外延结构，其特征在于，所述多个开启层包括：
第一开启层，位于所述第一载流子供应层上；
第二开启层，位于所述第一开启层上；以及
第三开启层，位于所述第二开启层与所述多阱量子层之间，
其中，所述多个V型凹陷自所述多量子阱层的表面分别延伸至所述第一开启层、所述第二开启层以及所述第三开启层中。
7.根据权利要求3所述的外延结构，其特征在于，所述第一缓冲层的材料包括AlN，呈单晶薄膜状，所述第一缓冲层的厚度范围包括100至500埃米；
所述第二缓冲层的材料包括GaN与AlxGa1-xN中的一种或组合，所述第二缓冲层的厚度范围包括30至100埃米，当所述第二缓冲层的材料包括AlxGa1-xN时，Al组份x的范围包括0至1，
其中，所述第一缓冲层与所述第二缓冲层构成双缓冲结构。
8.根据权利要求3所述的外延结构，其特征在于，所述GaN层的厚度范围包括3至5μm，
其中，所述GaN层的形成步骤包括三维生长与二维生长。
9.根据权利要求3所述的外延结构，其特征在于，所述阻挡层的材料包括AlyGa1-yN，厚度范围包括100至500埃米，
其中，所述阻挡层掺杂Si，掺杂浓度范围包括0至8E19cm-3，在所述阻挡层中，Al组份y的范围包括0至1。
10.根据权利要求3至9任一项所述的外延结构，其特征在于，所述位错控制结构的位错密度范围包括106至109cm-2。
11.根据权利要求6所述的外延结构，其特征在于，所述第一开启层的材料包括GaN，厚度范围包括200至1000埃米，
其中，所述第一开启层掺杂Si，掺杂浓度范围包括5E17至1E19cm-3。
12.根据权利要求6所述的外延结构，其特征在于，所述第二开启层的材料包括GaN，厚度范围包括200至1200埃米，
其中，所述第二开启层掺杂Si，掺杂浓度范围包括5E17至1E19cm-3。
13.根据权利要求6所述的外延结构，其特征在于，所述第三开启层包括(InaGa1-aN/GaN)m的超晶格周期结构，周期m的取值范围包括1至8，所述第三开启层的发光波长范围包括370至400nm，
其中，InaGa1-aN层作为阱层，所述InaGa1-aN层的厚度范围包括30至50埃米，在所述InaGa1-aN层中，In组份a的取值范围包括0至10％；
GaN层作为垒层，所述GaN层的厚度范围包括100至800埃米，所述GaN层掺杂Si，掺杂浓度范围包括5E17至5E18cm-3。
14.根据权利要求4所述的外延结构，其特征在于，所述应力释放层包括(InbGa1-bN/GaN)n的超晶格周期结构，周期n的取值范围包括3至10，所述应力释放层的发光波长范围包括390至430nm，
其中，InbGa1-bN层作为阱层，所述InbGa1-bN层的厚度范围包括10至30埃米，在所述InbGa1-bN层中，In组份b的取值范围包括5％至15％；
GaN层作为垒层，所述GaN层的厚度范围包括50至100埃米，所述GaN层掺杂Si，掺杂浓度范围包括1E17至8E17cm-3。
15.根据权利要求1所述的外延结构，其特征在于，所述多量子阱层包括(IncGa1-cN/AldGa1-dN)k的周期结构，周期k的取值范围包括5至15，所述多量子阱层的发光波长范围包括420至520nm，
其中，IncGa1-cN层作为阱层，所述IncGa1-cN层的厚度范围包括20至50埃米，在所述IncGa1-cN层中，In组份c的取值范围包括10％至30％；
AldGa1-dN层作为垒层，所述AldGa1-dN层的厚度范围包括50至150埃米，所述AldGa1-dN层掺杂Si，掺杂浓度范围包括1E17至8E17cm-3，在所述AldGa1-dN层中，Al组份d的取值范围包括0至10％。
16.根据权利要求1所述的外延结构，其特征在于，所述多量子阱层包括(IncGa1-cN/(AldGa1-dN/GaN)p)k的周期结构，周期k的范围包括5至15，所述多量子阱层的发光波长范围包括420至520nm，
其中，IncGa1-cN层作为阱层，所述IncGa1-cN层的厚度范围包括20至50埃米，在所述IncGa1-cN层中，In组份c的取值范围包括10％至30％；
(AldGa1-dN/GaN)p的子周期结构作为垒层，子周期p的范围包括1至10，所述(AldGa1-dN/GaN)p的子周期结构的总厚度范围包括50至150埃米，(AldGa1-dN/GaN)p的子周期结构掺杂Si，掺杂浓度范围包括1E17至8E17cm-3，在AldGa1-dN层中，Al组份d的取值范围包括0至10％。
17.根据权利要求1所述的外延结构，其特征在于，所述多量子阱层包括(IncGa1-cN/(AldGa1-dN/IneGa1-eN)q)k的周期结构，周期k的范围包括5至15，所述多量子阱层的发光波长范围包括420至520nm，
其中，IncGa1-cN层作为阱层，所述IncGa1-cN层的厚度范围包括20至50埃米，在所述IncGa1-cN层中，In组份c的取值范围包括10％至30％；
(AldGa1-dN/IneGa1-eN)q的子周期结构作为垒层，子周期q的范围包括1至10，所述(AldGa1-dN/IneGa1-eN)q的子周期结构的总厚度范围包括50至150埃米，(AldGa1-dN/IneGa1- eN)q的子周期结构掺杂Si，掺杂浓度范围包括1E17至8E17cm-3，在AldGa1-dN层中，Al组份d的取值范围包括0至10％，在IneGa1-eN层中，In组份e的取值范围包括0至10％。
18.根据权利要求1-9、11-17任一项所述的外延结构，其特征在于，所述多个V型凹陷的密度范围包括107至109cm-2，所述开口尺寸的范围包括100至500nm。
19.根据权利要求1所述的外延结构，其特征在于，所述第一载流子供应层包括：
第一掺杂层，位于所述阻挡层上；以及
第二掺杂层，位于所述第一掺杂层与所述第一开启层之间，
其中，所述第一掺杂层与所述第二掺杂层均掺杂Si，所述第一掺杂层的掺杂浓度高于所述第二掺杂层的掺杂浓度。
20.根据权利要求19所述的外延结构，其特征在于，所述第一掺杂层的厚度范围包括1至3μm，
其中，所述第一掺杂层的掺杂浓度范围包括1E19至5E19cm-3。
21.根据权利要求19所述的外延结构，其特征在于，所述第二掺杂层的厚度范围包括1000至4000埃米，
其中，所述第二掺杂层的掺杂浓度范围包括1E17至1E18cm-3。
22.根据权利要求1所述的外延结构，其特征在于，还包括第一电子阻挡层，位于所述多量子阱层与所述第二载流子供应层之间，所述第一电子阻挡层的厚度范围包括50至150埃米，所述第一电子阻挡层包括：GaN层与AlN层、(GaN/AlfGa1-fN)r的周期结构与AlN层、GaN层和AlfGa1-fN层以及(GaN/AlfGa1-fN)r的周期结构中的一种或组合，
其中，所述(GaN/AlfGa1-fN)r的周期r的取值范包括1至10，所述AlfGa1-fN的Al组分f的取值范围包括0至1。
23.根据权利要求1所述的外延结构，其特征在于，所述第二载流子供应层的厚度范围包括100至500埃米，所述第二载流子供应层掺杂Mg，掺杂浓度范围包括1E19至1E21cm-3，所述第二载流子供应层包括：AlgInhGa1-g-hN层、(AlgInhGa1-g-hN/GaN)s的周期结构以及(AlgInhGa1-g-hN/AlGaN)t的周期结构中的一种或组合，
其中，所述AlgInhGa1-g-hN的Al组分g的取值范围包括0至60％，In组分h的取值范围包括0至40％；
所述(AlgInhGa1-g-hN/GaN)s的周期s的取值范围包括1至10，
所述(AlgInhGa1-g-hN/AlGaN)t的周期t的取值范围包括1至10。
24.根据权利要求1所述的外延结构，其特征在于，还包括第二电子阻挡层，位于所述第二载流子供应层上，所述第二电子阻挡层的厚度范围包括50至500埃米，所述第二电子阻挡层掺杂Mg，掺杂浓度范围包括0至1E19cm-3，所述第二电子阻挡层包括：AliInjGa1-i-jN层、(AliInjGa1-i-jN/GaN)u的周期结构以及(AliInjGa1-i-jN/AlGaN)v的周期结构中的一种或组合，
其中，所述AliInjGa1-i-jN的Al组分i的取值范围包括0至60％，In组分j的取值范围包括0至40％，自靠近所述第二载流子供应层的表面至远离所述第二载流子供应层的表面，i的取值方式为从大到小取值；
所述(AliInjGa1-i-jN/GaN)u的周期u的取值范围包括1至20；
所述(AliInjGa1-i-jN/AlGaN)v的周期v的取值范围包括1至10。
25.根据权利要求24所述的外延结构，其特征在于，还包括空穴扩展层，位于所述第二电子阻挡层上，
其中，所述空穴扩展层的厚度范围包括30至300埃米，所述空穴扩展层掺杂Mg，二次离子质谱后的掺杂浓度范围包括1E19至5E19cm-3。
26.根据权利要求25所述的外延结构，其特征在于，还包括第三掺杂层，位于所述空穴扩展层上，
其中，所述第三掺杂层的厚度范围包括50至800埃米，所述第三掺杂层掺杂Mg，掺杂浓度范围包括1E19至5E20cm-3。
27.根据权利要求26所述的外延结构，其特征在于，还包括接触层，位于所述第三掺杂层上，
其中，所述接触层的厚度范围包括10至50埃米，所述接触层掺杂Mg，掺杂浓度范围包括5E19至1E21cm-3。
28.一种外延结构的制造方法，其特征在于，包括：
在衬底上形成第一载流子供应层；
在所述第一载流子供应层上形成调控结构，包括多量子阱层；
形成多个V型凹陷，所述多个V型凹陷自所述调控结构的表面延伸至所述调控结构中；以及
在所述调控结构上形成第二载流子供应层，
其中，至少两个所述V型凹陷不同。
29.根据权利要求28所述的制造方法，其特征在于，形成所述调控结构的步骤包括：在所述第一载流子供应层上形成多个开启层，至少两个V型凹陷分别延伸至不同的开启层。
30.根据权利要求29所述的制造方法，其特征在于，还包括形成位错控制结构，其中，形成所述位错控制结构的步骤包括：
在所述衬底上形成第一缓冲层；
在所述第一缓冲层上形成第二缓冲层；
在所述第二缓冲层上形成GaN层；以及
在所述GaN层与所述第一载流子供应层之间形成阻挡层，
其中，所述位错控制结构的相邻层之间具有相同的元素。
31.根据权利要求30所述的制造方法，其特征在于，形成所述调控结构的步骤还包括在所述多个开启层与所述多量子阱层之间形成应力释放层，
其中，所述多个开启层与所述应力释放层均为超晶格周期结构，所述多个开启层与所述应力释放层用于共同释放应力。
32.根据权利要求31所述的制造方法，其特征在于，所述多个开启层、所述应力释放层以及所述多量子阱层控制所述V型凹陷的开口尺寸、深度、开启位置、分布密度中的至少之一。
33.根据权利要求32所述的制造方法，其特征在于，形成所述多个开启层的步骤包括：
在所述第一载流子供应层上形成第一开启层；
在所述第一开启层上形成第二开启层；以及
在所述第二开启层与所述多阱量子层之间形成第三开启层，
其中，所述多个V型凹陷自所述多量子阱层的表面分别延伸至所述第一开启层、所述第二开启层以及所述第三开启层中。
34.根据权利要求30所述的制造方法，其特征在于，采用磁腔溅射工艺形成所述第一缓冲层，所述第一缓冲层的材料包括AlN，呈单晶薄膜状，所述第一缓冲层的厚度范围包括100至500埃米；
采用金属化学气相沉积工艺形成所述第二缓冲层，所述第二缓冲层的材料包括GaN与AlxGa1-xN中的一种或组合，所述第二缓冲层的厚度范围包括30至100埃米，当所述第二缓冲层的材料包括AlxGa1-xN时，Al组份x的范围包括0至1，
其中，所述第一缓冲层与所述第二缓冲层构成双缓冲结构。
35.根据权利要求30所述的制造方法，其特征在于，采用三维生长与二维生长工艺形成所述GaN层，以将所述GaN层的位错密度控制在106至109cm-2，
其中，所述GaN层的厚度范围包括3至5μm。
36.根据权利要求30所述的制造方法，其特征在于，所述阻挡层的材料包括AlyGa1-yN，厚度范围包括100至500埃米，生长温度范围包括980至1080℃，
其中，所述阻挡层掺杂Si，掺杂浓度范围包括0至8E19cm-3，在所述阻挡层中，Al组份y的范围包括0至1。
37.根据权利要求30至36任一项所述的制造方法，其特征在于，所述位错控制结构的位错密度范围包括106至109cm-2。
38.根据权利要求33所述的制造方法，其特征在于，所述第一开启层的材料包括GaN，厚度范围包括200至1000埃米，生长温度范围包括850至950℃，
其中，所述第一开启层掺杂Si，掺杂浓度范围包括5E17至1E19cm-3。
39.根据权利要求33所述的制造方法，其特征在于，所述第二开启层的材料包括GaN，厚度范围包括200至1200埃米，生长温度范围包括750至850℃，
其中，所述第二开启层掺杂Si，掺杂浓度范围包括5E17至1E19cm-3。
40.根据权利要求33所述的制造方法，其特征在于，所述第三开启层包括(InaGa1-aN/GaN)m的超晶格周期结构，周期m的取值范围包括1至8，所述第三开启层的发光波长范围包括370至400nm，
其中，InaGa1-aN层作为阱层，所述InaGa1-aN层的厚度范围包括30至50埃米，在所述InaGa1-aN层中，In组份a的取值范围包括0至10％；
GaN层作为垒层，所述GaN层的厚度范围包括100至800埃米，生长温度范围包括800至900℃，所述GaN层掺杂Si，掺杂浓度范围包括5E17至5E18cm-3。
41.根据权利要求31所述的制造方法，其特征在于，所述应力释放层包括(InbGa1-bN/GaN)n的超晶格周期结构，周期n的取值范围包括3至10，所述应力释放层的发光波长范围包括390至430nm，
其中，InbGa1-bN层作为阱层，所述InbGa1-bN层的厚度范围包括10至30埃米，在所述InbGa1-bN层中，In组份b的取值范围包括5％至15％；
GaN层作为垒层，所述GaN层的厚度范围包括50至100埃米，生长温度范围包括800至900℃，所述GaN层掺杂Si，掺杂浓度范围包括1E17至8E17cm-3。
42.根据权利要求28所述的制造方法，其特征在于，所述多量子阱层包括(IncGa1-cN/AldGa1-dN)k的周期结构，周期k的取值范围包括5至15，所述多量子阱层的发光波长范围包括420至520nm，
其中，IncGa1-cN层作为阱层，所述IncGa1-cN层的厚度范围包括20至50埃米，在所述IncGa1-cN层中，In组份c的取值范围包括10％至30％；
AldGa1-dN层作为垒层，所述AldGa1-dN层的厚度范围包括50至150埃米，生长温度范围包括800至900℃，所述AldGa1-dN层掺杂Si，掺杂浓度范围包括1E17至8E17cm-3，在所述AldGa1- dN层中，Al组份d的取值范围包括0至10％。
43.根据权利要求28所述的制造方法，其特征在于，所述多量子阱层包括(IncGa1-cN/(AldGa1-dN/GaN)p)k的周期结构，周期k的范围包括5至15，所述多量子阱层的发光波长范围包括420至520nm，
其中，IncGa1-cN层作为阱层，所述IncGa1-cN层的厚度范围包括20至50埃米，在所述IncGa1-cN层中，In组份c的取值范围包括10％至30％；
(AldGa1-dN/GaN)p的子周期结构作为垒层，子周期p的范围包括1至10，所述(AldGa1-dN/GaN)p的子周期结构的总厚度范围包括50至150埃米，生长温度范围包括800至900℃，(AldGa1-dN/GaN)p的子周期结构掺杂Si，掺杂浓度范围包括1E17至8E17cm-3，在AldGa1-dN层中，Al组份d的取值范围包括0至10％。
44.根据权利要求28所述的制造方法，其特征在于，所述多量子阱层包括(IncGa1-cN/(AldGa1-dN/IneGa1-eN)q)k的周期结构，周期k的范围包括5至15，所述多量子阱层的发光波长范围包括420至520nm，
其中，IncGa1-cN层作为阱层，所述IncGa1-cN层的厚度范围包括20至50埃米，在所述IncGa1-cN层中，In组份c的取值范围包括10％至30％；
(AldGa1-dN/IneGa1-eN)q的子周期结构作为垒层，子周期q的范围包括1至10，所述(AldGa1-dN/IneGa1-eN)q的子周期结构的总厚度范围包括50至150埃米，生长温度范围包括800至900℃，(AldGa1-dN/IneGa1-eN)q的子周期结构掺杂Si，掺杂浓度范围包括1E17至8E17cm-3，在AldGa1-dN层中，Al组份d的取值范围包括0至10％，在IneGa1-eN层中，In组份e的取值范围包括0至10％，所述多量子阱层的发光波长范围包括420至520nm。
45.根据权利要求28-36、38-44任一项所述的制造方法，其特征在于，所述多个V型凹陷的密度范围包括107至109cm-2，所述开口尺寸的范围包括100至500nm。
46.根据权利要求28所述的制造方法，其特征在于，形成所述第一载流子供应层的步骤包括：
在所述第一阻挡层上形成第一掺杂层；以及
在所述第一掺杂层与所述第一开启层之间形成第二掺杂层，
其中，所述第一掺杂层与所述第二掺杂层均掺杂Si，所述第一掺杂层的掺杂浓度高于所述第二掺杂层的掺杂浓度。
47.根据权利要求46所述的制造方法，其特征在于，所述第一掺杂层的厚度范围包括1至3μm，生长温度范围包括1075至1125℃，
其中，所述第一掺杂层的掺杂浓度范围包括1E19至5E19cm-3。
48.根据权利要求46所述的制造方法，其特征在于，所述第二掺杂层的厚度范围包括1000至4000埃米，生长温度范围包括1075至1125℃，
其中，所述第二掺杂层的掺杂浓度范围包括1E17至1E18cm-3。
49.根据权利要求28所述的制造方法，其特征在于，还包括在所述多量子阱层与所述第二载流子供应层之间形成第一电子阻挡层，所述第一电子阻挡层的生长温度范围包括850至950℃，厚度范围包括50至150埃米，所述第一电子阻挡层包括：GaN层与AlN层、(GaN/AlfGa1-fN)r的周期结构与AlN层、GaN层和AlfGa1-fN层以及(GaN/AlfGa1-fN)r的周期结构中的一种或组合，
其中，当所述(GaN/AlfGa1-fN)r的周期r为1时，所述AlfGa1-fN的Al组分f为0。
50.根据权利要求28所述的制造方法，其特征在于，所述第二载流子供应层的厚度范围包括100至500埃米，生长温度范围包括700至800℃，所述第二载流子供应层掺杂Mg，掺杂浓度范围包括1E19至1E21cm-3，所述第二载流子供应层包括：AlgInhGa1-g-hN层、(AlgInhGa1-g- hN/GaN)s的周期结构以及(AlgInhGa1-g-hN/AlGaN)t的周期结构中的一种或组合，
其中，所述AlgInhGa1-g-hN的Al组分g的取值范围包括0至60％，In组分h的取值范围包括0至40％；
所述(AlgInhGa1-g-hN/GaN)s的周期s的取值范围包括1至10，
所述(AlgInhGa1-g-hN/AlGaN)t的周期t的取值范围包括1至10。
51.根据权利要求28所述的制造方法，其特征在于，还包括在所述第二载流子供应层上形成第二电子阻挡层，所述第二电子阻挡层的厚度范围包括50至500埃米，生长温度范围包括900至1000℃，所述第二电子阻挡层掺杂Mg，掺杂浓度范围包括0至1E19cm-3，所述第二电子阻挡层包括：AliInjGa1-i-jN层、(AliInjGa1-i-jN/GaN)u的周期结构以及(AliInjGa1-i-jN/AlGaN)v的周期结构中的一种或组合，
其中，所述AliInjGa1-i-jN的Al组分i的取值范围包括0至60％，自靠近所述第二载流子供应层的表面至远离所述第二载流子供应层的表面，i的取值方式为从大到小取值；In组分j的取值范围包括0至40％；
所述(AliInjGa1-i-jN/GaN)u的周期u的取值范围包括1至20；
所述(AliInjGa1-i-jN/AlGaN)v的周期v的取值范围包括1至10。
52.根据权利要求51所述的制造方法，其特征在于，还包括在所述第二电子阻挡层上形成空穴扩展层，
其中，所述空穴扩展层的厚度范围包括30至300埃米，生长温度范围包括900至1000℃，所述空穴扩展层掺杂Mg，二次离子质谱后的掺杂浓度范围包括1E19至5E19cm-3。
53.根据权利要求52所述的制造方法，其特征在于，还包括在所述空穴扩展层上形成第三掺杂层，
其中，所述第三掺杂层的厚度范围包括50至800埃米，生长温度范围包括900至1000℃，所述第三掺杂层掺杂Mg，掺杂浓度范围包括1E19至5E20cm-3。
54.根据权利要求53所述的制造方法，其特征在于，还包括在所述第三掺杂层上形成接触层，
其中，所述接触层的厚度范围包括10至50埃米，生长温度范围包括850至950℃，所述接触层掺杂Mg，掺杂浓度范围包括5E19至1E21cm-3。
55.根据权利要求54所述的制造方法，其特征在于，所述多个V型缺陷被所述多量子阱层上方的所述第一电子阻挡层、所述第二电子阻挡层、所述空穴扩展层以及所述第三掺杂层逐步填充，
其中，所述第三掺杂层提供平整表面。
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