CN111933570B - 浅沟槽隔离结构的制造方法及其形成的浅沟槽隔离结构 - Google Patents

浅沟槽隔离结构的制造方法及其形成的浅沟槽隔离结构 Download PDF

Info

Publication number
CN111933570B
CN111933570B CN202011069600.5A CN202011069600A CN111933570B CN 111933570 B CN111933570 B CN 111933570B CN 202011069600 A CN202011069600 A CN 202011069600A CN 111933570 B CN111933570 B CN 111933570B
Authority
CN
China
Prior art keywords
oxide layer
shallow trench
isolation structure
substrate
surface treatment
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011069600.5A
Other languages
English (en)
Other versions
CN111933570A (zh
Inventor
陈宏玮
杨子亿
陈文俊
曹平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Jingxincheng Beijing Technology Co Ltd
Original Assignee
Jingxincheng Beijing Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jingxincheng Beijing Technology Co Ltd filed Critical Jingxincheng Beijing Technology Co Ltd
Priority to CN202011069600.5A priority Critical patent/CN111933570B/zh
Publication of CN111933570A publication Critical patent/CN111933570A/zh
Application granted granted Critical
Publication of CN111933570B publication Critical patent/CN111933570B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

Abstract

本发明公开了一种浅沟槽隔离结构的制造方法及其形成的浅沟槽隔离结构。该制造方法包括：提供一衬底；于所述衬底上形成垫氧化层和垫氮化层，并使用第一刻蚀制程形成隔离沟槽；使用一具有预设温度为80～150℃的表面处理液来消除所述隔离沟槽内衬底表面上的离子电荷和/或残氧基团，并形成一第一氧化层，所述表面处理液包括比例为(2.2～6.3)：1的硫酸和氧化物的混合溶液；使用第二刻蚀制程刻蚀暴露所述衬底并形成一宽度为1‑15nm的台阶；使用原位蒸汽产生制程在所述隔离沟槽内形成一第二氧化层以钝化所述台阶；于所述钝化后的隔离沟槽中沉积绝缘介质，平坦化所述绝缘介质以形成所述浅沟槽隔离结构。本发明的制造方法避免或降低刻蚀过程中对衬底的损伤。

Description

浅沟槽隔离结构的制造方法及其形成的浅沟槽隔离结构
技术领域
本发明属于集成电路技术领域，特别是涉及一种浅沟槽隔离结构的制造方法及其形成的浅沟槽隔离结构。
背景技术
浅沟槽隔离(Shallow Trench Isolation, STI)工艺是集成电路功能一重要制程，其可防止相邻的半导体器件之间的电流泄漏，以及发挥其他电学性能的作用。目前，在通过刻蚀，例如干刻蚀或湿刻蚀制造硅（Si）衬底的浅沟槽隔离结构的过程同时，其损伤到硅表面，并且进一步地导致将硅衬底的线宽退缩，引起关键尺寸(Critical Dimension,CD)的变化，从而导致潜在问题，例如电性，良率不稳定的情况出现。
目前浅沟槽隔离结构的制造过程中，利用热氧化法，例如高温炉管氧化、快速热氧化、原位水蒸气产生氧化法在所述硅衬底的硅表面形成一较大厚度的氧化膜层。因此，提供一种新的浅沟槽隔离结构的制造方法避免或降低刻蚀过程中对硅衬底的损伤十分重要。
发明内容
本发明的目的之一在于提供一种浅沟槽隔离结构的制造方法，解决了现有的浅沟槽隔离结构制造过程中对衬底损伤的问题，保证了衬底中CD原有线宽不被破坏。
本发明的另一目的在于提供一种利用该浅沟槽隔离结构的制造方法形成的浅沟槽隔离结构。
为实现上述目的及相关目的，本发明是通过以下技术方案实现的：
本发明提供一种浅沟槽隔离结构的制造方法，所述浅沟槽隔离结构包括：提供一衬底；于所述衬底上形成垫氧化层和垫氮化层，并使用第一刻蚀制程刻蚀所述垫氮化层、垫氧化层及部分衬底以形成隔离沟槽；使用一具有预设温度为80～150℃的表面处理液来消除所述隔离沟槽内衬底表面上的离子电荷和/或残氧基团，并形成一第一氧化层，所述表面处理液包括硫酸和氧化物的混合溶液，所述硫酸和氧化物的比例为(2.2～6.3)：1；使用第二刻蚀制程刻蚀所述垫氮化层、所述垫氧化层及所述第一氧化层，以暴露所述衬底并形成一宽度为1-15nm的台阶；使用原位蒸汽产生制程在所述隔离沟槽内形成一第二氧化层以钝化所述台阶，而形成钝化后的隔离沟槽；于所述钝化后的隔离沟槽中沉积绝缘介质，平坦化所述绝缘介质以形成所述浅沟槽隔离结构。
在本发明的公开的一些实施方式中，所述第一刻蚀制程采用干法刻蚀制程。
本发明的公开的一些实施方式中，所述氧化物为过氧化氢或臭氧。
在本发明的公开的一些实施方式中，所述第一氧化层的厚度为6-13nm。
在本发明的公开的一些实施方式中，所述第二刻蚀制程采用湿法刻蚀制程。
在本发明的公开的一些实施方式中，所述湿法刻蚀制程包括：使用磷酸进行第一次湿法刻蚀，以刻蚀所述垫氮化层；使用所述表面处理液对第一次湿法刻蚀后的隔离沟槽进行表面处理；用氢氟酸进行第二次湿法刻蚀，以刻蚀所述垫氧化层和所述第一氧化层。
本发明还提供了一种采用如上所述的浅沟槽隔离结构的制造方法形成的浅沟槽隔离结构。
本发明解决了现有的浅沟槽隔离结构制造过程中对衬底损伤的问题，保证了衬底中CD原有线宽不被破坏，本发明利用了在初次刻蚀出隔离沟槽后，利用具有预设温度的表面处理液进行表面处理，所述表面处理液包括硫酸（H2SO4）和氧化物的混合溶液，所述H2SO4和氧化物的比例为(2.2～6.3)：1，从而基于H2SO4和氧化物在预设温度下形成自由移动的离子，消除所述隔离沟槽内衬底表面上的离子电荷和/或残氧基团，以使衬底调整回初始状态，并进一步地基于所述氧化物的氧化特性在所述衬底表面形成薄的氧化层，充分保护衬底表面而免受后续的刻蚀清洗导致的损伤，保持了衬底中CD原有线宽，所述CD线宽的变化率低于0.3%，不仅降低黄光加载，而且进一步地形成台阶时，对该尖锐棱角的台阶可以有理想的钝化效果，使得所述浅沟槽隔离结构的电性或良率不受影响。此外，根据本发明提供的浅沟槽隔离结构制造方法简单，蚀刻气体不需考虑对衬底的损伤问题，降低蚀刻安全方便，避免了高温操作的隐患问题，而且成本低。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明提供的浅沟槽隔离结构的整体结构示意图。
图2为本发明提供的浅沟槽隔离结构的制造方法的流程示意图。
图3为对应步骤S2中在硅衬底上形成垫氮化层和垫氧化层时的器件的结构示意图。
图4为对应步骤S2中形成图案化光阻层时的器件的结构示意图。
图5为对应对应步骤S2中形成隔离沟槽时的器件的结构示意图。
图6为对应步骤S3中器件的结构示意图。
图7为对应步骤S4中器件的结构示意图。
图8为步骤S4中第二刻蚀制程的流程示意图。
图9为对应步骤S5中器件的结构示意图。
图10为对应步骤S6中沉积绝缘介质时的器件的结构示意图。
图11为对应步骤S6中平坦化沉积绝缘介质时的器件的结构示意图。
图12为刻蚀去除垫氮化层和垫氧化层时的器件的结构示意图。
附图说明：
100浅沟槽隔离结构；110 硅衬底； 110a隔离沟槽；120 垫氧化层；130 垫氮化层；140图案化光阻层；150第一氧化层；160第二氧化层；200绝缘介质；300半导体器件；S1~S6步骤；S401~S403 步骤。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
在本发明中，需要说明的是，如出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等，其所指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，如出现术语“第一”、“第二”仅用于描述和区分目的，而不能理解为指示或暗示相对重要性。
如图1所示，本发明制造的浅沟槽隔离结构100由在衬底110上形成多个浅沟槽组成，所述多个浅沟槽内可以根据实际的需要填充绝缘介质200，例氧化物，从而在衬底110上布置半导体器件300时，形成半导体器件隔离结构。所述浅沟槽隔离结构100可以用于制备例如CMOS元器件，例如NMOS晶体管和PMOS晶体管。
如图2至图12所示，本发明的浅沟槽隔离结构制造方法包括在衬底110初次刻蚀出隔离沟槽110a，之后，利用具有预设温度的表面处理液进行表面处理，再刻蚀清洗、钝化、沉积及平坦化制造得到浅沟槽隔离结构100，根据本发明提供的制造方法获得浅沟槽隔离结构100的 CD线宽稳定，所述CD线宽的变化率低于0.3%，进一步地，低于0.1%，例如0.1%、0.08%、0.05%、0.01%。
如图2所示，所述浅沟槽隔离结构100的制造方法包括：
—S1，提供一衬底；
—S2，于所述衬底上形成垫氧化层和垫氮化层，并使用第一刻蚀制程刻蚀所述垫氮化层、垫氧化层及部分衬底以形成隔离沟槽；
—S3，使用一具有预设温度为80～150℃的表面处理液来消除所述隔离沟槽内衬底表面上的离子电荷和/或残氧基团，并形成一第一氧化层，所述表面处理液包括硫酸和氧化物的混合溶液，所述硫酸和氧化物的比例为(2.2～6.3)：1；
—S4，使用第二刻蚀制程刻蚀所述垫氮化层、所述垫氧化层及所述第一氧化层，以暴露所述衬底并形成一宽度为1-15nm的台阶；
—S5，使用原位蒸汽产生制程在所述隔离沟槽内形成一第二氧化层以钝化所述台阶，而形成钝化后的隔离沟槽；
—S6，于所述钝化后的隔离沟槽中沉积绝缘介质，平坦化所述绝缘介质以形成所述浅沟槽隔离结构。
如图1和图2所示，在步骤S1中，所述衬底例如硅衬底110，进一步地可以为单晶硅、多晶硅或非晶硅，当然所述硅衬底110也可以包括掺杂的硅。所述硅衬底110的厚度没有特别限定，可以根据实际制程中的需要进行选择。
如图2和图3所示，在步骤S2中，在所述硅衬底110上形成垫氧化层120，例如氧化硅（oxide ，OX）和垫氮化层130，例如氮化硅（nitride），或，氮化硅和氧化硅的混合物，所述垫氧化层120和垫氮化层130保护所述硅衬底110免受浅沟槽隔离结构制造过程中涉及的化学机械研磨平坦化制程（CMP）工艺的影响。所述垫氧化层120例如可以通过热氧化法形成于所述硅衬底110上，例如在800℃～1150℃稳定下通过含氧的炉管热氧化法形成，当然并不限定于此，还可以通过化学气相沉积法（CVD）形成，所述垫氧化层120的厚度例如为0.2nm～50nm，例如0.3 nm、1nm、4nm、12nm、30nm、45 nm。
如图3所示，在步骤S2中，所述垫氮化层130例如可以通过CVD法形成于所述垫氧化层120上，所述垫氮化层130为后续刻蚀和CMP工艺的阻挡层，所述垫氮化层130的厚度例如为50nm~500nm，例如65 nm、122nm、230nm、350nm、450 nm。进一步地，所述垫氮化层130还可以形成更多的层，例如抗反射层（图中未示出），以减少后续黄光制程光线的反射。
如图4和图5所示，在步骤S2中，在形成垫氮化层130后，刻蚀，例如干法刻蚀所述垫氮化层130、垫氧化层120和部分硅衬底110以形成隔离沟槽110a，所述隔离沟槽110a具有倾斜的侧壁，且顶部开口较大，以利于后续的制程作业。具体地，例如可以利用旋涂法在所述垫氮化层130上形成光刻胶层，经过曝光，显影工艺，在所述光刻胶层上形成开口，获得一图案化光阻层140，以该图案化光阻层140为掩膜，利用反应离子或等离子体的干法刻蚀定量地去除位于所述开口图案下的所述垫氮化层130、垫氧化层120和部分硅衬底110得到该预期形状的隔离沟槽110a，然后可以清洗去除图案化光阻层140。
如图6所示，在步骤S3中，使用具有预设温度的表面处理液对所述硅衬底110进行表面处理，以消弭隔离沟槽内硅衬底110表面上的离子电荷和/或残氧基团，并进一步地在隔离沟槽110a中的一部分，即，所述硅衬底110上形成一薄的第一氧化层150，所述表面处理液避免或大幅降低了后续的刻蚀清洗过程中对硅损伤，保持了CD原有线宽，利于第二刻蚀制程形成明显的台阶，保证了钝化效果，而且表面处理液解决了需要藉由黄光/蚀刻来作相对应制程调整CD线宽的情况。
所述表面处理液包括H2SO4和氧化物的混合溶液，所述H2SO4和氧化物的比例为(2.2～6.3)：1，进一步地为(2.8～4.4)：1，例如为2.8：1、3.2：1、3.6：1、4.0：1、4.2：1，所述H2SO4和所述氧化物溶液可以形成自由移动的离子，消弭所述隔离沟槽内硅衬底110表面上的离子电荷以及和表面的残氧基团反应，使所述隔离沟槽110a中硅衬底110表面调整至原始状态，进一步地，所述氧化物可以列举过氧化氢、臭氧，其可以氧化硅，于所述隔离沟槽110a内壁形成薄的第一氧化层150，所述薄第一氧化层150的厚度例如为6-13nm，例如6 nm、7 nm、8nm、10 nm，在上述厚度范围的第一氧化层150对硅的反应消耗少，保证了隔离沟槽110a内部的平整度。
基于提高所述离子自由移动速率和反应速率的观点，所述表面处理液的预设温度例如为80～150℃，例如90℃、120℃、130℃、140℃，在上述范围内所述表面处理液具有较高的反应活性，可以有效促进所述表面处理液内的离子自由移动速率和反应速率，处于活化状态，从而可以有效消弭隔离沟槽内硅衬底110表面上例如经离子轰击带来的离子电荷和/或残氧基团。所述表面处理液对所述硅衬底100进行表面处理的时间为3~20min，进一步地为4~19min，例如为5min、10min以及15min。
在所述表面处理液处理所述硅衬底110之前，可以通过水离子进行预清洗，进一步地，在表面处理液处理之后，还可以通过水离子进行后清洗，去除多余的表面处理液，该多次清洗过程保证了所述表面处理液的表面处理效果。
如图7所示，在步骤S4中，使用第二刻蚀制程刻蚀所述垫氮化层130、所述垫氧化层120及所述第一氧化层150，暴露所述硅衬底110的表面并形成一台阶，所述台阶宽度H例如为1-15nm，例如所述1 nm、7.5nm、15 nm，保证了对第二刻蚀制程所形成具有尖锐棱角的台阶进行钝化时需要的尺寸和空间。
如图8所示，在一些实施例中，所述第二刻蚀制程包括步骤：
—S401，使用磷酸进行第一次湿法刻蚀，以刻蚀所述垫氮化层；
—S402，使用所述表面处理液对第一次湿法刻蚀后的所述隔离沟槽进行表面处理；
—S403，使用氢氟酸进行第二次湿法刻蚀，以刻蚀所述垫氧化层和所述第一氧化层。
如图7和图8所示，在步骤S401~S403中，所述湿法刻蚀制程刻蚀部分所述垫氮化层130、所述垫氧化层120以及第一氧化层150，直至暴露所述硅衬底110，形成明显的台阶结构。具体地，可以将表面处理后的隔离沟槽110a使用一种或多种热磷酸，例如150~178℃磷酸将垫氮化层130沿与所述隔离沟槽110a的相交方向上定量地刻蚀，接着再次使用如上所述的表面处理液进行表面处理，保证所述隔离沟槽110a免受外界环境的影响，之后，使用氢氟酸将垫氧化层130沿与所述隔离沟槽110a的相交方向上定量地刻蚀，并完全刻蚀所述隔离沟槽110a内壁上的第一氧化层150，至此，暴露所述硅衬底110，第二刻蚀制程未破坏所述隔离沟槽110a中CD的线宽，形成的台阶明显。
如图9所示，在步骤S5中，对隔离沟槽110a的顶部，即该具有尖锐棱角的台阶进行钝化，避免尖端放电效应，影响良率，所述钝化过程可以通过原位蒸汽产生制程（In-situSteam Generation,ISSG）钝化所述台阶，具体地例如在氢气和氧气的气体环境中以该ISSG氧化方式进行氧化工艺，在所述隔离沟槽110a的内壁上形成一薄壁的第二氧化层160，该氧化温度例如可以为800~1200℃。所述第二氧化层160的厚度例如为6-10nm，例如6 nm、7 nm、8nm。
如图10至图12所示，在步骤S6中，在所述钝化后的隔离沟槽110a中沉积绝缘介质200，进一步地所述绝缘介质200覆盖所述氮化掩膜层130的表面，具体地，例如可以通过CVD制程，例如HDP-CVD、HARP-CVD沉积形成相应的绝缘介质，所述绝缘介质200例如为对研磨具有较高适应力的氧化硅，当然并不限定于此，还可以为氟硅玻璃等绝缘材料，所述绝缘介质200的厚度为200～1000 nm，例如248 nm、560nm、750nm、890 nm、970 nm。在沉积绝缘介质200之后，可进行一高温（例如800~1200℃）回火制程，以增加所述绝缘介质200的密度和应力情况，之后，例如利用CMP工艺平坦化所述绝缘介质200和部分垫氮化层130，并停留在所述垫氮化层130上，进一步地还可以研磨去除部分垫氮化层130。
如图12所示，本发明浅沟槽隔离结构100的制造方法还包括通过第三次刻蚀去除所述垫氧化层120和垫氮化层130的步骤，例如可以通过一种或多种热磷酸，例如150~178℃磷酸刻蚀完全去除垫氮化层130，之后，使用氢氟酸刻蚀完全去除垫氧化层120，至此，暴露所述硅衬底110，接着在暴露处的硅衬底110上组装半导体器件300。
本发明在初次刻蚀形成隔离沟槽110a后，通过表面处理液处理所述硅衬底110，消弭了所述隔离沟槽110a内硅衬底110表面上的离子电荷和/或残氧基团，并在所述，从而避免或大幅降低了后续的刻蚀清洗过程中对硅损伤，保持了CD原有线宽，进一步地形成台阶时可以有理想的钝化效果，避免了在所述浅沟槽隔离结构100上组装半导体器件300出现短路或是漏电的情况。此外，根据本发明制造方法也避免孔洞等问题，从而保证了所述浅沟槽隔离结构100的预期性能，改善半导体器件的性能和可靠度。
以上公开的本发明优选实施例只是用于帮助阐述本发明。优选实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (4)

1.一种浅沟槽隔离结构的制造方法，其特征在于，其包括：
提供一衬底；
于所述衬底上形成垫氧化层和垫氮化层，并使用第一刻蚀制程刻蚀所述垫氮化层、垫氧化层及部分衬底以形成隔离沟槽；
使用一具有预设温度为 80～150℃的表面处理液来消除所述隔离沟槽内衬底表面上的离子电荷和 /或残氧基团，所述表面处理液对所述衬底进行处理的时间为 3~20min，形成一第一氧化层，所述第一氧化层的厚度为 6-13nm，所述表面处理液包括硫酸和氧化物的混合溶液，所述硫酸和氧化物的比例为 (2.2～6.3)： 1；
使用第二刻蚀制程刻蚀所述垫氮化层、所述垫氧化层及所述第一氧化层，以暴露所述衬底并形成一宽度为 1-15nm的台阶，所述第二刻蚀制程采用湿法刻蚀制程，所述湿法刻蚀制程包括：
使用磷酸进行第一次湿法刻蚀，以刻蚀所述垫氮化层；
使用所述表面处理液对第一次湿法刻蚀后的隔离沟槽进行表面处理；使用氢氟酸进行第二次湿法刻蚀，以刻蚀所述垫氧化层和所述第一氧化层；
使用原位蒸汽产生制程在所述隔离沟槽内形成一第二氧化层以钝化所述台阶，而形成钝化后的隔离沟槽；
于所述钝化后的隔离沟槽中沉积绝缘介质，平坦化所述绝缘介质以形成所述浅沟槽隔离结构。
2. 根据权利要求 1所述的浅沟槽隔离结构的制造方法，其特征在于，所述第一刻蚀制程采用干法刻蚀制程。
3. 根据权利要求 1所述的浅沟槽隔离结构的制造方法，其特征在于，所述氧化物为过氧化氢或臭氧。
4.一种浅沟槽隔离结构，其特征在于，采用权利要求 1~3任意一项所述的浅沟槽隔离结构的制造方法形成的所述浅沟槽隔离结构。
CN202011069600.5A 2020-10-09 2020-10-09 浅沟槽隔离结构的制造方法及其形成的浅沟槽隔离结构 Active CN111933570B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011069600.5A CN111933570B (zh) 2020-10-09 2020-10-09 浅沟槽隔离结构的制造方法及其形成的浅沟槽隔离结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011069600.5A CN111933570B (zh) 2020-10-09 2020-10-09 浅沟槽隔离结构的制造方法及其形成的浅沟槽隔离结构

Publications (2)

Publication Number Publication Date
CN111933570A CN111933570A (zh) 2020-11-13
CN111933570B true CN111933570B (zh) 2021-02-09

Family

ID=73334323

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011069600.5A Active CN111933570B (zh) 2020-10-09 2020-10-09 浅沟槽隔离结构的制造方法及其形成的浅沟槽隔离结构

Country Status (1)

Country Link
CN (1) CN111933570B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102417431B1 (ko) * 2021-06-28 2022-07-06 주식회사 한화 보이드 또는 심의 발생을 억제하는 기판 처리 장치 및 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101459115A (zh) * 2007-12-13 2009-06-17 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构的制造方法
CN104835774A (zh) * 2014-02-08 2015-08-12 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制备方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050285140A1 (en) * 2004-06-23 2005-12-29 Chih-Hsin Ko Isolation structure for strained channel transistors
KR100572491B1 (ko) * 2003-12-31 2006-04-19 동부아남반도체 주식회사 반도체 소자의 소자분리막 형성방법
US20120309166A1 (en) * 2011-05-31 2012-12-06 United Microelectronics Corp. Process for forming shallow trench isolation structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101459115A (zh) * 2007-12-13 2009-06-17 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构的制造方法
CN104835774A (zh) * 2014-02-08 2015-08-12 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制备方法

Also Published As

Publication number Publication date
CN111933570A (zh) 2020-11-13

Similar Documents

Publication Publication Date Title
TWI405298B (zh) 在包含ｓｏｉ及矽塊區域的半導體元件中形成ｓｔｉ的方法
TW495915B (en) Method for forming conductive contact body of semiconductor device
JP4677177B2 (ja) 半導体素子の製造方法
US7875547B2 (en) Contact hole structures and contact structures and fabrication methods thereof
TWI251296B (en) Method for fabricating semiconductor device capable of preventing damage by wet cleaning process
KR100343286B1 (ko) 웨이퍼 가장자리의 결함 요인 처리 방법
KR20040023297A (ko) 저온 원자층증착에 의한 질화막을 식각저지층으로이용하는 반도체 소자 및 그 제조방법
CN112103347A (zh) 一种半导体结构的制造方法
CN106206598B (zh) 分栅式闪存器件制造方法
CN105789111A (zh) 半导体结构的形成方法
CN111933570B (zh) 浅沟槽隔离结构的制造方法及其形成的浅沟槽隔离结构
TW567577B (en) Method of forming a post shallow trench isolation structure
US6410424B1 (en) Process flow to optimize profile of ultra small size photo resist free contact
CN100539083C (zh) 闪存器件的制造方法
KR100489657B1 (ko) 반도체 장치의 패턴 형성 방법 및 이를 이용한 반도체장치의 제조방법
CN104752177B (zh) 一种制作嵌入式闪存栅极的方法
KR20040045051A (ko) 반도체 장치의 제조방법
US20030181049A1 (en) Method for improving reliability of STI
CN111933567B (zh) 一种浅沟槽隔离结构的制造方法
CN112017948B (zh) 半导体结构及其形成方法
JP2000156402A (ja) 半導体装置およびその製造方法
TWI714423B (zh) 半導體結構及其製造方法
CN104347516B (zh) 一种制作嵌入式闪存的方法
TWI841233B (zh) 半導體結構的製造方法
KR20000044630A (ko) 반도체 소자의 폴리실리콘 플러그 형성방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant