TWI841233B - 半導體結構的製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 238000002955 isolation Methods 0.000 claims abstract description 35
- 239000002184 metal Substances 0.000 claims abstract description 8
- 238000005498 polishing Methods 0.000 claims abstract description 5
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 239000010410 layer Substances 0.000 claims description 204
- 239000006117 anti-reflective coating Substances 0.000 claims description 60
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 55
- 229910052799 carbon Inorganic materials 0.000 claims description 55
- 229920002120 photoresistant polymer Polymers 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 27
- 238000000059 patterning Methods 0.000 claims description 21
- 239000000463 material Substances 0.000 claims description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 8
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 5
- 235000012239 silicon dioxide Nutrition 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 238000004528 spin coating Methods 0.000 claims description 2
- 230000004888 barrier function Effects 0.000 abstract 2
- 238000011084 recovery Methods 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 238000000576 coating method Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000006460 hydrolysis reaction Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
一種半導體結構的製造方法包含在基板上形成位元線結構，其中位元線結構包含主動區、接觸區、位元線金屬層以及位元線隔離層；形成介電層以覆蓋位元線結構；研磨介電層使位元線結構的位元線隔離層的頂面露出；以及在位元線隔離層的頂面與介電層的頂面上形成緩衝層，其中緩衝層配置以保護位元線結構的位元線隔離層。
Description
本揭露是有關一種半導體結構的製造方法。
在動態隨機儲存記憶體(Dynamic Random Access Memory，DRAM)的製作上，位元線的位置往往會在字線之上，這使得後續如果要繼續往上進行製程，位元線最上方的位元線隔離層由於厚度不大，很容易受到某些製程(例如化學機械研磨、乾式蝕刻等)的影響而變薄，進而影響到位元線的電性表現。如此一來，將會對後續形成在位元線隔離層上的時脈與資料回復電路(Clock data recovery，CDR)的良率造成影響。
本揭露之一技術態樣為一種半導體結構的製造方法。
根據本揭露之一實施方式，一種半導體結構的製造方法包含在基板上形成位元線結構，其中位元線結構包含主動區、接觸區、位元線金屬層以及位元線隔離層；形成介電層以覆蓋位元線結構；研磨介電層使位元線結構的位元線隔離層的頂面露出；以及在位元線隔離層的頂面與介電層的頂面上形成緩衝層，其中緩衝層配置以保護位元線結構的位元線隔離層。
在本揭露之一實施方式中，緩衝層厚度約在10奈米至50奈米的範圍內。
在本揭露之一實施方式中，緩衝層的材質與介電層的材質相同但與位元線隔離層的材質不同。
在本揭露之一實施方式中，緩衝層的材質包含二氧化矽。
在本揭露之一實施方式中，在位元線金屬層的頂面與介電層的頂面上形成緩衝層包含使用四乙氧基矽烷的化學氣象沉積法。
在本揭露之一實施方式中，形成介電層以覆蓋位元線結構包含旋轉塗佈法。
在本揭露之一實施方式中，半導體結構的製造方法更包含在緩衝層上形成複數層硬遮罩層；在硬遮罩層的最上者的頂面上塗佈光阻；以及圖案化光阻與硬遮罩層。
在本揭露之一實施方式中，硬遮罩層包括依序堆疊的第一碳質硬質光罩層、第一抗反射塗層、第二碳質硬質光罩層與第二抗反射塗層，圖案化光阻與硬遮罩層的步驟更包含圖案化光阻使光阻形成開口；使用光阻圖案化第二抗反射塗層使第二抗反射塗層形成開口，其中第二抗反射塗層的開口的寬度較光阻的開口的寬度小；移除光阻；使用第二抗反射塗層圖案化第二碳質硬質光罩層使第二碳質硬質光罩層形成開口，其中第二碳質硬質光罩層的開口的寬度較第二抗反射塗層的開口的寬度小；移除第二抗反射塗層；使用第二碳質硬質光罩層圖案化第一抗反射塗層使第一抗反射塗層形成開口，其中第一抗反射塗層的開口的一寬度較第二碳質硬質光罩層的開口的寬度小；移除第二碳質硬質光罩層；使用第一抗反射塗層圖案化第一碳質硬質光罩層使第一碳質硬質光罩層形成開口，其中第一碳質硬質光罩層的開口寬度較第一抗反射塗層的開口的寬度小；移除第一抗反射塗層；使用第一碳質硬質光罩層圖案化緩衝層，使緩衝層形成開口；以及移除第一碳質硬質光罩層。
在本揭露之一實施方式中，半導體結構的製造方法，更包含形成導線於緩衝層的開口中；以及移除緩衝層。
在本揭露之一實施方式中，圖案化光阻與硬遮罩層包含使用化學機械平坦化、乾蝕刻法、濕蝕刻法蝕刻硬遮罩層。
在本揭露上述實施方式中，由於在位元線結構的位元線隔離層上形成了一層緩衝層，此緩衝層在接下來的光阻圖案化、碳質硬質光罩層與抗反射塗層的蝕刻、還有去除碳質硬質光罩層與抗反射塗層的過程之中，能夠保護位元線結構的位元線隔離層，進而使位元線隔離層下方的位元線的電性不會因為位元線隔離層被蝕刻或研磨等製程變薄，進而在最後佈上時脈與資料回復電路(Clock data recovery, CDR)時不會因為位元線隔離層變薄而使半導體結構的電性受到影響。
以下揭示之實施方式內容提供了用於實施所提供的標的之不同特徵的許多不同實施方式，或實例。下文描述了元件和佈置之特定實例以簡化本案。當然，該等實例僅為實例且並不意欲作為限制。此外，本案可在各個實例中重複元件符號及/或字母。此重複係用於簡便和清晰的目的，且其本身不指定所論述的各個實施方式及/或配置之間的關係。
諸如「在……下方」、「在……之下」、「下部」、「在……之上」、「上部」等等空間相對術語可在本文中為了便於描述之目的而使用，以描述如附圖中所示之一個元件或特徵與另一元件或特徵之關係。空間相對術語意欲涵蓋除了附圖中所示的定向之外的在使用或操作中的裝置的不同定向。裝置可經其他方式定向(旋轉90度或以其他定向)並且本文所使用的空間相對描述詞可同樣相應地解釋。
第1圖根據本揭露之一實施方式的半導體結構的俯視圖。第2圖繪示第1圖之半導體結構沿線段2-2的剖面圖。參照第1圖及第2圖，半導體結構的製造方法包含在基板上形成位元線結構110，其中位元線結構110包含主動區112、接觸區114、位元線金屬層116以及位元線隔離層118；形成介電層120以覆蓋位元線結構110；研磨介電層120使位元線結構110的位元線隔離層118的頂面露出；以及在位元線隔離層118的頂面與介電層120的頂面上形成緩衝層130，其中緩衝層130配置以保護位元線結構110的位元線隔離層118。半導體結構的製造方法更包含在緩衝層130上形成複數層硬遮罩層；在硬遮罩層的最上者的頂面上塗佈光阻160。在一些實施方式中，這些硬遮罩層包括沿方向z依序堆疊的第一碳質硬質光罩層142、第一抗反射塗層152、第二碳質硬質光罩層144與第二抗反射塗層154。也就是說，第二抗反射塗層154上塗佈有光阻160，以在接下來的製程中圖案化下面的各硬遮罩層及緩衝層130。在本文中，「圖案化」可包括曝光、顯影、蝕刻等步驟。
緩衝層130的厚度d約在10奈米至50奈米的範圍內，緩衝層130的厚度d與半導體製程的線寬有關，舉例來說，若半導體製程的線寬在30奈米，則緩衝層130的厚度d不會超過50奈米，兩者的差距不會大於一個數量級。緩衝層130的材質與介電層120的材質相同但與位元線隔離層118的材質不同。舉例來說，緩衝層130的材質包含二氧化矽(SiO
2) ，介電層120的材質包含二氧化矽(SiO
2) ，位元線隔離層118的材質包含氮化矽(SiN)。介電層120的材質為低介電常數k值的介電材質，此處「低介電常數」是指介電常數低於約3.9。在位元線隔離層118的頂面與介電層120的頂面上形成緩衝層130的步驟包含使用四乙氧基矽烷(tetraethoxysilane,簡寫為TEOS)的化學氣象沉積法(Chemical vapor deposition, CVD)，四乙氧基矽烷能在純水中水解成二氧化矽，如果在純水中加入酸或鹼，能加速這個水解反應的進行。形成介電層120以覆蓋位元線結構110的步驟包含旋轉塗佈法(Spin-on Coating)。
第3圖至第14圖繪示半導體結構在製造過程的中間階段沿線段3-3的剖面圖。參照第3圖，半導體結構的製造方法包含圖案化光阻160與依序堆疊的各硬遮罩層。圖案化的進行是為了在多次圖案化的過程之中，逐步將半導體結構的線寬縮小至最終目標值。圖案化光阻160與依序堆疊的各硬遮罩層的步驟包含圖案化光阻160使光阻160形成開口161。
參照第4圖，光阻160的開口161形成之後，用光阻160圖案化第二抗反射塗層154使第二抗反射塗層154形成開口155，其中第二抗反射塗層154的開口155的寬度W2較光阻160的開口161的寬度W1小。透過多次圖案化的方式逐步縮小線寬，能夠製作出寬度更小的導線。
參照第5圖及第6圖，第二抗反射塗層154的開口155形成之後，移除光阻160(參第4圖)。接著，使用第二抗反射塗層154圖案化第二碳質硬質光罩層144使第二碳質硬質光罩層144形成開口145，其中第二碳質硬質光罩層144的開口145的寬度W3較第二抗反射塗層154的開口的寬度W2小。這一次的圖案化又進一步地縮小了第二碳質硬質光罩層144的開口145的寬度W3，使其較第二抗反射塗層154的開口的寬度W2小，也較光阻160的開口161的寬度W1小。
參照第7圖及第8圖，第二碳質硬質光罩層144的開口145形成之後，移除第二抗反射塗層154(參第6圖)。移除第二抗反射塗層154之後，使用第二碳質硬質光罩層144圖案化第一抗反射塗層152使第一抗反射塗層152形成開口153，其中第一抗反射塗層152的開口153的寬度W4較該第二碳質硬質光罩層144的開口145的寬度W3小。
參照第9圖及第10圖，第一抗反射塗層152的開口153形成之後，移除第二碳質硬質光罩層144(參第8圖)。接著，使用第一抗反射塗層152圖案化第一碳質硬質光罩層142使第一碳質硬質光罩層142形成開口143，其中第一碳質硬質光罩層142的開口143寬度W5較第一抗反射塗層152的開口153的寬度W4小。
參照第11圖與第12圖，接著，移除第一抗反射塗層152(參第10圖)。第一抗反射塗層152被移除之後，使用第一碳質硬質光罩層142圖案化緩衝層130，使緩衝層130形成開口131。緩衝層130的開口131的寬度W6可以比第一碳質硬質光罩層142的開口143寬度W5小，或與第一碳質硬質光罩層142的開口143寬度W5相等。接著，移除第一碳質硬質光罩層142。前述第一碳質硬質光罩層142、第一抗反射塗層152、第二碳質硬質光罩層144與第二抗反射塗層154的移除步驟可包含使用化學機械平坦化(Chemical-Mechanical Planarization, CMP)、乾蝕刻法、濕蝕刻法蝕刻硬遮罩層。
參照第13圖，第一碳質硬質光罩層142(參第12圖)移除後，可形成導線170於緩衝層130的開口131中。導線170可為時脈與資料回復電路(Clock data recovery, CDR)，導線170與位元線結構110的位元線隔離層118的頂面直接接觸，其在動態隨機儲存記憶體(Dynamic Random Access Memory, DRAM)中的作用是確保可以正確地讀取所傳輸的資料信號。導線170可以包含多個模組(圖未示)，導線170的延伸方向(例如方向y)垂直於位元線結構110的延伸方向(例如方向x)。
綜上所述，由於在位元線結構的位元線隔離層上形成了一層緩衝層，此緩衝層在接下來的光阻圖案化、碳質硬質光罩層與抗反射塗層的蝕刻、還有去除碳質硬質光罩層與抗反射塗層的過程之中，能夠保護位元線結構的位元線隔離層，進而使位元線的電性不會因為位元線隔離層被蝕刻或研磨等製程變薄，進而在最後佈上時脈與資料回復電路時使半導體結構的電性不會因為位元線隔離層變薄而受到影響。
前述概述了幾個實施方式的特徵，使得本領域技術人員可以更好地理解本揭露的態樣。本領域技術人員應當理解，他們可以容易地將本揭露用作設計或修改其他過程和結構的基礎，以實現與本文介紹的實施方式相同的目的和/或實現相同的優點。本領域技術人員還應該認識到，這樣的等效構造不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，它們可以在這裡進行各種改變，替換和變更。
110:位元線結構
112:主動區
114:接觸區
116:位元線金屬層
118:位元線隔離層
120:介電層
130:緩衝層
131:開口
142:第一碳質硬質光罩層
143:開口
144:第二碳質硬質光罩層
145:開口
152:第一抗反射塗層
153:開口
154:第二抗反射塗層
155:開口
160:光阻
161:開口
170:導線
W1,W2,W3,W4,W5,W6:寬度
d:厚度
2-2:線段
3-3:線段
x,y,z:方向
當與隨附圖示一起閱讀時，可由後文實施方式最佳地理解本揭露內容的態樣。注意到根據此行業中之標準實務，各種特徵並未按比例繪製。實際上，為論述的清楚性，可任意增加或減少各種特徵的尺寸。
第1圖根據本揭露之一實施方式的半導體結構的俯視圖。
第2圖繪示第1圖之半導體結構沿線段2-2的剖面圖。
第3圖至第14圖繪示半導體結構在製造過程的中間階段沿線段3-3的剖面圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記)
無
國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記)
無
110:位元線結構
112:主動區
114:接觸區
116:位元線金屬層
118:位元線隔離層
120:介電層
130:緩衝層
142:第一碳質硬質光罩層
144:第二碳質硬質光罩層
152:第一抗反射塗層
154:第二抗反射塗層
160:光阻
d:厚度
y,z:方向
Claims (8)
- 一種半導體結構的製造方法，包含：在一基板上形成一位元線結構，其中該位元線結構包含一主動區、一接觸區、一位元線金屬層以及一位元線隔離層；形成一介電層以覆蓋該位元線結構；研磨該介電層使該位元線結構的該位元線隔離層的一頂面露出；在該位元線隔離層的該頂面與該介電層的一頂面上形成一緩衝層，其中該緩衝層配置以保護該位元線結構的該位元線隔離層；在該緩衝層上形成複數層硬遮罩層，其中該些硬遮罩層包括依序堆疊的一第一碳質硬質光罩層、一第一抗反射塗層、一第二碳質硬質光罩層與一第二抗反射塗層；在該些硬遮罩層的最上者的頂面上塗佈一光阻；圖案化該光阻與該些硬遮罩層，包含：圖案化該光阻使該光阻形成一開口；使用該光阻圖案化該第二抗反射塗層使該第二抗反射塗層形成一開口，其中該第二抗反射塗層的該開口的一寬度較該光阻的該開口的一寬度小；移除該光阻；使用該第二抗反射塗層圖案化該第二碳質硬質光罩層使該第二碳質硬質光罩層形成一開口，其中該第二 碳質硬質光罩層的該開口的一寬度較該第二抗反射塗層的該開口的一寬度小；移除該第二抗反射塗層；使用該第二碳質硬質光罩層圖案化該第一抗反射塗層使該第一抗反射塗層形成一開口，其中該第一抗反射塗層的該開口的一寬度較該第二碳質硬質光罩層的該開口的一寬度小；移除該第二碳質硬質光罩層；使用該第一抗反射塗層圖案化該第一碳質硬質光罩層使該第一碳質硬質光罩層形成一開口，其中該第一碳質硬質光罩層的該開口的一寬度較該第一抗反射塗層的該開口的一寬度小；移除該第一抗反射塗層；使用該第一碳質硬質光罩層圖案化該緩衝層，使該緩衝層形成一開口；以及移除該第一碳質硬質光罩層。
- 如請求項1所述之半導體結構的製造方法，其中該緩衝層厚度約在10奈米至50奈米的範圍內。
- 如請求項1所述之半導體結構的製造方法，其中該緩衝層的材質與該介電層的材質相同但與該位元線隔離層的材質不同。
- 如請求項1所述之半導體結構的製造方法，其中該緩衝層的材質包含二氧化矽。
- 如請求項1所述之半導體結構的製造方法，其中在該位元線金屬層的該頂面與該介電層的該頂面上形成該緩衝層包含使用四乙氧基矽烷的化學氣象沉積法。
- 如請求項1所述之半導體結構的製造方法，其中形成該介電層以覆蓋該位元線結構包含旋轉塗佈法。
- 如請求項1所述之半導體結構的製造方法，其中圖案化該光阻與該些硬遮罩層包含使用化學機械平坦化、乾蝕刻法、濕蝕刻法蝕刻該些硬遮罩層。
- 如請求項1所述之半導體結構的製造方法，更包含：形成一導線於該緩衝層的該開口中；以及移除該緩衝層。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| TW112104654A TWI841233B (zh) | 2023-02-09 | 2023-02-09 | 半導體結構的製造方法 |
Applications Claiming Priority (1)
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| TW112104654A TWI841233B (zh) | 2023-02-09 | 2023-02-09 | 半導體結構的製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI841233B true TWI841233B (zh) | 2024-05-01 |
| TW202434031A TW202434031A (zh) | 2024-08-16 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| TW (1) | TWI841233B (zh) |
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