CN111916470A - 叠层结构和电子装置 - Google Patents

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Abstract

本发明提供一种叠层结构。叠层结构包括包含发光二极管的发光层。叠层结构还包括包含第一薄膜晶体管电路的第一层。叠层结构还包括包含第二薄膜晶体管电路的第二层。第二层位于发光层和第一层之间。第二薄膜晶体管电路包含通道区。在叠层结构的俯视方向上，发光二极管与第一薄膜晶体管电路至少部分重叠且不与第二薄膜晶体管电路的通道区重叠。

Description

叠层结构和电子装置
技术领域
本发明涉及一种叠层结构，特别是涉及一种包含多个薄膜晶体管的叠层结构。
背景技术
包含显示面板的叠层结构，例如智慧型手机、平板电脑、笔记型电脑、显示器和电视已成为现代社会不可或缺的必需品。随着此类携带式电子产品的蓬勃发展，消费者对此类产品的品质、功能性和价格有很高的期望。通常会提供这些电子产品通讯能力。然而，透过使用叠层结构，可能会遇到一些困难。因此，需要一种改善显示品质的新的叠层结构。
发明内容
根据本发明的一些实施例，提供一种叠层结构。叠层结构包括包含发光二极管的发光层。叠层结构还包括包含第一薄膜晶体管电路的第一层。叠层结构还包括包含第二薄膜晶体管电路的第二层。第二层位于发光层和第一层之间。第二薄膜晶体管电路包含通道区。在叠层结构的俯视方向上，发光二极管与第一薄膜晶体管电路至少部分重叠且不与第二薄膜晶体管电路的通道区重叠。
根据本发明的一些实施例，提供一种电子装置。电子装置包含多个像素。这些像素中的至少一者包含叠层结构。叠层结构包括包含发光二极管的发光层。叠层结构还包括包含第一薄膜晶体管电路的第一层。叠层结构还包括包含第二薄膜晶体管电路的第二层。第二层位于发光层和第一层之间。第二薄膜晶体管电路包含通道区。在叠层结构的俯视方向上，发光二极管与第一薄膜晶体管电路至少部分重叠且不与第二薄膜晶体管电路的通道区重叠。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1A和图1B根据本发明的一些实施例示出叠层结构的电路图。
图2A根据本发明的一些实施例示出叠层结构的剖面图。
图2B根据本发明的一些实施例示出图2A所示的叠层结构的局部放大图。
图3根据本发明的一些实施例示出图2A所示的叠层结构的俯视图。
图4根据本发明的一些实施例示出叠层结构的剖面图。
图5根据本发明的一些实施例示出叠层结构的剖面图。
图6根据本发明的一些实施例示出叠层结构的剖面图。
图7根据本发明的一些实施例示出叠层结构的剖面图。
图8根据本发明的一些实施例示出叠层结构的剖面图。
图9根据本发明的一些实施例示出叠层结构的剖面图。
图10根据本发明的一些实施例示出叠层结构的剖面图。
图11根据本发明的一些实施例示出叠层结构的剖面图。
图12根据本发明的一些实施例示出叠层结构的剖面图。
图13根据本发明的一些实施例示出叠层结构的剖面图。
图14根据本发明的一些实施例示出叠层结构的剖面图。
图15A-图15C根据本发明的一些实施例示出电子装置的制造制程的不同阶段的俯视图。
图16A-图16C根据本发明的一些实施例示出电子装置的制造制程的不同阶段的俯视图。
图17根据本发明的一些实施例示出电子装置的制造阶段之一的示意图。
符号说明
100、100A、100B、100C、100D、100E、100F～叠层结构；
101～像素；
102～基板；
104～缓冲层；
106、116、118、130、144、174～金属层；
108、114、128、170～钝化层；
110～栅极绝缘层；
112、138、156、160～半导体层；
120、132～栅极；
122、124、134、136～S/D区；
126～通道区；
140、150～绝缘层；
142～平坦化层；
146～像素定义层；
148、166～导电层；
152、152’、152”、152”’～发光二极管；
154～填充层；
158～量子井层；
162、164～垫片；
171～固定层；
172～反射层；
200、200A、200B、200C、200D、200E、200F～叠层结构；
201～像素；
202、204、224、226、256、258、260～半导体层；
206、228～金属层；
208、216、230、238～栅极；
210、212、218、220、232、234、240、242～S/D区；
214、222、236、244～通道区；
250～导电层；
252、262～电极；
254～传感器；
302～成长基板；
304～发光二极管
306～目标基板；
308～载体基板；
A～区域；
B-B’～线；
C、C2、C3～电容；
DL～数据线；
DT～驱动晶体管；
ET～发射晶体管；
LEL～发光层；
L1～第一层；
L2～第二层；
NA、NB、NC、ND～节点；
O～开口；
Re-set～重置电压；
R1～距离；
S～虚拟界面；
ST～开关晶体管；
TFT1～第一薄膜晶体管电路；
TFT11、TFT12～第一薄膜晶体管；
TFT2～第二薄膜晶体管电路；
TFT21～第二薄膜晶体管；
X、Y、Z～方向；
VDD～漏极电压。
具体实施方式
在以下描述中详细描述了本发明的叠层结构及其制造方法。在以下的实施方式中，出于解释的目的，阐述了许多具体细节和实施例，以提供对本发明的透彻理解。然而，将显而易见的是，本文阐述的示例性实施例仅用于说明的目的，且本发明概念可以各种形式体现而不受限于那些示例性实施例。此外，不同实施例的附图可使用相似和/或对应的数字来表示相似和/或对应的元件。然而，在不同实施例的附图中使用相似和/或对应的数字并不暗示不同实施例之间有任何相关性。另外，在本说明书中，例如「设置于/位于第二材料层上/之上/上方的第一材料层」的表达可代表第一材料层和第二材料层的直接接触，或者可代表第一材料层和第二材料层之间有一或多层中间层的非接触状态。在上述情况下，第一材料层可不与第二材料层直接接触。
此外，在本说明书中，使用相对性的表达。举例而言，「较高」或「较低」用于描述一元件相对于另一者的位置。应理解的是，如果将装置上下颠倒，则在「底部」上的元件将变为在「顶部」上的元件。
应理解的是，虽然在此可使用用语「第一」、「第二」、「第三」等来叙述各种元件、组件、区域、层、部分和/或区段，这些元件、组件、区域、层、部分和/或区段不应被这些用语限定。这些用语仅用来区别一元件、组件、区域、层、部分和/或区段与另一元件、组件、区域、层、部分和/或区段。因此，以下讨论的第一元件、组件、区域、层、部分和/或区段可在不偏离本发明的启示的情况下被称为第二元件、组件、区域、层、部分和/或区段。
应理解的是，此示例性实施例的描述意图结合附图一起阅读，这些附图被认为是整个书写描述的一部分。这些附图未按比例绘制。此外，示意性地示出了结构和装置，以简化附图。在附图中，为了清楚起见，可以省略一些组件。再者，可去除附图中的一些组件作为本发明的另一实施例。
「约」和「大抵」的用语通常表示在所述的值的+/-20％之内、+/-10％之内、+/-5％之内、+/-3％之内、+/-2％之内、+/-1％之内或+/-0.5％之内。本发明所述的值为近似值。当没有具体描述，所述的值仍包含「约」或「大抵」的含义。再者，当考虑到制程的偏差或波动时，用语「相同」也可包含「大约」或「大抵」的含义。
除非另外定义，在此使用的全部包括技术及科学用语具有与此篇发明所属领域技术人员所通常理解的相同含义。应理解的是，在常用的字典中所定义的用语应被解读成具有与本发明的相关技术及本发明的背景或上下文一致的意思，而不应以一理想化或过度正式的方式解读，除非在本发明实施例有特别定义。
此外，在本发明的一些实施例中，关于接合、耦合等的用语，例如「连接」、「互连」等，除非明确地另外定义，否则是指结构透过中间结构直接或间接地彼此固定或接合的关系，以及两者为可移动或刚性的接合或关系。
此外，词组「在从第一值至第二值的范围内」表示此范围包含第一值、第二值以及在其之间的其他值。
另外，用语「覆盖」包含「部分覆盖」或「完全覆盖」的含义。
请参阅图1A和图1B，其根据本发明的一些实施例示出叠层结构100和200的电路图。图2A、图4、图5、图6、图7和图8所示的实施例可对应至叠层结构100的电路图；图9、图10、图11、图12、图13和图14所示的实施例可对应至叠层结构200的电路图。然而，本发明的范围不以此为限。
如图1A所示，叠层结构100可包含多个像素101，且多个像素101中的至少一者可包含至少两个晶体管、一个电容和一个发光二极管152。叠层结构100可包含驱动晶体管DT。驱动晶体管DT可用于决定发光二极管152是否导通。驱动晶体管DT可电性连接至漏极电压VDD。叠层结构100可包含开关晶体管ST。开关晶体管ST可用于决定驱动晶体管DT是否导通。开关晶体管ST可电性连接至数据线DL和栅极端子。叠层结构100可包含电容C。电容可透过节点NA和NB电性耦合至开关晶体管ST和驱动晶体管DT。开关晶体管ST可透过节点NB电性连接至驱动晶体管DT。发光二极管152透过节点NA电性连接至驱动晶体管DT。要注意的是，叠层结构100的电路图仅是示例性的，且本发明的范围不以此为限。在一些实施例中，叠层结构100可更包含其他有源和无源元件。
请参阅图2A和图3，图2A根据本发明的一些实施例示出叠层结构100A的剖面图，且图3示出图2A所示的叠层结构100A的俯视图。图3的线B-B’可对应至图2A所示的截面图。请参阅图2A，叠层结构100A可包含基板102。基板102可包含硬质基板或可挠性基板。基板102的材料可包含玻璃、陶瓷、聚合物、其他合适的材料或前述的组合。叠层结构100A可包含缓冲层104。叠层结构100A可包含设置在缓冲层104上的金属层106。缓冲层104的材料可包含但不限于氮化硅(SiNx)、氧化硅(SiOy)、氮氧化硅(SiON)或其他合适的材料。举例而言，缓冲层104可包含SiNx/SiOy/SiNx/SiOy的多层结构，且每层的厚度可不同或相同，且可在
Figure BDA0002478973450000061
和
Figure BDA0002478973450000062
之间的范围。
叠层结构100A可包含设置在缓冲层104上的钝化层108。钝化层108的材料可包含但不限于氮化硅、氧化硅、氮氧化硅或其他合适的材料。举例而言，钝化层108可包含厚度在
Figure BDA0002478973450000071
和
Figure BDA0002478973450000072
之间的范围的氧化硅层。
在一些实施例中，叠层结构100A可包含第一薄膜晶体管TFT11。虽然为了简洁起见，图2A仅示出一个第一薄膜晶体管TFT11，例如开关晶体管ST，但第一薄膜晶体管电路TFT1可包含多个第一薄膜晶体管TFT11。第一薄膜晶体管TFT11可包含栅极120、源极/漏极(S/D)区122、S/D区124和半导体层112。第一薄膜晶体管TFT11的半导体层112设置在钝化层108上。半导体层112的材料可包含但不限于非晶硅、多晶硅、锗；化合物半导体，其可包含氮化镓(GaN)、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，其可包含SiGe合金、GaAsP合金、AlInAs合金、AlGaAs合金、GaInAs合金、GaInP合金、GaInAsP合金或前述的组合。半导体层112的材料亦可包含但不限于金属氧化物，例如铟镓锌氧化物(IGZO)、铟锌氧化物(IZO)、铟镓锌氧化物(IGZTO)、或包含多环芳香族化合物的有机半导体、或前述的组合。在一些实施例中，半导体层112可掺杂有p型或n型掺杂剂。
叠层结构100A可包含设置在钝化层108上的栅极绝缘层110。栅极绝缘层110的材料可包含氧化硅或其他合适的绝缘材料。栅极绝缘层110的厚度可在
Figure BDA0002478973450000079
和
Figure BDA00024789734500000710
之间的范围。栅极120可设置于栅极绝缘层110上，且S/D区122和124可设置于栅极120的相对两侧上。S/D区122和124的材料，例如金属材料，可设置于钝化层114的开口O中。S/D区域122和124电性连接至半导体层112。叠层结构100A可包含设置于栅极绝缘层110上的钝化层114。钝化层114的材料可包含但不限于氮化硅、氧化硅、氮氧化硅、氧化铝或其他合适的材料。举例而言，钝化层114可包含多层结构，其包括两层氧化硅层和一层设置在它们之间的氮化硅层。氧化硅层可分别具有在
Figure BDA0002478973450000073
和
Figure BDA0002478973450000074
之间以及在
Figure BDA0002478973450000075
和
Figure BDA0002478973450000076
之间的范围的厚度。氮化硅层可具有在
Figure BDA0002478973450000077
和
Figure BDA0002478973450000078
之间的范围的厚度。
如图1A和图2A所示，S/D区122可电性连接至数据线；S/D区124可电性连接至第二薄膜晶体管电路TFT2的栅极。应理解的是，在本发明中，半导体层112的与栅极120重叠的区域可被定义为第一薄膜晶体管TFT11的通道区126。半导体层112的用虚线标记的部分是通道区126。此外，用语「重叠」是沿着与基板102正交的方向来判断，例如在此剖面平面中的Z方向。在另一些实施例中，可借由掺杂或处理制程，以掺杂剂来掺杂半导体层112的一部分。因此，半导体层112的通道区126以外的部分可作为源极和/或漏极。
在一些实施例中，金属层106可用于减少周围的光对第一薄膜晶体管TFT11的影响。在一些实施例中，金属层106可作为第一薄膜晶体管TFT11的底栅极。在此情况下，第一薄膜晶体管TFT11包含可作为底栅极的金属层106。金属层106可包含但不限于铜(Cu)、铝(Al)、钼(Mo)、钨(W)、金(Au)、铬(Cr)、镍(Ni)、铂(Pt)、钛(Ti)或其他合适的金属材料。
叠层结构100A可包含设置在绝缘层110上的金属层116。金属层116可包含但不限于铜(Cu)、铝(Al)、钼(Mo)、钨(W)、金(Au)、铬(Cr)、镍(Ni)、铂(Pt)、钛(Ti)或其他合适的金属材料。在此实施例中，金属层116可作为第一薄膜晶体管电路TFT1的栅极。此外，金属层116可电性连接至共同电压(未示出)。
在一些实施例中，叠层结构100A可包含第二薄膜晶体管电路TFT2。虽然为了简洁起见，图2A仅示出一个第二薄膜晶体管TFT21，例如驱动晶体管DT，但第二薄膜晶体管电路TFT2可包含多个第二薄膜晶体管TFT21。第二薄膜晶体管电路TFT2可设置于第一薄膜晶体管电路TFT1上。第二薄膜晶体管TFT21可包含栅极132、S/D区134、S/D区136和半导体层138。半导体层138的材料可与半导体层112的材料类似或相同。在一些实施例中，通道区138的半导体层的厚度可在
Figure BDA0002478973450000081
和
Figure BDA0002478973450000082
之间的范围。栅极132可设置于钝化层114上，且S/D区134和S/D区136可电性连接至半导体层138。半导体层138的材料可与半导体层112的材料类似或相同。在此实施例中，半导体层138与栅极132完全重叠，所以半导体层138可被视为通道区。
叠层结构100A可包含设置在金属层108上的金属层118。金属层118可作为第一薄膜晶体管电路TFT1的源极和/或漏极。金属层118可进一步作为第二薄膜晶体管电路TFT2的栅极。然而，本发明的范围不以此为限。在此实施例中，S/D区122和124的金属层，例如金属层118，可包含多层结构。举例而言，S/D区122和124的金属层可包含单一金属层或多层，金属层的材料可包含铜(Cu)、铝(Al)、钼(Mo)、钨(W)、金(Au)、铬(Cr)、镍(Ni)、铂(Pt)、钛(Ti)、其他合适的金属材料或前述的组合。叠层结构100A可包含设置在钝化层114上的钝化层128。钝化层128的材料可包含无机材料，例如氮化硅、氧化硅、氮氧化硅或其它合适的材料。钝化层128的材料可包含有机材料，例如全氟烷氧基烷烃(perfluoroalkoxy alkane，PFA)。举例而言，钝化层128可包含厚度在
Figure BDA0002478973450000091
至
Figure BDA0002478973450000092
之间的范围的氧化硅层。
叠层结构100A可包含设置在金属层118上的金属层130。金属层130的材料可与金属层118的材料类似或相同。在一些实施例中，金属层130可作为第二薄膜晶体管电路TFT2的源极和/或漏极。然而，本发明的范围不以此为限。在此实施例中，S/D区134和136的金属层，例如金属层130，可包含多层结构。举例而言，S/D区134和136的金属层可包含单一金属层或多层。金属层的材料可包含铜(Cu)、铝(Al)、钼(Mo)、钨(W)、金(Au)、铬(Cr)、镍(Ni)、铂(Pt)、钛(Ti)、其他合适的金属材料或前述的组合。此外，S/D区134和136可包含多层金属结构，例如Ti/Al/Ti的结构。此外，如图2A所示，根据一些实施例，电容C可由栅极132、钝化层128和S/D区136所构成。
叠层结构100A可包含设置在钝化层128上的绝缘层140；平坦化层142可设置在绝缘层140上。绝缘层140和平坦化层142的材料可包含但不限于氮化硅、氧化硅、氮氧化硅或其他合适的材料。此外，绝缘层140和平坦化层142的材料可包含有机材料，例如全氟烷氧基烷烃(PFA)。举例而言，绝缘层140可包含厚度在
Figure BDA0002478973450000093
和
Figure BDA0002478973450000094
之间的范围的氧化硅层；且平坦化层142可包含厚度在1μm和5μm之间的范围的氧化硅层。
叠层结构100A可包含设置在金属层130上的金属层144。金属层144的材料可与金属层118类似或相同。
在一些实施例中，叠层结构100A可包含第一层L1和第二层L2。第二层L2可设置在第一层L1上。举例而言，第一层L1包含第一薄膜晶体管电路TFT1，且第二层L2包含第二薄膜晶体管电路TFT2。在一些实施例中，第一层L1更可包含栅极绝缘层110的至少一部分和绝缘层114的至少一部分；第二层L2更可包含钝化层128的至少一部分和绝缘层140的至少一部分。位于钝化层128和绝缘层114之间的虚拟界面S可为第一层L1和第二层L2的界面。上述界面可为不平坦的表面或平坦的表面。然而，本发明的范围不以此为限。第一层L1和第二层L2的标记仅是示例性的，且本发明的范围不以此为限。在一些实施例中，金属层106可用于减少周围的光对第一薄膜晶体管TFT11的影响。在此实施例中，金属层106设置于第一层L1下且与第一薄膜晶体管TFT11重叠。在一些实施例中，当金属层106作为第一薄膜晶体管电路TFT1的栅极时，第一层L1可更包含钝化层108的至少一部分。
第一薄膜晶体管电路TFT1和第二薄膜晶体管电路TFT2之间的相对位置可由它们的半导体层定义。举例而言，如图2A所示，由虚线标记的包含半导体层112、栅极120的对应部分、S/D区122和124的区域可被视为第一薄膜晶体管电路TFT1；由虚线标记的包含半导体层138、栅极132的对应部分、S/D区134和136的区域可被视为第二薄膜晶体管电路TFT2。要注意的是，一层可具有一部分属于第一层L1，且可具有另一部分属于第二层L2。要注意的是，当金属层118可作为第一薄膜晶体管电路TFT1的源极和/或漏极以及第二薄膜晶体管电路TFT2的栅极时，第一薄膜晶体管电路TFT1和第二薄膜晶体管电路TFT2可由第一层L1和第二层L2之间的虚拟界面S定义。因此，第一薄膜晶体管电路TFT1和第二薄膜晶体管电路TFT2可被定义为在不同的层中。要注意的是，第二层L2的第二薄膜晶体管电路TFT2的半导体层位于第一层L1的第一薄膜晶体管电路TFT1的半导体层之上。
请参阅图2B，其根据本发明的一些实施例示出叠层结构100A的区域A的局部放大图。在一些实施例中，钝化层114或绝缘层110可具有开口O。钝化层128可设置于开口O中。S/D区122可设置于开口O中。在此实施例中，区域A中的钝化层114和钝化层128之间的虚拟界面S可用于定义第一薄膜晶体管电路TFT1的边界。
要注意的是，标记为第一薄膜晶体管电路TFT1和/或第二薄膜晶体管电路TFT2的区域仅为示例性，且本发明的范围不以此为限。举例而言，当金属层106作为第一薄膜晶体管电路TFT1的栅极时，第一薄膜晶体管电路TFT1包含金属层106的一部分。
叠层结构100A可包含设置在平坦化层142上的像素定义层146。像素定义层146的材料可包含有机材料、无机材料或前述的组合。在一些实施例中，像素定义层146的厚度在1μm和3μm之间的范围。叠层结构100A可包含设置在钝化层128上的导电层148。导电层148可顺应性地形成于像素定义层146的表面(例如，顶面和侧面)上。导电层148的材料可包含但不限于铜(Cu)、铝(Al)、钼(Mo)、钨(W)、金(Au)、铬(Cr)、镍(Ni)、铂(Pt)。导电层148的材料可包含其他导电材料，例如ITO或IZO。叠层结构100A可包含发光二极管152。像素定义层146可被图案化且具有在其上设置发光二极管152的开口。导电层148可用于电性连接第二薄膜晶体管电路TFT2和发光二极管152。
此外，发光二极管152被填充层154围绕。发光二极管152可为微发光二极管(microlight-emitting diode，μLED)。μLED的芯片的尺寸可在约1μm至约100μm的范围。发光二极管152可为次毫米发光二极管(mini light-emitting diode)。次毫米LED的芯片的尺寸可在约100μm至约300μm的范围。然而，本发明的范围不以此为限。透过p-n接面的电流，发光二极管中的电子和空穴的复合可能会产生电磁辐射(例如光)。举例而言，在由直接能隙材料(例如GaAs或GaN)形成的正向偏压p-n接面中，注入至耗尽区的电子和空穴的复合会产生电磁辐射。前述电磁辐射可位于可见光区或不可见光区中。具有不同能隙的材料可用于形成不同颜色的发光二极管。
在一些实施例中，发光二极管152可包含半导体层156、量子井层158和设置在半导体层156及量子井层158之间的半导体层160。半导体层156可提供空穴，且半导体层160可提供电子。因此，空穴和电子复合以产生电磁辐射。半导体层156和半导体层160可包含但不限于AlN、GaN、GaAs、InN、AlGaN、AlInN、InGaN、AlInGaN或前述的组合。
量子井层158可包含但不限于同质接面、异质接面、单量子井(single-quantumwell，SQW)、多重量子井(multiple-quantum well，MQW)或任何其他适用的结构。在一些实施例中，量子井层158包含未掺杂的n型InxGa(1-x)N。在另一些实施例中，量子井层158包含例如AlxInyGa(1-x-y)N的材料和其他材料。再者，量子井层158可包含具有交替排列的多重量子层(例如，InGaN)和阻障层(例如，GaN)的多重量子井结构。再者，可借由金属有机化学气相沉积法(metalorganic chemical vapor deposition，MOCVD)、分子束磊晶法(molecularbeam epitaxy，MBE)、氢化物气相磊晶法(hydride vapor phase epitaxy，HVPE)、液相磊晶法(liquid phase epitaxy，LPE)或任何其他适用的化学气相沉积制程，来形成量子井层158。
如图1A所示，发光二极管152可包含垫片162和垫片164。垫片162和垫片164可分别设置于半导体层160和半导体层156上。垫片162和164配置为电性连接发光二极管152和其他导电元件。垫片162和164的材料可包含但不限于铜(Cu)、铝(Al)、钼(Mo)、钨(W)、金(Au)、铬(Cr)、镍(Ni)、铂(Pt)、钛(Ti)、锡(Sn)或其他合适的金属材料。
叠层结构100A可包含设置在绝缘层140上的导电层166。导电层166的材料可与金属层118类似或相同。导电层166亦可包含其他导电材料，例如ITO。导电层166可作为电性连接至发光二极管152的电极和共同电压的导线的一部分。叠层结构100A可包含设置在导电层148上的绝缘层150。绝缘层150用于将导电层148和导电层166电性隔离。
要注意的是，可省略用于电性连接导电层166和共同电压的金属层的一部分。形成金属层的上述部分可有助于改善叠层结构100A的平坦度，或者可有助于简化制造制程。金属层116和金属层118可作为电性连接至发光二极管152的导线的一部分。金属层130可作为电性连接至发光二极管152的电极的导线的一部分。金属层144可作为电性连接至发光二极管152的电极的导线的一部分。如图1A和图2A所示，S/D区134可电性连接至漏极电压VDD；S/D区136可电性连接至发光二极管152。
叠层结构100A可包含钝化层170，其配置以减少叠层结构100A的刮痕。钝化层170可覆盖发光二极管152。钝化层170的顶面可具有凸或凹形轮廓。可借由修饰钝化层170的顶面的轮廓，来调整发光二极管152的光束角度。在此实施例中，钝化层170的顶面可具有凸形轮廓。钝化层170的材料可包含氮化硅、氧化硅、氮氧化硅或其它合适的材料。
叠层结构100A可包含在第一层L1和第二层L2上的发光层LEL。发光层LEL包含发光二极管152。在一些实施例中，发光层LEL可更包含像素定义层146或钝化层170的至少一部分。在另一些实施例中，发光层LEL可更包含平坦化层142或填充层154的至少一部分。
在一些实施例中，发光二极管152可与第一薄膜晶体管电路TFT1至少部分重叠。在一些实施例中，发光二极管152不与第二薄膜晶体管电路TFT2的半导体层138重叠。更具体地，发光二极管152不与半导体层138的作为第二薄膜晶体管电路TFT2的通道的部分重叠。此外，用语「重叠」是沿着与基板102正交的方向，例如在此剖面平面中的Z方向来判断的。更具体地，第一元件与第二元件重叠是指在俯视方向上例如叠层结构100A的Z方向，第一元件与第二元件重叠。
在一些实施例中，借由转移法将发光二极管152设置于导电层148上，其会在以下讨论。在接合发光二极管152的转移制程的期间，于元件下产生压力。由于发光二极管152不与第二薄膜晶体管电路TFT2的半导体层138重叠，所以其减少了第二薄膜晶体管电路TFT2在转移制程的期间的损坏。此外，由于发光二极管152与第一薄膜晶体管电路TFT1的至少一部分重叠，所以可减少叠层结构100A的尺寸。在一些实施例中，发光二极管152与第一薄膜晶体管电路TFT1之间有一距离R1。也就是说，当叠层结构100A具有多个薄膜晶体管电路时，本发明的实施例的布局可用于设置具有两个层的薄膜晶体管电路，例如第一层L1和第二层L2。更具体地，距离R1是垫片162的底面与半导体层112的顶面之间的距离。距离R1可在从2μm至5μm的范围。当距离R1在上述范围中时，中间层例如钝化层114、钝化层128、绝缘层140和/或平坦化层142，可吸收转移制程所引起的压力，如此一来可改善叠层结构100A的制造良率。
请参阅图3，其根据本发明的一些实施例示出图2A所示的叠层结构100A的俯视图。在一些实施例中，在俯视图中，发光二极管152可与两个第一薄膜晶体管至少部分重叠；发光二极管152不与第二薄膜晶体管TFT21的半导体层138重叠。在另一些实施例中，发光二极管152可与薄膜晶体管的一者部分重叠。发光二极管152可与第一薄膜晶体管TFT11的通道区126部分重叠。图3的线B-B’可对应至图2A所示的剖面图。有多条扫描线和数据线(未示出)。第一薄膜晶体管TFT11和第二薄膜晶体管TFT21的源极可电性连接至数据线；第一薄膜晶体管TFT11和第二薄膜晶体管TFT21的栅极可电性连接至扫描线。在此实施例中，第一薄膜晶体管TFT11可为开关晶体管ST；第二薄膜晶体管TFT21可为驱动晶体管DT。此外，此实施例可更包含作为重置晶体管RT的另一第一薄膜晶体管TFT12。
电子装置不限于先前的实施例，且可具有各种修改后实施例。为了简洁，以下所讨论的修改后实施例使用与具有相同元件的先前实施例相同的标记。为了清楚地说明不同实施例之间的差异，以下段落将强调不同实施例之间的差异，且省略重复的部分。
请参阅图4，其根据本发明的一些实施例示出叠层结构100B的剖面图。叠层结构100A和叠层结构100B之间的差异之一是，叠层结构100B可包含取代发光二极管152的发光二极管152’。导电层166可电性连接至共同电压Vcom的导线。如图4所示，发光二极管152’的两个垫片162和164均可设置于同一侧。更具体地，发光二极管152’的两个垫片162和164均设置于半导体层156和第二薄膜晶体管电路TFT2之间。在此实施例中，垫片162可电性连接至第二薄膜晶体管电路TFT2；垫片164可电性连接到共同电压Vcom。垫片162和164可与第一薄膜晶体管电路TFT1部分重叠。垫片162和164可不与半导体层138重叠。此外，半导体层156的粗糙度大于像素定义层146的粗糙度。
请参阅图5，其根据本发明的一些实施例示出叠层结构100C的剖面图。叠层结构100A和叠层结构100C之间的差异之一是，叠层结构100C可包含取代发光二极管152的发光二极管152”。如图5所示，发光二极管152”的两个垫片162和164可设置于同一侧。更具体地，发光二极管152”的半导体层160可用于支撑上面的元件。在一些实施例中，叠层结构100C可更包含反射层172。反射层172可设置于平坦化层142上。反射层172的材料可包含铜(Cu)、铝(Al)、钼(Mo)、金(Au)、钛(Ti)或其他合适的金属材料。在一些实施例中，固定层171可设置于反射层172和半导体层160之间。固定层171可用于协助固定发光二极管152”。固定层171的材料可包含树脂、环氧树脂(epoxy)、硅胶、聚乙烯醇(polyvinyl alcohol)、聚氨酯(polyurethane)、丙烯酸树脂(acrylic resin)、压敏胶(pressure-sensitive adhesive)、热熔胶(hot-melt adhesive)或其他合适的材料。在一些实施例中，半导体层160的较靠近反射层172的表面可具有凸形轮廓，如此一来半导体层160可嵌入至反射层172中。反射层172用于反射发光二极管152”发射的光，其减少了发光二极管152”对第一薄膜晶体管电路TFT1和第二薄膜晶体管电路TFT2的影响。
请参阅图6，其根据本发明的一些实施例示出叠层结构100D的剖面图。叠层结构100A和叠层结构100D之间的差异之一是，叠层结构100D可包含两个发光二极管152。在另一些实施例中，叠层结构100D可具有多于两个的发光二极管152。发光二极管152的数量不以此为限。如图6所示，发光二极管152两者均可具有共同电极，例如导电层148和导电层166。导电层166可电性连接至两个发光二极管152中的至少一者。导电层166可选择性地电性连接至两个发光二极管152中的一者。在此实施例中，导电层166电性连接至发光二极管152两者。
请参阅图7，其根据本发明的一些实施例示出叠层结构100E的剖面图。叠层结构100A和叠层结构100E之间的差异之一是，叠层结构100E可包含设置在绝缘层140上的金属层174。在一些实施例中，金属层174可为电容C2和C3的一部分。电容C2可由第二薄膜晶体管电路TFT2的S/D区136的金属层、绝缘层140和金属层174所构成；电容C3可由金属层174、平坦化层142和导电层148所构成。随着形成更多电容，叠层结构100E变得更加稳定。
请参阅图8，其根据本发明的一些实施例示出叠层结构100F的剖面图。叠层结构100A和叠层结构100F之间的差异之一是，叠层结构100F可包含发光二极管152”’。发光二极管152”’的垫片162可具有凸面。此外，导电层148可具有对应至垫片162的凸面的凹面。在一些实施例中，导电层148的凹面的曲率半径可大于垫片162的凸面的曲率半径。此设计可改善接合发光二极管152”’的准确度或减少在转移制程的期间第二薄膜晶体管电路TFT2的损坏。在一些实施例中，平坦化层142可在对应的部分具有凹面，其改善了发光二极管152”’的固定性。
请再参阅图1B，叠层结构200可包含多个像素201，且多个像素201中的至少一者可包含至少四个晶体管、一个电容和一个发光二极管152。叠层结构100和叠层结构200之间的差异之一是，叠层结构200可更包含发射晶体管(emitting transistor)ET和重置晶体管RT。发射晶体管ET可用于确定电流的大小以控制发光二极管152的亮度。发射晶体管ET可电性连接至漏极电压VDD和驱动晶体管DT。此外，发射晶体管ET可耦合至节点NC。当发光二极管152关闭时，重置晶体管RT可用于让发光二极管152中的电流流出。因此，当发光二极管152关闭时，发光二极管152不会发光。重置晶体管RT可电性连接至重置电压Re-Set且耦合至节点ND。重置晶体管RT可透过节点NA电性连接至发光二极管152、驱动晶体管DT和电容。要注意的是，叠层结构200的电路图仅是示例性的，且本发明的范围不以此为限。在一些实施例中，叠层结构200可更包含其他有源和无源元件。
请参阅图9，其根据本发明的一些实施例示出叠层结构200A的剖面图。如图9所示，叠层结构200A可具有第一层L1、第二层L2和发光层LEL。第二层L2设置于第一层L1和发光层LEL之间。叠层结构200A的第一层L1和第二层L2可与叠层结构100A的第一层L1和第二层L2类似或相同，在此不再重复。第一层L1可包含第一薄膜晶体管电路TFT1，且第二层L2可包含第二薄膜晶体管电路TFT2。发光层LEL可包含发光二极管152。
第一薄膜晶体管电路TFT1可包含多个第一薄膜晶体管，例如开关晶体管ST和发射晶体管ET。第二薄膜晶体管电路TFT2可包含多个第二薄膜晶体管，例如重置晶体管RT和驱动晶体管DT。要注意的是，开关晶体管ST、发射晶体管ET、重置晶体管RT和/或驱动晶体管DT可具有单栅极结构、双栅极结构(double gate structure)或对偶栅极结构(dual gatestructure)。再者，晶体管例如开关晶体管ST、发射晶体管ET、重置晶体管RT和/或驱动晶体管DT的半导体层可作为通道区还有源极/漏极，或者可作为通道区。部分的开关晶体管ST、发射晶体管ET、重置晶体管RT和/或驱动晶体管DT的半导体层可依据布局的设计决定是否需要被掺杂。因此，半导体层的通道区以外的部分可作为源极和/或漏极。本发明的范围不以此为限。
叠层结构200A可包含设置在缓冲层104上的半导体层202和半导体层204。半导体层202和半导体层204的材料可与半导体层112的材料类似或相同。半导体层202和半导体层204的材料可与半导体层112的材料类似或相同。在一些实施例中，半导体层202和半导体层204可以相同的制程形成且以相同的材料制成。在一些实施例中，半导体层202和/或半导体层204可掺杂有p型或n型掺杂剂。叠层结构200A可包含金属层206。在一些实施例中，金属层206的一部分可作为第一薄膜晶体管电路TFT1的源极和漏极。此外，金属层206的一部分可作为第二薄膜晶体管电路TFT2的栅极。然而，本发明的范围不以此为限。
如图9所示，开关晶体管ST可包含栅极208、S/D区210、S/D区212和半导体层202。栅极208可设置于缓冲层104上。S/D区210和212设置于栅极208的相对两侧上。如图1B和图9所示，S/D区210可电性连接至数据线；S/D区212可电性连接至第二薄膜晶体管中的至少一者，例如驱动晶体管DT。在此实施例中，半导体层202的与栅极208重叠的区域可定义为开关晶体管ST的通道区214。
如图9所示，发射晶体管ET可包含栅极216、S/D区218、S/D区220和半导体层204。栅极216可设置于缓冲层104上。S/D区218和220设置于栅极216的相对两侧上。如图1B和图9所示，S/D区218可电性连接至第二薄膜晶体管中的至少一者，例如驱动晶体管DT；S/D区220可电性连接至漏极电压VDD。在此实施例中，半导体层204的与栅极216重叠的区域可定义为发射晶体管ET的通道区222。
栅极208的材料可与半导体层112的材料类似或相同。在一些实施例中，半导体层202和半导体层204的材料可以相同的制程形成且可由相同的材料制成。在一些实施例中，半导体层202和半导体层204的材料可以相同的制程形成且可由相同的材料制成。
叠层结构200A可包含设置在钝化层128上的半导体层224和半导体层226。半导体层224和半导体层226的材料可与半导体层112的材料类似或相同。在一些实施例中，半导体层224和半导体层226可以相同的制程形成且可由相同的材料制成。在一些实施例中，半导体层224和/或半导体层226可掺杂有p型或n型掺杂剂。在一些实施例中，半导体层202、半导体层204、半导体层224和半导体层226的材料可由相同的材料制成。在一些实施例中，半导体层202、半导体层204、半导体层224和半导体层226的材料可由不同的材料制成。叠层结构200A可包含金属层228。在一些实施例中，金属层228的一部分可作为第二薄膜晶体管电路TFT2的源极和漏极。然而，本发明的范围不以此为限。
如图9所示，重置晶体管RT可包含栅极230、S/D区232、S/D区234和半导体层224。栅极230可设置于钝化层114上。S/D区232和234电性连接至半导体层224。如图1B和图9所示，S/D区232可电性连接至重置电压Re-Set；S/D区234可电性连接至发光二极管152和/或驱动晶体管DT。半导体层224与栅极230重叠。在此实施例中，整个半导体层224可作为通道区236。
如图9所示，驱动晶体管DT可包含栅极238、S/D区240、S/D区242和半导体层226。栅极238可设置于钝化层114上。S/D区240和242电性连接至半导体层226。如图1B和图9所示，S/D区240可电性连接至发光二极管152；S/D区242可电性连接至发射晶体管ET。半导体层226与栅极238重叠。在此实施例中，整个半导体层226可作为通道区244。
第一薄膜晶体管电路TFT1和第二薄膜晶体管电路TFT2之间的相对位置可由它们的半导体层所定义，如前文所讨论的，且在此不再重复。在一些实施例中，发光二极管152可与第一薄膜晶体管电路TFT1的半导体层重叠。在一些实施例中，发光二极管152可与第一薄膜晶体管电路TFT1中的至少一者重叠。在一些实施例中，发光二极管152在俯视图中不与第二薄膜晶体管电路TFT2的通道区236和244重叠。
在此实施例中，第一薄膜晶体管电路TFT1包含开关晶体管ST和发射晶体管ET。因此，可将半导体层202和半导体层204视为第一薄膜晶体管电路TFT1的半导体层。在此实施例中，第二薄膜晶体管电路TFT2包含重置晶体管RT和驱动晶体管DT。因此，可将半导体层224和半导体层226视为第二薄膜晶体管电路TFT2的半导体层。在一些实施例中，第一薄膜晶体管电路TFT1的半导体层的材料可与第二薄膜晶体管电路TFT2的半导体层的材料不同。举例而言，第一薄膜晶体管电路TFT1的半导体层的材料可包含LTPS；第二薄膜晶体管电路TFT2的半导体层的材料可包含IGZO。
第一薄膜晶体管电路TFT1和第二薄膜晶体管电路TFT2的种类的范例不限于上述实施例，且可具有不同的修改后实施例。为了清楚地说明不同实施例之间的差异，以下段落将强调不同实施例之间的差异，且省略重复的部分。
请参阅图10，其根据本发明的一些实施例示出叠层结构200B的剖面图。叠层结构200B和叠层结构200A之间的差异之一为薄膜晶体管的位置。如图10所示，第一薄膜晶体管电路TFT1可包含重置晶体管RT和开关晶体管ST；第二薄膜晶体管电路TFT2可包含驱动晶体管DT和发射晶体管ET。此外，差异亦包含第一薄膜晶体管电路TFT1的重置晶体管RT和开关晶体管ST位于同一侧；差异也包含第二薄膜晶体管电路TFT2的驱动晶体管DT和发射晶体管ET位于同一侧，其中该侧可定义为导电层148与发光二极管152之间连接的边界。在此实施例中，重置晶体管RT可具有双栅极结构，且发射晶体管ET可具有单栅极结构。然而，本发明的范围不以此为限。
请参阅图11，其根据本发明的一些实施例示出叠层结构200C的剖面图。叠层结构200C和叠层结构200A之间的差异之一是，重置晶体管RT、开关晶体管ST、驱动晶体管DT和发射晶体管ET的栅极均设置于栅极绝缘层110上。由于第二薄膜晶体管电路TFT2的半导体层224和226位于第一薄膜晶体管电路TFT1的半导体层202和204之上，所以第一薄膜晶体管电路TFT1和第二薄膜晶体管电路TFT2可定义为在不同的层中。如图11所示，开关晶体管ST的区域可包含由虚线所标记的区域，其包含由半导体层202与栅极208所重叠的区域定义的通道及栅极208的至少一部分和S/D区210与212。可以相同的方式定义驱动晶体管DT的区域。在此实施例中，栅极238的虚拟界面S可由栅极绝缘层110和钝化层114之间的界面所定义。要注意的是，图11中标记为开关晶体管ST和/或驱动晶体管DT的区域仅是示例性的，且本发明的范围不以此为限。在此实施例中，S/D区210、S/D区212和通道区214由相同的材料制成；S/D区218、S/D区220和通道区222由相同的材料制成。更具体地，第一薄膜晶体管电路TFT1的源极/漏极和通道区由相同的材料制成。
请参阅图12，其根据本发明的一些实施例示出叠层结构200D的剖面图。叠层结构200D和叠层结构200A之间的差异之一为薄膜晶体管的位置。如图12所示，第一薄膜晶体管电路TFT1可包含驱动晶体管DT和发射晶体管ET；第二薄膜晶体管电路TFT2可包含重置晶体管RT和开关晶体管ST。更具体地，可将半导体层226视为第一薄膜晶体管电路TFT1的半导体层；可将半导体层202视为第二薄膜晶体管电路TFT2的半导体层。
金属层206可作为驱动晶体管RT的栅极。在此实施例中，重置晶体管RT可具有对偶栅极结构。金属层106可用作为驱动晶体管DT和发射晶体管ET的栅极。驱动晶体管DT和/或发射晶体管ET可具有对偶栅极结构。然而，本发明的范围不以此为限。要注意的是，在图12中标记为开关晶体管ST、驱动晶体管DT、发射晶体管ET和/或重置晶体管RT的区域仅是示例性的，且本发明的范围不以此为限。在此实施例中，第一薄膜晶体管电路TFT1的半导体层的材料可与第二薄膜晶体管电路TFT2的半导体层的材料相同。在此实施例中，驱动晶体管DT设置的更远离发光二极管152。因此，可改善在对叠层结构200D充电的期间的稳定性。
请参阅图13，其根据本发明的一些实施例示出叠层结构200E的剖面图。叠层结构200E和叠层结构200D之间的差异之一是薄膜晶体管的位置。在一些实施例中，第一薄膜晶体管的数量大于第二薄膜晶体管的数量。如图13所示，第一薄膜晶体管电路TFT1可包含重置晶体管RT、驱动晶体管DT和发射晶体管ET；第二薄膜晶体管电路TFT2可包含开关晶体管ST。由于第二薄膜晶体管电路TFT2具有较少晶体管，所以可减小叠层结构200E的寄生电容。
请参阅图14，其根据本发明的一些实施例示出叠层结构200F的剖面图。叠层结构200F和叠层结构200D之间的差异之一是，叠层结构200F更包含传感器254。传感器254可设置于第二层L2上。传感器254可透过导电层250和电极252电性连接至第二薄膜晶体管电路TFT2，例如开关晶体管ST。导电层250可包含金属。导电层250亦可包含其他导电材料，例如ITO。电极252可包含金属氧化物，例如ITO。传感器254可包含PIN二极管。举例而言，传感器254可具有带有p型掺杂剂的半导体层256、未掺杂的固有半导体层(intrinsicsemiconductor layer)258以及带有n型掺杂剂的半导体层260。叠层结构200F可更包含电极262于传感器254上。电极262可包含金属氧化物，例如ITO。然而，本发明的范围不以此为限。传感器254可整合于叠层结构200F上，如此一来叠层结构200F可作为环境传感器(surrounding sensor)、指纹传感器或发光感测控制器。
以下所讨论的转移法可以彼此混合使用，例如晶圆转移、PDMS转移、卷对卷(rollto roll)制程和静电转移。本发明的范围不以此为限。
请参阅图15A-图15C，其根据本发明的一些实施例示出用于制造电子装置300的晶圆转移制程的不同阶段的俯视图。如图15A所示，提供成长基板302。在成长基板302上磊晶形成多个发光二极管304。成长基板302可包含蓝宝石基板。发光二极管304可与发光二极管152类似或相同。发光二极管304可被图案化，然后具有所需的间距。将发光二极管304图案化之后，如图15B所示，提供目标基板306。如图15C所示，可借由激光剥离制程将发光二极管304从成长基板302转移至目标基板306。因此，制造出电子装置300。
请参阅图16A-图16C，其根据本发明的一些实施例示出用于制造电子装置300的PDMS转移制程的不同阶段的俯视图。如图16A所示，提供具有多个发光二极管304的成长基板302。在一些实施例中，在转移制程的期间提供载体基板308。载体基板308可包含聚二甲基硅氧烷(polydimethylsiloxane，PDMS)基板。载体基板308的表面可为有粘性的。如图16B所示，可以以所需的间距将发光二极管304转移至载体基板308，且将其从成长基板302移除。在此实施例中，可在图16A至图16B所示的制程的期间调整发光二极管304的间距。接着，发光二极管304可从载体基板308转移至目标基板306。因此，制造出电子装置300。
在一些实施例中，载体基板308的表面可为没有粘性的。静电转移制程可用于转移发光二极管304。在此实施例中，可借由静电力将发光二极管304转移至载体基板308上。接着，可将发光二极管304转移至目标基板306。
请参阅图17，其根据本发明的一些实施例示出用于制造电子装置300的卷对卷制程的阶段之一的示意图。如图17所示，可提供载体基板310。载体基板310可包含可挠性基板。在制程开始时，发光二极管304可从成长基板302转移至载体基板310。接着，提供目标基板306。目标基板306可包含可挠性基板。接着，可将载体基板310上的多个发光二极管304转移到目标基板306。因此，制造出电子装置300。
上述转移制程可用于将发光二极管152转移至基板102上。前述目标基板306可为基板102。然而，本发明的范围不以此为限。
再者，可将提到的叠层结构设置于电子装置中。电子装置可具有多个像素，其发射不同波长的光。每个像素可具有本发明的叠层结构。在本发明的一些实施例中，发光二极管与第一薄膜晶体管电路至少部分地重叠，且不与第二薄膜晶体管电路的通道区重叠，从而减小叠层结构的尺寸或防止第二薄膜晶体管电路因应力而损坏。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (20)

1.一种叠层结构，包括：
一发光层，包括一发光二极管；
一第一层，包括一第一薄膜晶体管电路；以及
一第二层，包括一第二薄膜晶体管电路、位于该发光层和该第一层之间、且该第二薄膜晶体管电路包括一通道区；
其中在该叠层结构的一俯视方向上，该发光二极管与该第一薄膜晶体管电路至少部分重叠且不与该第二薄膜晶体管电路的该通道区重叠。
2.如权利要求1所述的叠层结构，其特征在于，该第一薄膜晶体管电路更包括多个第一薄膜晶体管。
3.如权利要求2所述的叠层结构，更包括：
一金属层，设置于该第一层下，其中该金属层与该多个第一薄膜晶体管重叠。
4.如权利要求1所述的叠层结构，其特征在于，该第一薄膜晶体管电路更包括多个第一薄膜晶体管，该第二薄膜晶体管电路更包括多个第二薄膜晶体管，且该多个第一薄膜晶体管的数量大于该多个第二薄膜晶体管的数量。
5.如权利要求1所述的叠层结构，其特征在于，该第一薄膜晶体管电路更包括一通道区，且在该叠层结构的该俯视方向上，该发光二极管与该第一薄膜晶体管电路的该通道区至少部分重叠。
6.如权利要求5所述的叠层结构，其特征在于，沿该叠层结构的该俯视方向，该发光二极管与该第一薄膜晶体管电路的该通道区之间的一距离大于2μm。
7.如权利要求1所述的叠层结构，其特征在于，该发光二极管借由一转移法设置于该发光层中。
8.如权利要求1所述的叠层结构，更包括：
一传感器，设置于该第二层上，其中该传感器电性连接至该第二薄膜晶体管电路。
9.如权利要求1所述的叠层结构，其特征在于，该第二薄膜晶体管电路更包括多个第二薄膜晶体管。
10.如权利要求1所述的叠层结构，其特征在于，该第一薄膜晶体管电路包括一通道区，且其中该第一薄膜晶体管电路的该通道区的一材料不同于该第二薄膜晶体管电路的该通道区的一材料。
11.一种电子装置，包括：
多个像素，且该多个像素中的至少一者包括一叠层结构，其包括：
一发光层，包括一发光二极管；
一第一层，包括一第一薄膜晶体管电路；以及
一第二层，包括一第二薄膜晶体管电路、位于该发光层和该第一层之间、且该第二薄膜晶体管电路包括一通道区；
其中在该叠层结构的一俯视方向上，该发光二极管与该第一薄膜晶体管电路至少部分重叠且不与该第二薄膜晶体管电路的该通道区重叠。
12.如权利要求11所述的电子装置，其特征在于，该第一薄膜晶体管电路更包括多个第一薄膜晶体管。
13.如权利要求12所述的电子装置，更包括：
一金属层，设置于该第一层下，其中该金属层与该多个第一薄膜晶体管重叠。
14.如权利要求11所述的电子装置，其特征在于，该第一薄膜晶体管电路更包括多个第一薄膜晶体管，该第二薄膜晶体管电路更包括多个第二薄膜晶体管，且该多个第一薄膜晶体管的数量大于该多个第二薄膜晶体管的数量。
15.如权利要求11所述的电子装置，其特征在于，该第一薄膜晶体管电路更包括一通道区，且在该叠层结构的该俯视方向上，该发光二极管与该第一薄膜晶体管电路的该通道区至少部分重叠。
16.如权利要求15所述的电子装置，其特征在于，沿该叠层结构的该俯视方向，该发光二极管与该第一薄膜晶体管电路的该通道区之间的一距离大于2μm。
17.如权利要求11所述的电子装置，其特征在于，该发光二极管借由一转移法设置于该发光层中。
18.如权利要求11所述的电子装置，更包括：
一传感器，设置于该第二层上，其中该传感器电性连接至该第二薄膜晶体管电路。
19.如权利要求11所述的电子装置，其特征在于，该第二薄膜晶体管电路更包括多个第二薄膜晶体管。
20.如权利要求11所述的电子装置，其特征在于，该第一薄膜晶体管电路包括一通道区，且其中该第一薄膜晶体管电路的该通道区的一材料不同于该第二薄膜晶体管电路的该通道区的一材料。
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