CN111863112B - 芯片采样准位确定方法及装置 - Google Patents

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CN111863112B CN201910353194.6A CN201910353194A CN111863112B CN 111863112 B CN111863112 B CN 111863112B CN 201910353194 A CN201910353194 A CN 201910353194A CN 111863112 B CN111863112 B CN 111863112B
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Abstract

本公开的实施例提供了一种芯片采样准位确定方法、装置、计算机可读介质及电子设备。该芯片采样准位确定方法包括：获取待测芯片的多个并行通道的数据信号，各数据信号波形相同；按照第一间隔给各通道的数据信号设置第一测试采样点；根据各数据信号的第一测试采样点，获取各数据信号的第一采样电压；根据各第一采样电压确定所述待测芯片的采样准位。本公开实施例的技术方案能够实现待测芯片的采样准位的自动准确定位。

Description

芯片采样准位确定方法及装置
技术领域
本公开涉及芯片测试技术领域，具体而言，涉及一种芯片采样准位确定方法、装置、计算机可读介质及电子设备。
背景技术
通过测试机对内存芯片进行读取数据的测试时，需要首先确定测试机的信号采样点。由于每一颗内存芯片输出数据信号的时间起始点都不尽相同，若采用不准确的信号采样点对内存芯片输出的数据信号进行采样，测试机可能采样到错误的信号，导致读取的数据不准确，从而影响测试结果。
因此，如何能够实现内存芯片的采样准位的准确定位是目前亟待解决的技术问题。
发明内容
本公开实施例的目的在于提供一种芯片采样准位确定方法、装置、计算机可读介质及电子设备，进而至少在一定程度上实现内存芯片的采样准位的准确定位。
本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。
根据本公开实施例的一个方面，提供了一种芯片采样准位确定方法，包括：获取待测芯片的多个并行通道的数据信号，各数据信号波形相同；按照第一间隔给各通道的数据信号设置第一测试采样点；根据各数据信号的第一测试采样点，获取各数据信号的第一采样电压；根据各第一采样电压确定所述待测芯片的采样准位。
根据本公开实施例的一个方面，提供了一种芯片采样准位确定装置，包括：并行数据获取模块，配置为获取待测芯片的多个并行通道的数据信号，各数据信号波形相同；第一采样设置模块，配置为按照第一间隔给各通道的数据信号设置第一测试采样点；第一电压获取模块，配置为根据各数据信号的第一测试采样点，获取各数据信号的第一采样电压；采样准位确定模块，配置为根据各第一采样电压确定所述待测芯片的采样准位。
根据本公开实施例的一个方面，提供了一种计算机可读介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现如上述实施例中所述的芯片采样准位确定方法。
根据本公开实施例的一个方面，提供了一种电子设备，包括：一个或多个处理器；存储装置，用于存储一个或多个程序，当所述一个或多个程序被所述一个或多个处理器执行时，使得所述一个或多个处理器实现如上述实施例中所述的芯片采样准位确定方法。
在本公开的一些实施例所提供的技术方案中，利用测试机可编程功能以及待测芯片的语言规则，读取待测芯片的多个并行通道的具有相同波形的数据信号，然后按照第一间隔给各通道的数据通道分别设置第一测试采样点，并根据各数据信号的第一测试采样点可以获取到各数据信号的第一采样电压，从而可以实现根据各第一采样电压来确定该待测芯片的采样准位，一方面，这种方式可以校准测试机对不同待测芯片的采样准位，减少测试时间，使得测试更加自动化；另一方面，还可以提高待测芯片的采样准位的准确度，从而可以确保后续测试结果的精准度，甚至在高速测试中也能保证测试机采样到准确的信号。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
图1示意性示出了根据本公开的一个实施例的DRAM芯片的读时序定义示意图；
图2示意性示出了不准确的信号采样点的示意图；
图3示意性示出了准确的信号采样点的示意图；
图4示意性示出了根据本公开的一个实施例的芯片采样准位确定方法的流程图；
图5示意性示出了根据本公开的一个实施例的各数据信号的第一测试采样点的示意图；
图6示意性示出了图4的步骤S4在一个实施例中的流程图；
图7示意性示出了图4的步骤S4在另一个实施例中的流程图；
图8示意性示出了根据本公开的另一个实施例的各数据信号的第一测试采样点的示意图；
图9示意性示出了根据本公开的一个实施例的将各第一测试采样点转换为1和0的数字信号的示意图；
图10示意性示出了图7的步骤S47在一个实施例中的流程图；
图11示意性示出了图10的步骤S471在一个实施例中的流程图；
图12示意性示出了图11的步骤S4714在再一个实施例中的流程图；
图13示意性示出了根据本公开的一个实施例的先粗采样后细采样的示意图；
图14示意性示出了根据本公开的一个实施例的芯片采样准位确定方法的系统结构图；
图15示意性示出了根据本公开的另一个实施例的芯片采样准位确定方法的系统结构图；
图16示意性示出了根据本公开的一个实施例的芯片采样准位确定装置的框图；
图17示出了适于用来实现本公开实施例的电子设备的计算机系统的结构示意图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。
此外，所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而没有特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知方法、装置、实现或者操作以避免模糊本公开的各方面。
附图中所示的方框图仅仅是功能实体，不一定必须与物理上独立的实体相对应。即，可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
附图中所示的流程图仅是示例性说明，不是必须包括所有的内容和操作/步骤，也不是必须按所描述的顺序执行。例如，有的操作/步骤还可以分解，而有的操作/步骤可以合并或部分合并，因此实际执行的顺序有可能根据实际情况改变。
图1示意性示出了根据本公开的一个实施例的DRAM(Dynamic Random AccessMemory，动态随机存取存储器)芯片的读时序定义示意图。
如图1所示，tDQSCK是指DRAM芯片的数据选通信号DQS和时钟信号CK的相位差；tDQSQ是指数据选通信号DQS和输出数据信号DQ的相位差。
由图1可知，测试机在测试DRAM读出数据的准确性时，需要首先确定测试机的信号采样点。DRAM输出数据信号DQ的时间起始点和数据信号DQ与时钟信号CK之间的相位差有关。也就是与图1中的tDQSCK以及tDQSQ有关。内存芯片的输出数据信号DQ的时间起始点等于tDQSCK加上tDQSQ。但是每一颗内存芯片的tDQSCK以及tDQSQ都不会完全一样，所以每一颗内存芯片输出的数据信号DQ的时间起始点都不尽相同。由于仅知道时钟信号CK的时间起始点，tDQSCK以及tDQSQ是未知的，所以实际的输出数据信号DQ的时间起始点是未知的。因此，特别是在DRAM高速测试中，需要首先校准测试机对不同的待测内存芯片的采样准位，以确保测试结果的准确性。
图2示意性示出了不准确的信号采样点的示意图。如图2所示，可以看出，若信号采样准位没有校准，测试机会采样到错误的信号，进而影响测试结果。图3示意性示出了准确的信号采样点的示意图。
图4示意性示出了根据本公开的一个实施例的芯片采样准位确定方法的流程图。本公开实施例提供的方法可以由任意具备计算处理能力的电子设备执行，例如可以利用测试机自身的可编程能力进行处理，也可以利用测试机采集待测芯片的数据信号，并对模拟的数据信号波形进行采样，之后将采样的数字信号输入至另外独立的处理装置例如用户终端和/或服务器端进行处理，本公开对此不作限定。
如图4所示，本公开实施例提供的芯片采样准位确定方法可以包括以下步骤。
在步骤S1中，获取待测芯片的多个并行通道的数据信号，各数据信号波形相同。
本公开实施例中，待测芯片是指待测的内存芯片。以所述待测芯片为DRAM芯片为例进行举例说明，例如可以为DDR4内存芯片，但本公开并不限定于此。本公开实施例提供的方案可以用于DDR4内存芯片的测试，特别是针对在高速测试中对DRAM芯片的输出信号的捕捉。
在示例性实施例中，获取待测芯片的多个并行通道的数据信号，可以包括：向所述待测芯片发送写控制信号，以使所述待测芯片中写入模拟数据；向所述待测芯片发送读控制信号，以从所述待测芯片读取所述模拟数据；接收所述待测芯片的各通道并行输出的与所述模拟数据对应的数据信号。
例如，根据JEDEC标准，可以利用测试机向待测的DRAM芯片中写入“10101010”或者“01010101”等“1”和“0”相互交替的模拟数据，且模拟数据的机器字长不限于此，下面以写入“10101010”的模拟数据为例进行举例说明。然后，利用测试机对待测的DRAM芯片发送命令使DRAM芯片读出一批数据，且确保每一个DQ(这里假设DRAM芯片具有八个并行通道为例，即DQ0-DQ7，但本公开对待测芯片的引脚数量不作限定)上输出一段相同的“10101010”的模拟的数据信号。测试中想要读的是数字数据，但实际上待测芯片输出的是波形的数据信号。对波形的数据信号进行采样确定数据信号在每个采样点的高或低电压情况之后，才能得到“1”或“0”这种数字数据，所以需要首先确定待测芯片的采样准位，以在波形的数据信号中准确的位置得到高低电压。
这里的波形相同是指各通道的数据信号的幅值、频率和相位均相同。
在步骤S2中，按照第一间隔给各通道的数据信号设置第一测试采样点。
在示例性实施例中，所述第一间隔小于所述数据信号的四分之一周期。例如，假设数据信号的周期为T，则给各通道设置的第一测试采样点之间第一间隔小于T/4。
这里，假设测试机发送一个读控制信号给待测的DRAM芯片，即可从DRAM芯片的八个并行通道分别获得八个相同波形的输出的数据信号DQ0-DQ7，再对每个DQ采用不同的采样点进行取值，可以是按照预设的第一间隔等间隔的设置，且预设的第一间隔小于数据信号的四分之一周期。需要说明的是，在下面的举例说明中，虽然是按照相邻通道间隔第一间隔来设置第一测试采样点，例如DQ0的第一测试采样点与DQ1的第一测试采样点之间间隔第一间隔，DQ1的第一测试采样点与DQ2的第一测试采样点之间间隔第一间隔，直至DQ6的第一测试采样点与DQ7的第一测试采样点之间间隔第一间隔，但实际上本公开并不限定于此，例如还可以是DQ0的第一测试采样点与DQ3的第一测试采样点之间间隔第一间隔，DQ2的第一测试采样点与DQ7的第一测试采样点之间间隔第一间隔，等等。
在步骤S3中，根据各数据信号的第一测试采样点，获取各数据信号的第一采样电压。
在步骤S4中，根据各第一采样电压确定所述待测芯片的采样准位。
例如，记录每一个DQ上采取到的数据信号的电压，找到最符合数据信号预期的波峰或者波谷电压的DQx(x的取值范围为0至7之间的正整数)。将所述待测芯片的采样准位设置与该DQx的第一测试采样点相同。
本公开实施方式提供的芯片采样准位确定方法，利用测试机可编程功能以及待测芯片的语言规则，读取待测芯片的多个并行通道的具有相同波形的数据信号，然后按照第一间隔给各通道的数据通道分别设置第一测试采样点，并根据各数据信号的第一测试采样点可以获取到各数据信号的第一采样电压，从而可以实现根据各第一采样电压来确定该待测芯片的采样准位，一方面，这种方式可以校准测试机对不同待测芯片的采样准位，减少测试时间，使得测试更加自动化；另一方面，还可以提高待测芯片的采样准位的准确度，从而可以确保后续测试结果的精准度，甚至在高速测试中也能保证测试机采样到准确的信号。
图5示意性示出了根据本公开的一个实施例的各数据信号的第一测试采样点的示意图。
如图5所示，以八个并行通道的DRAM芯片为例，DQ0设置的第一测试采样点假设为采样点1，DQ1设置的第一测试采样点假设为采样点2，DQ2设置的第一测试采样点假设为采样点3，DQ3设置的第一测试采样点假设为采样点4，…DQ7设置的第一测试采样点假设为采样点8(后续其他并行通道的数据信号在图5中未示出)。
如图5所示，每一个DQ设置不同的第一测试采样点，每个DQ都会记录第一测试采样点的第一采样电压。其中，这里假设DQ2的第一采样电压最接近数据信号的波峰，可以将所述待测芯片的采样准位设置在DQ2处。
图6示意性示出了图4的步骤S4在一个实施例中的流程图。如图6所示，本公开实施例中，上述步骤S4可以进一步包括以下步骤。
在步骤S41中，将各第一采样电压与准位电压的差值绝对值，分别与所述数据信号的幅值进行比较，获得差值结果。
以图5为例，波形图的纵坐标是电压，横坐标是时间。这里的准位电压可以按需设置，准位电压的作用是判别波形图中的高电压部分和低电压部分。比如，输出逻辑“1”的高电压可能为1.2V，输出逻辑“0”的低电压可能为0.6V，则准位电压可以取这两者的中间值即0.8V，且数据信号的幅值为0.3V，但本公开并不限定于此。
还是以八个并行通道的DRAM芯片为例，假设DQ0-DQ7各自的第一采样电压分别为v1、v2、……、v8，且假设准位电压为a，所述数据信号的幅值为b，则分别可以计算获得各第一采样电压与准位电压的差值绝对值为|ν1-a|，|ν2-a|，|ν3-a|，|ν4-a|，|ν5-a|，|ν6-a|，|ν7-a|，|ν8-a|，再分别与b进行相减，获得差值结果为|ν1-a|-b，|ν2-a|-b，|ν3-a|-b，|ν4-a|-b，|ν5-a|-b，|ν6-a|-b，|ν7-a|-b，|ν8-a|-b。
在步骤S42中，根据所述差值结果确定所述采样准位。
在示例性实施例中，根据所述差值结果确定所述采样准位，可以包括：选取所述差值结果中的最小值对应的第一测试采样点作为所述采样准位。
例如，选择min{|ν1-a|-b，|ν2-a|-b，|ν3-a|-b，|ν4-a|-b，|ν5-a|-b，|ν6-a|-b，|ν7-a|-b，|ν8-a|-b}对应的第一测试采样点作为所述待测芯片的采样准位。
需要说明的是，本公开实施例的举例说明中，虽然是将高电压部分(逻辑“1”)的波峰处作为采样准位，但在其他实施例中，也可以将低电压部分(逻辑“0”)的波谷处作为采样准位。在确定了所述待测芯片的采样准位之后，离采样准位每隔0.5周期(T/2)的采样点就是准确的信号采样点。
在示例性实施例中，根据所述差值结果确定所述采样准位，可以包括：选取所述差值结果中的最大值对应的第一测试采样点作为信号切换位置；将相邻两个所述信号切换位置的中间值作为所述待测芯片的采样准位。
若采样点p和采样点q(p和q均为大于等于1的正整数)对应的两个差值结果为max{|ν1-a|-b，|ν2-a|-b，|ν3-a|-b，|ν4-a|-b，|ν5-a|-b，|ν6-a|-b，|ν7-a|-b，|ν8-a|-b}，且这两个采样点是相邻的两个差值结果最大值，则可以将采样点p和采样点q作为信号切换位置，此时也可以将采样点p和采样点q的中间值作为所述待测芯片的采样准位。
图7示意性示出了图4的步骤S4在另一个实施例中的流程图。如图7所示，本公开实施例中，上述步骤S4可以进一步包括以下步骤。
在步骤S43中，将各第一采样电压分别与准位电压比较，获得第一比较结果。
在步骤S44中，若所述第一比较结果为所述第一采样电压大于所述准位电压，则将相应的第一测试采样点标记为第一信号(例如为“1”)。
在步骤S45中，若所述第一比较结果为所述第一采样电压小于所述准位电压，则将相应的第一测试采样点标记为第二信号(例如为“0”)。
在步骤S46中，按照各第一测试采样点对应的采样位置的顺序，对相应的第一信号或者第二信号进行排序。
若第一测试采样点是按照相邻通道之间间隔第一间隔设置的，则也可以不用进行步骤S46的排序。若第一测试采样点没有按照相邻通道等间隔设置，则可以按照具体的第一测试采样点的位置对相应的第一信号或第二信号进行排序。
在步骤S47中，根据排序后的第一信号和第二信号，确定所述待测芯片的采样准位。
在示例性实施例中，根据排序后的第一信号和第二信号，确定所述待测芯片的采样准位，可以包括：若排序后的第一信号和第二信号中，一段连续的第一信号或者一段连续的第二信号的中间位置对应一个第一测试采样点，则将所述中间位置对应的第一测试采样点作为所述待测芯片的采样准位。
例如，可以通过找到波形图中一串连续的“1”(高电压部分)的中间位置，也可以是一串连续的“0”(低电压部分)的中间位置，作为所述待测芯片的采样准位。
在示例性实施例中，根据排序后的第一信号和第二信号，确定所述待测芯片的采样准位，可以包括：若排序后的第一信号和第二信号中，一段连续的第一信号或者一段连续的第二信号的中间位置对应两个第一测试采样点，则随机选择所述两个第一测试采样点中的任意一个作为所述待测芯片的采样准位；或者将所述两个第一测试采样点的中间值作为所述待测芯片的采样准位。
例如，若一段连续的“1”的中间位置存在两个“1”，则可以将这两个中间位置的“1”中的任意一个对应的第一测试采样点作为所述待测芯片的采样准位，也可以将该两个中间位置的“1”的中间值作为所述待测芯片的采样准位。其中，一般而言，第一间隔越小，则采样点的精度越高，越能找到更佳的采样准位。
图8示意性示出了根据本公开的另一个实施例的各数据信号的第一测试采样点的示意图。如图8所示，假设从DQ0-DQ7上一共设置了13个第一间隔的采样点即采样点1至采样点13，由于各个通道的数据信号波形是相同的，在图8的实施例中，将其假设绘制到同一个DQ的数据信号上。
图9示意性示出了根据本公开的一个实施例的将各第一测试采样点转换为1和0的数字信号的示意图。如图9所示，分别将各个采样点采样到的信号与准位电压相比较，若采样到的信号比所述准位电压高，则设置该采样点为Pass，若采样到的信号比所述准位电压低，则设置该采样点为Fail，将这些结果状态转变为数字信号，假设Pass为“1”，Fail为“0”，则可以获得000000111111111100000。再通过数据处理，将一段连续的1的中间位置的第一测试采样点设置为最佳的测试采样点，即所述待测芯片的采样准位。
图10示意性示出了图7的步骤S47在一个实施例中的流程图。如图10所示，本公开实施例中，上述步骤S47可以进一步包括以下步骤。
在步骤S471中，确定所述第一信号和所述第二信号进行切换的相邻两个信号切换位置。
在示例性实施例中，确定所述第一信号和所述第二信号进行切换的相邻两个信号切换位置，可以包括：将排序后的第一信号和第二信号中，进行切换的第一信号和第二信号对应的两个第一测试采样点中的任意一个作为信号切换位置；或者将排序后的第一信号和第二信号中，进行切换的第一信号和第二信号对应的两个第一测试采样点的中间值作为信号切换位置；将相邻的进行切换的第一信号和第二信号对应的信号切换位置作为相邻两个信号切换位置。
以图9为例，获得的排序后的第一信号和第二信号假设为000000111111111100000，进行切换的第一信号和第二信号对应的两个第一测试采样点分别为采样点6和采样点7，以及采样点16和采样点17，则可以将采样点6或者采样点7作为第一个信号切换位置，也可以将采样点16或者采样点17作为第二个信号切换位置；或者，还可以将采样点6和采样点7的中间值作为第一个信号切换位置，将采样点16和采样点17的中间值作为第二个信号切换位置。
在步骤S472中，将所述相邻两个信号切换位置的中间值作为所述待测芯片的采样准位。
例如，若将采样点6作为第一个信号切换位置，采样点16作为第二个信号切换位置，则采样点6和采样点16为相邻两个信号切换位置。此时，可以将采样点6和采样点16的中间值作为所述待测芯片的采样准位。
图11示意性示出了图10的步骤S471在一个实施例中的流程图。如图11所示，本公开实施例中，上述步骤S471可以进一步包括以下步骤。
在步骤S4711中，根据排序后的第一信号和第二信号中，相邻两个进行切换的第一信号和第二信号分别对应的两个第一测试采样点，确定各数据信号中的相邻两个信号切换区间。
还是以图9为例，获得的第一信号和第二信号假设为000000111111111100000，进行切换的第一信号和第二信号对应的两个第一测试采样点分别为采样点6和采样点7，以及采样点16和采样点17，则各数据信号中的第一个信号切换区间为采样点6和采样点7之间，第二个信号切换区间为采样点16和采样点17之间。
在步骤S4712中，按照第二间隔给各通道的数据信号的相邻两个信号切换区间中，设置第二测试采样点。
在示例性实施例中，所述第一间隔小于所述数据信号的四分之一周期，所述第二间隔小于所述第一间隔的二分之一。
例如，在上述采样点6和采样点7之间设置以第二间隔进行间隔的各第二测试采样点，在上述采样点16和采样点17之间设置以第二间隔进行间隔的各第二测试采样点。
在步骤S4713中，根据第二测试采样点获取所述数据信号的第二采样电压。
在步骤S4714中，根据所述第二采样电压确定相邻两个信号切换位置。
图12示意性示出了图11的步骤S4714在再一个实施例中的流程图。如图12所示，本公开实施例中，上述步骤S4714可以进一步包括以下步骤。
在步骤S47141中，将各第二采样电压分别与所述准位电压比较，获得第二比较结果。
在步骤S47142中，若所述第二比较结果为所述第二采样电压大于所述准位电压，则将相应的第二测试采样点标记为第一信号。
在步骤S47143中，若所述第二比较结果为所述第二采样电压小于所述准位电压，则将相应的第二测试采样点标记为第二信号。
在步骤S47144中，按照各第二测试采样点对应的采样位置的顺序，对相应的第一信号或者第二信号进行再次排序。
在步骤S47145中，确定再次排序后的第一信号和第二信号中，相邻两个所述第一信号和所述第二信号进行切换的信号切换位置。
下面结合图13进行举例说明。图13示意性示出了根据本公开的一个实施例的先粗采样后细采样的示意图。
如图15所示，第一次为粗采样，在DQ0-DQ7的各数据信号(这里以DQ代表)设置第一测试采样点，假设为采样点1至采样点5五个第一测试采样点，且相邻第一测试采样点之间为第一间隔，将采样点1至采样点5的采样的第一采样电压分别与准位电压比较，获得00110的第一信号和第二信号，其中，采样点2和采样点3之间包含0和1的信号切换位置，采样点4和采样点5之间包含1和0的信号切换位置，则采样点2至采样点3的区间以及采样点4至采样点5的区间为信号切换区间。第一次粗采样的第一间隔D1<T/4。
第二次为细采样，在采样点2和采样点3之间增加采样点6和7，在采样点4和5之间增加采样点8和9，且采样点2和采样点6之间、采样点6和采样点7之间、采样点7和采样点3之间为第二间隔，采样点4和采样点8之间、采样点8和采样点9之间、采样点9和采样点5之间为第二间隔。将采样点2、采样点6、采样点7、采样点3的采样的第二采样电压分别与准位电压比较，获得0111的第一信号和第二信号，将采样点4、采样点8、采样点9、采样点5的采样的第二采样电压分别与准位电压比较，获得1000的第一信号和第二信号，则采样点2和采样点6之间包含0和1的信号切换位置，采样点4和采样点8之间包含1和0的信号切换位置。第二次细采样的第二间隔D2<D1/2。即通过寻找波形图中1/0或者0/1切换的位置，再将两个相邻的1/0或者0/1切换位置的中间值作为所述待测芯片的采样准位。
以此类推，若为多次细采样，则第N次采样的第N间隔要小于前一次采样即第N-1次采样的第N-1间隔的二分之一，N为大于等于1的正整数。例如，若后续进行进行更进一步的细采样，则采样点2至采样点6的区间以及采样点4至采样点8的区间为信号切换区间，在这两个信号切换区间可以用第三间隔D3<D2/2进行细采样。若达到设置的预设采样次数或者预设间隔精度，则说明找到的采样准位能够达到所需的精度，则可以不再进行更加细化的采样。
为了采样准位满足足够精度，需要足够的测试采样点才能精准地找到最佳测试采样点，但是测试采样点越多，运算次数越多，耗时较长，而本公开实施例中通过先粗采样，找到1/0或者0/1切换位置，再在相邻两个信号切换位置之间进行细采样的方式，不断缩小信号切换位置所在区间的范围，一方面，能够减少运行次数，另一方面，通过不断细化间隔，能够接近准确的信号切换位置，可以避免错过采样准位的情况，提高所确定的切换位置的精度，从而最终能够提高待测芯片的采样准位的准确度。
图14示意性示出了根据本公开的一个实施例的芯片采样准位确定方法的系统结构图。如图14所示，DRAM芯片向ATE(Automatic Test Equipment，自动化测试设备，例如内存测试机HSM6800高速测试机台，但本公开并不限定于此)并行输出数据信号DQ0-DQ7，ATE用不同的采样点分别采样DQ0-DQ7，然后将各采样点的采样电压与数据信号的幅度进行比较，选择最佳的采样准位，自动替换时序文件(Timing file)里的参数用于以后测试。
图15示意性示出了根据本公开的另一个实施例的芯片采样准位确定方法的系统结构图。如图15所示，DRAM芯片向ATE并行输出数据信号DQ0-DQ7，ATE用不同的采样点分别采样DQ0-DQ7，然后将各采样点的采样的信号与准位电压比较，转化为1和0的数字信号，选择最佳的采样准位，自动替换时序文件里的参数用于以后测试。
图16示意性示出了根据本公开的一个实施例的芯片采样准位确定装置的框图。如图16所示，本公开实施例提供的芯片采样准位确定装置1600可以包括并行数据获取模块1610、第一采样设置模块1620、第一电压获取模块1630以及采样准位确定模块1640。
其中，并行数据获取模块1610可以配置为获取待测芯片的多个并行通道的数据信号，各数据信号波形相同。第一采样设置模块1620可以配置为按照第一间隔给各通道的数据信号设置第一测试采样点。第一电压获取模块1630可以配置为根据各数据信号的第一测试采样点，获取各数据信号的第一采样电压。采样准位确定模块1640可以配置为根据各第一采样电压确定所述待测芯片的采样准位。
在示例性实施例中，并行数据获取模块1610可以包括：写模拟数据单元，可以配置为向所述待测芯片发送写控制信号，以使所述待测芯片中写入模拟数据；读模拟数据单元，可以配置为向所述待测芯片发送读控制信号，以从所述待测芯片读取所述模拟数据；接收数据信号单元，可以配置为接收所述待测芯片的各通道并行输出的与所述模拟数据对应的数据信号。
在示例性实施例中，所述第一间隔小于所述数据信号的四分之一周期。
在示例性实施例中，采样准位确定模块1640可以包括：差值结果获得单元，可以配置为将各第一采样电压与准位电压的差值绝对值，分别与所述数据信号的幅值进行比较，获得差值结果；第一采样准位确定单元，可以配置为根据所述差值结果确定所述采样准位。
在示例性实施例中，所述第一采样准位确定单元可以配置为选取所述差值结果中的最小值对应的第一测试采样点作为所述采样准位。
在示例性实施例中，所述第一采样准位确定单元可以配置为选取所述差值结果中的最大值对应的第一测试采样点作为信号切换位置；将相邻两个所述信号切换位置的中间值作为所述待测芯片的采样准位。
在示例性实施例中，采样准位确定模块1640可以包括：第一比较单元，可以配置为将各第一采样电压分别与准位电压比较，获得第一比较结果；第一信号标记单元，可以配置为若所述第一比较结果为所述第一采样电压大于所述准位电压，则将相应的第一测试采样点标记为第一信号；第二信号标记单元，可以配置为若所述第一比较结果为所述第一采样电压小于所述准位电压，则将相应的第一测试采样点标记为第二信号；信号排序单元，可以配置为按照各第一测试采样点对应的采样位置的顺序，对相应的第一信号或者第二信号进行排序；第二采样准位确定，可以配置为根据排序后的第一信号和第二信号，确定所述待测芯片的采样准位。
在示例性实施例中，所述第二采样准位确定单元可以配置为：若排序后的第一信号和第二信号中，一段连续的第一信号或者一段连续的第二信号的中间位置对应一个第一测试采样点，则将所述中间位置对应的第一测试采样点作为所述待测芯片的采样准位。
在示例性实施例中，所述第二采样准位确定单元可以配置为：若排序后的第一信号和第二信号中，一段连续的第一信号或者一段连续的第二信号的中间位置对应两个第一测试采样点，则随机选择所述两个第一测试采样点中的任意一个作为所述待测芯片的采样准位；或者将所述两个第一测试采样点的中间值作为所述待测芯片的采样准位。
在示例性实施例中，所述第二采样准位确定单元可以包括：第一相邻切换位置确定单元，可以配置为确定所述第一信号和所述第二信号进行切换的相邻两个信号切换位置。所述第二采样准位确定单元可以配置为将所述相邻两个信号切换位置的中间值作为所述待测芯片的采样准位。
在示例性实施例中，所述第一相邻切换位置确定单元可以配置为：将排序后的第一信号和第二信号中，进行切换的第一信号和第二信号对应的两个第一测试采样点中的任意一个作为信号切换位置；或者将排序后的第一信号和第二信号中，进行切换的第一信号和第二信号对应的两个第一测试采样点的中间值作为信号切换位置；将相邻的进行切换的第一信号和第二信号对应的信号切换位置作为相邻两个信号切换位置。
在示例性实施例中，所述第一相邻切换位置确定单元可以包括：信号切换区间确定单元，可以配置为根据排序后的第一信号和第二信号中，相邻两个进行切换的第一信号和第二信号分别对应的两个第一测试采样点，确定各数据信号中的相邻两个信号切换区间；第二采样点设置单元，可以配置为按照第二间隔给各通道的数据信号的相邻两个信号切换区间中，设置第二测试采样点；第二采样电压获取单元，可以配置为根据第二测试采样点获取所述数据信号的第二采样电压；第二相邻切换位置确定单元，可以配置为根据所述第二采样电压确定相邻两个信号切换位置。
在示例性实施例中，所述第二相邻切换位置确定单元可以配置为：将各第二采样电压分别与所述准位电压比较，获得第二比较结果；若所述第二比较结果为所述第二采样电压大于所述准位电压，则将相应的第二测试采样点标记为第一信号；若所述第二比较结果为所述第二采样电压小于所述准位电压，则将相应的第二测试采样点标记为第二信号；按照各第二测试采样点对应的采样位置的顺序，对相应的第一信号或者第二信号进行再次排序；确定再次排序后的第一信号和第二信号中，相邻两个所述第一信号和所述第二信号进行切换的信号切换位置。
在示例性实施例中，所述第一间隔小于所述数据信号的四分之一周期，所述第二间隔小于所述第一间隔的二分之一。
在示例性实施例中，所述待测芯片为DRAM芯片。
由于本公开的示例实施例的芯片采样准位确定装置1600的各个功能模块与上述芯片采样准位确定方法的示例实施例的步骤对应，因此在此不再赘述。本公开实施例中的其他内容可以参照上述图1-15实施例中的内容，在此不再赘述。
在本公开的示例性实施例中，还提供了一种能够实现上述方法的电子设备。下面参考图17，其示出了适于用来实现本公开实施例的电子设备的计算机系统的结构示意图。图17示出的电子设备的计算机系统仅是一个示例，不应对本公开实施例的功能和使用范围带来任何限制。
如图17所示，计算机系统包括中央处理单元(CPU)1701，其可以根据存储在只读存储器(ROM)1702中的程序或者从存储部分1708加载到随机访问存储器(RAM)1703中的程序而执行各种适当的动作和处理。在RAM 1703中，还存储有系统操作所需的各种程序和数据。CPU 1701、ROM 1702以及RAM 1703通过总线1704彼此相连。输入/输出(I/O)接口1705也连接至总线1704。
以下部件连接至I/O接口1705：包括键盘、鼠标等的输入部分1706；包括诸如阴极射线管(CRT)、液晶显示器(LCD)等以及扬声器等的输出部分1707；包括硬盘等的存储部分1708；以及包括诸如LAN卡、调制解调器等的网络接口卡的通信部分1709。通信部分1709经由诸如因特网的网络执行通信处理。驱动器1710也根据需要连接至I/O接口1705。可拆卸介质1711，诸如磁盘、光盘、磁光盘、半导体存储器等等，根据需要安装在驱动器1710上，以便于从其上读出的计算机程序根据需要被安装入存储部分1708。
特别地，根据本公开的实施例，上文参考流程图描述的过程可以被实现为计算机软件程序。例如，本公开的实施例包括一种计算机程序产品，其包括承载在计算机可读介质上的计算机程序，该计算机程序包含用于执行流程图所示的方法的程序代码。在这样的实施例中，该计算机程序可以通过通信部分1709从网络上被下载和安装，和/或从可拆卸介质1711被安装。在该计算机程序被中央处理单元(CPU)1701执行时，执行本申请的系统中限定的上述功能。
需要说明的是，本公开所示的计算机可读介质可以是计算机可读信号介质或者计算机可读存储介质或者是上述两者的任意组合。计算机可读存储介质例如可以是——但不限于——电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。计算机可读存储介质的更具体的例子可以包括但不限于：具有一个或多个导线的电连接、便携式计算机磁盘、硬盘、随机访问存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑磁盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。在本公开中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。而在本公开中，计算机可读的信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了计算机可读的程序代码。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。计算机可读的信号介质还可以是计算机可读存储介质以外的任何计算机可读介质，该计算机可读介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。计算机可读介质上包含的程序代码可以用任何适当的介质传输，包括但不限于：无线、电线、光缆、RF等等，或者上述的任意合适的组合。
附图中的流程图和框图，图示了按照本公开各种实施例的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段、或代码的一部分，上述模块、程序段、或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个接连地表示的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图或流程图中的每个方框、以及框图或流程图中的方框的组合，可以用执行规定的功能或操作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。
描述于本公开实施例中所涉及到的模块或者单元可以通过软件的方式实现，也可以通过硬件的方式来实现，所描述的模块或者单元也可以设置在处理器中。其中，这些模块或者单元的名称在某种情况下并不构成对该模块或者单元本身的限定。
作为另一方面，本申请还提供了一种计算机可读介质，该计算机可读介质可以是上述实施例中描述的电子设备中所包含的；也可以是单独存在，而未装配入该电子设备中。上述计算机可读介质承载有一个或者多个程序，当上述一个或者多个程序被一个该电子设备执行时，使得该电子设备实现如上述实施例中所述的安全检测方法。
例如，所述电子设备可以实现如图4中所示的：步骤S1，获取待测芯片的多个并行通道的数据信号，各数据信号波形相同；步骤S2，按照第一间隔给各通道的数据信号设置第一测试采样点；步骤S3，根据各数据信号的第一测试采样点，获取各数据信号的第一采样电压；步骤S4，根据各第一采样电压确定所述待测芯片的采样准位。
应当注意，尽管在上文详细描述中提及了用于动作执行的设备或装置的若干模块或者单元，但是这种划分并非强制性的。实际上，根据本公开的实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。
通过以上的实施方式的描述，本领域的技术人员易于理解，这里描述的示例实施方式可以通过软件实现，也可以通过软件结合必要的硬件的方式来实现。因此，根据本公开实施方式的技术方案可以以软件产品的形式体现出来，该软件产品可以存储在一个非易失性存储介质(可以是CD-ROM，U盘，移动硬盘等)中或网络上，包括若干指令以使得一台计算设备(可以是个人计算机、服务器、触控终端、或者网络设备等)执行根据本公开实施方式的方法。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由下面的权利要求指出。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限制。

Claims (18)

1.一种芯片采样准位确定方法，其特征在于，包括：
获取待测芯片的多个并行通道的数据信号，各数据信号波形相同；
按照第一间隔给各通道的数据信号设置第一测试采样点；
根据各数据信号的第一测试采样点，获取各数据信号的第一采样电压；
根据各第一采样电压和准位电压确定所述待测芯片的采样准位，所述准位电压用于判别所述数据信号波形中的高电压部分和低电压部分。
2.根据权利要求1所述的芯片采样准位确定方法，其特征在于，获取待测芯片的多个并行通道的数据信号，包括：
向所述待测芯片发送写控制信号，以使所述待测芯片中写入模拟数据；
向所述待测芯片发送读控制信号，以从所述待测芯片读取所述模拟数据；
接收所述待测芯片的各通道并行输出的与所述模拟数据对应的数据信号。
3.根据权利要求1所述的芯片采样准位确定方法，其特征在于，所述第一间隔小于所述数据信号的四分之一周期。
4.根据权利要求1所述的芯片采样准位确定方法，其特征在于，根据各第一采样电压和准位电压确定所述待测芯片的采样准位，包括：
将各第一采样电压与所述准位电压的差值绝对值，分别与所述数据信号的幅值进行比较，获得差值结果；
根据所述差值结果确定所述采样准位。
5.根据权利要求4所述的芯片采样准位确定方法，其特征在于，根据所述差值结果确定所述采样准位，包括：
选取所述差值结果中的最小值对应的第一测试采样点作为所述采样准位。
6.根据权利要求4所述的芯片采样准位确定方法，其特征在于，根据所述差值结果确定所述采样准位，包括：
选取所述差值结果中的最大值对应的第一测试采样点作为信号切换位置；
将相邻两个所述信号切换位置的中间值作为所述待测芯片的采样准位。
7.根据权利要求1所述的芯片采样准位确定方法，其特征在于，根据各第一采样电压和准位电压确定所述待测芯片的采样准位，包括：
将各第一采样电压分别与所述准位电压比较，获得第一比较结果；
若所述第一比较结果为所述第一采样电压大于所述准位电压，则将相应的第一测试采样点标记为第一信号；
若所述第一比较结果为所述第一采样电压小于所述准位电压，则将相应的第一测试采样点标记为第二信号；
按照各第一测试采样点对应的采样位置的顺序，对相应的第一信号或者第二信号进行排序；
根据排序后的第一信号和第二信号，确定所述待测芯片的采样准位。
8.根据权利要求7所述的芯片采样准位确定方法，其特征在于，根据排序后的第一信号和第二信号，确定所述待测芯片的采样准位，包括：
若排序后的第一信号和第二信号中，一段连续的第一信号或者一段连续的第二信号的中间位置对应一个第一测试采样点，则将所述中间位置对应的第一测试采样点作为所述待测芯片的采样准位。
9.根据权利要求7所述的芯片采样准位确定方法，其特征在于，根据排序后的第一信号和第二信号，确定所述待测芯片的采样准位，包括：
若排序后的第一信号和第二信号中，一段连续的第一信号或者一段连续的第二信号的中间位置对应两个第一测试采样点，则随机选择所述两个第一测试采样点中的任意一个作为所述待测芯片的采样准位；或者
将所述两个第一测试采样点的中间值作为所述待测芯片的采样准位。
10.根据权利要求7所述的芯片采样准位确定方法，其特征在于，根据排序后的第一信号和第二信号，确定所述待测芯片的采样准位，包括：
确定所述第一信号和所述第二信号进行切换的相邻两个信号切换位置；
将所述相邻两个信号切换位置的中间值作为所述待测芯片的采样准位。
11.根据权利要求10所述的芯片采样准位确定方法，其特征在于，确定所述第一信号和所述第二信号进行切换的相邻两个信号切换位置，包括：
将排序后的第一信号和第二信号中，进行切换的第一信号和第二信号对应的两个第一测试采样点中的任意一个作为信号切换位置；或者
将排序后的第一信号和第二信号中，进行切换的第一信号和第二信号对应的两个第一测试采样点的中间值作为信号切换位置；
将相邻的进行切换的第一信号和第二信号对应的信号切换位置作为相邻两个信号切换位置。
12.根据权利要求10所述的芯片采样准位确定方法，其特征在于，确定所述第一信号和所述第二信号进行切换的相邻两个信号切换位置，包括：
根据排序后的第一信号和第二信号中，相邻两个进行切换的第一信号和第二信号分别对应的两个第一测试采样点，确定各数据信号中的相邻两个信号切换区间；
按照第二间隔给各通道的数据信号的相邻两个信号切换区间中，设置第二测试采样点；
根据第二测试采样点获取所述数据信号的第二采样电压；
根据所述第二采样电压确定相邻两个信号切换位置。
13.根据权利要求12所述的芯片采样准位确定方法，其特征在于，根据所述第二采样电压确定相邻两个信号切换位置，包括：
将各第二采样电压分别与所述准位电压比较，获得第二比较结果；
若所述第二比较结果为所述第二采样电压大于所述准位电压，则将相应的第二测试采样点标记为第一信号；
若所述第二比较结果为所述第二采样电压小于所述准位电压，则将相应的第二测试采样点标记为第二信号；
按照各第二测试采样点对应的采样位置的顺序，对相应的第一信号或者第二信号进行再次排序；
确定再次排序后的第一信号和第二信号中，相邻两个所述第一信号和所述第二信号进行切换的信号切换位置。
14.根据权利要求12所述的芯片采样准位确定方法，其特征在于，所述第一间隔小于所述数据信号的四分之一周期，所述第二间隔小于所述第一间隔的二分之一。
15.根据权利要求1所述的芯片采样准位确定方法，其特征在于，所述待测芯片为DRAM芯片。
16.一种芯片采样准位确定装置，其特征在于，包括：
并行数据获取模块，配置为获取待测芯片的多个并行通道的数据信号，各数据信号波形相同；
第一采样设置模块，配置为按照第一间隔给各通道的数据信号设置第一测试采样点；
第一电压获取模块，配置为根据各数据信号的第一测试采样点，获取各数据信号的第一采样电压；
采样准位确定模块，配置为根据各第一采样电压和准位电压确定所述待测芯片的采样准位，所述准位电压用于判别所述数据信号波形中的高电压部分和低电压部分。
17.一种计算机可读介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求1至15中任一项所述的芯片采样准位确定方法。
18.一种电子设备，其特征在于，包括：
一个或多个处理器；
存储装置，用于存储一个或多个程序，当所述一个或多个程序被所述一个或多个处理器执行时，使得所述一个或多个处理器实现如权利要求1至15中任一项所述的芯片采样准位确定方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6463109B1 (en) * 1998-08-25 2002-10-08 Vitesse Semiconductor Corporation Multiple channel adaptive data recovery system
US8892793B1 (en) * 2011-10-21 2014-11-18 Altera Corporation Techniques for oversampling a data stream in an integrated circuit
CN102721917B (zh) * 2012-07-09 2014-08-13 上海华岭集成电路技术股份有限公司 用于无时钟电路的标签芯片的测试方法及测试装置
CN104240748B (zh) * 2013-06-19 2017-04-12 瑞昱半导体股份有限公司 数据信号的过取样方法及其过取样装置
CN107276591B (zh) * 2017-06-20 2020-07-24 北华航天工业学院 一种并行采样系统的失配误差估计方法及系统
CN108282163B (zh) * 2018-02-12 2021-03-05 上海贝岭股份有限公司 采样时刻失配校准装置、方法及时间交织模数转换器

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