CN111834392A - 电阻式随机存取存储器结构及其制造方法 - Google Patents
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Abstract
本发明提供一种电阻式随机存取存储器结构及其制造方法。电阻式随机存取存储器结构包括基板，其具有阵列区及周边区。多个存储器单元及覆盖存储器单元的间隙填充介电层，位于基板上且位于阵列区中。只位于阵列区中的缓冲层覆盖间隙填充介电层，且缓冲层的材料不同于间隙填充介电层的材料。第一低介电常数介电层只位于周边区中，且第一低介电常数介电层的材料不同于缓冲层的材料。第一低介电常数介电层的介电常数小于3。第一低介电常数介电层的顶表面与缓冲层的顶表面共平面。第一导电插塞，穿过缓冲层及间隙填充介电层，且与存储器单元之中的一者接触。
Description
技术领域
本发明是有关于一种存储器装置，且特别是有关于一种电阻式随机存取存储器结构及其制造方法。
背景技术
电阻式随机存取存储器(RRAM)具有结构简单、面积小、操作电压小、操作速度快、存储时间长、多状态存储、及耗功率低等优点。因此电阻式随机存取存储器极有潜力取代目前的快闪式存储器，成为下世代的非挥发性存储器主流。
在已知的电阻式随机存取存储器中，一个芯片通常包括阵列区与周边区。阵列区包括多个存储器单元，且每个存储器单元包括图案化的底电极层、电阻转态层与顶电极层。周边区主要是逻辑电路。在周边区中，为了提高逻辑电路的操作速度，介电层通常会使用低介电常数(low-k)介电材料。然而，由于低介电常数介电材料的间隙填充能力不佳且存储器单元之间的空间很小，若采用低介电常数介电材料填充于阵列区的间隙，将导致这些存储器单元之间产生孔洞。如此一来，电阻式随机存取存储器装置的操作容易出错，且产品的成品率及可靠度皆变差。
再者，当进行腐蚀工艺形成定义导电插塞的开口时，阵列区与周边区需要的开口深度不同。若采用相同条件形成阵列区与周边区的上述开口，则可能导致存储器单元被过度腐蚀而受到损伤，进而降低电阻式随机存取存储器的可靠度与成品率。另一方面，若在不同的腐蚀步骤中分别形成阵列区与周边区的上述开口，则工艺的复杂度、生产成本及生产时间皆会大幅增加。
对存储器产业的业者而言，为了提升电阻式随机存取存储器的可靠度与产品成品率，并且降低生产所需的成本及时间，仍有需要对电阻式随机存取存储器及其工艺进行改良。
发明内容
本发明实施例提供一种电阻式随机存取存储器结构及其制造方法，能够明显改善产品的成品率及可靠度，并且降低工艺的复杂度、生产成本及生产时间。
本发明的一实施例揭示一种电阻式随机存取存储器结构，包括：基板，其中基板包括阵列区及周边区；多个存储器单元，位于基板上且位于阵列区中；间隙填充介电层，位于阵列区中且覆盖存储器单元；缓冲层，覆盖间隙填充介电层，其中缓冲层只位于阵列区中，且缓冲层的材料不同于间隙填充介电层的材料；第一低介电常数介电层，只位于周边区中，其中第一低介电常数介电层的材料不同于缓冲层的材料，第一低介电常数介电层的介电常数小于3，且第一低介电常数介电层的顶表面与缓冲层的顶表面共平面；以及第一导电插塞，穿过缓冲层及间隙填充介电层，且与存储器单元之中的一者接触。
本发明的一实施例揭示一种电阻式随机存取存储器结构的制造方法，包括：提供基板，其中基板包括阵列区及周边区；形成多个存储器单元于基板上且位于阵列区中；形成间隙填充介电层于阵列区中且覆盖存储器单元；形成缓冲层覆盖间隙填充介电层，其中缓冲层只位于阵列区中，且缓冲层的材料不同于间隙填充介电层的材料；形成第一低介电常数介电层只位于周边区中，其中第一低介电常数介电层的材料不同于缓冲层的材料，第一低介电常数介电层的介电常数小于3，且第一低介电常数介电层的顶表面与缓冲层的顶表面共平面；以及形成第一导电插塞，其中第一导电插塞延伸穿过缓冲层及间隙填充介电层，且与存储器单元之中的一者接触。
在本发明实施例所提供的电阻式随机存取存储器结构中，形成一层缓冲层覆盖整个阵列区，藉此可改善间隙填充介电层的机械强度。即使阵列区的间隙填充介电层与周边区的介电层使用不同的介电材料，间隙填充介电层也不容易在化学机械抛光工艺期间受到损伤。因此，可根据需求分别选择阵列区与周边区的介电材料。再者，在进行腐蚀工艺时，缓冲层可保护位于阵列区的存储器单元。因此，可在同一腐蚀工艺中同时形成阵列区与周边区的开口。如此一来，能够明显改善产品的成品率及可靠度，而不会明显增加工艺的复杂度、生产成本及生产时间。
附图说明
图1A至图1G为本发明一些实施例的制造电阻式随机存取存储器结构的各步骤中所对应的剖面示意图。
图2为本发明另一些实施例的电阻式随机存取存储器结构的剖面示意图。
图3为本发明另一些实施例的电阻式随机存取存储器结构的剖面示意图。
图4为本发明另一些实施例的电阻式随机存取存储器结构的剖面示意图。
附图标记：
100、200、300、400～电阻式随机存取存储器结构
10～阵列区 130～第一导电插塞
20～周边区 130a～导电衬层
102～基板 130b～导电材料层
104～介电层 132～第一导电线路
106～第一保护层 132a～导电衬层
108～接触插塞 132b～导电材料层
108a～衬层 135～第二开口
108b～导电层 137～第二沟槽
110～存储器单元 140～第二导电插塞
112～底电极层 140a～导电衬层
114～电阻转态层 140b～导电材料层
116～顶电极层 142～第二导电线路
120～第二保护层 142a～导电衬层
122～间隙填充介电层 142b～导电材料层
124～缓冲层 D1～距离
125～第一开口 W1～第一宽度
126～第一低介电常数介电层 W2～第二宽度
127～第一沟槽 T1～第一厚度
128～第二低介电常数介电层 T2～第二厚度
T3～第三厚度
具体实施方式
为使本发明的目的、特征、优点能更明显易懂，下文特举出较佳实施例，并结合附图，作详细说明如下。
在本文中，低介电常数介电材料的介电常数小于3。低介电常数介电层的材料可包括SiLKTM、低介电常数可流动氧化物(low k-flowable oxide,FOx)、氟化硅酸盐玻璃(Fluorinated silicate glass,FSG)、氢硅倍半氧烷(hydrogen silsesquioxane,HSQ)、甲基硅倍半氧烷(methylsilsesquioxane,MSQ)、Nanoglass、Black DiamondTM、CoralTM、AuroraTM或其他已知的低介电常数介电材料。
图1A至图1G为本发明一些实施例的电阻式随机存取存储器结构100的制造方法的各步骤中所对应的剖面示意图。请参照图1A，提供基板102，且基板102包括阵列区10及周边区20。接着，依序形成介电层104与第一保护层106于基板102上。基板102的材料可包括块材半导体基板(例如，硅基板)、化合物半导体基板(例如，IIIA-VA族半导体基板)、绝缘层上覆硅(silicon on insulator,SOI)基板等。基板102可为经掺杂或未经掺杂的半导体基板。在一些实施例中，基板102为硅基板。介电层104的材料不同于第一保护层106的材料。在一些实施例中，介电层104可为低介电常数介电材料，例如，Black DiamondTM，且第一保护层106可为四乙氧基硅烷(TEOS)、氮化硅(SiN)或碳氮化硅(SiCN)。
接着，对介电层104与第一保护层106进行图案化工艺，以形成开口。第一保护层106保护介电层104不受水气以及后续腐蚀工艺的影响。接着，将金属材料填入开口中，并且藉由平坦化工艺(例如，化学机械抛光工艺)移除位于第一保护层106上的多余的金属材料，以形成接触插塞108于介电层104与第一保护层106中。在一些实施例中接触插塞108为单层结构，且包括钨、铝、铜、其他合适的金属或上述的组合。在一些实施例中，接触插塞108的材料为铜，因而接触插塞108的导电性良好。在另一些实施例中，接触插塞108的材料为钨，因而可避免金属原子扩散进入基板102或介电层104中。在本实施例中，接触插塞108包括衬层108a及导电层108b。衬层108a可改善导电层108b与基板102或介电层104的黏着性，且可避免金属原子扩散进入基板102或介电层104中。衬层108a的材料可包括钛、氮化钛、氮化钨、钽或氮化钽、其他合适的导电材料或上述的组合。导电层108b的材料可包括钨、铝、铜、其他合适的金属或上述的组合。
接着，形成多个存储器单元110于位于阵列区10的基板102上。存储器单元110的位置可对应于接触插塞108的位置，从而与接触插塞108电连接。在一些实施例中，在基板102与介电层104之间还配置有经图案化的导线层(未绘示出)，且接触插塞108被配置以使经图案化的导线层电连接至存储器单元110。各存储器单元110可包括底电极层112、电阻转态层114及顶电极层116。举例而言，可藉由以下的方法形成存储器单元110。首先，在第一保护层106上依序形成底电极材料、电阻转态材料及顶电极材料。接着，图案化底电极材料、电阻转态材料及顶电极材料，以形成多个存储器单元110于阵列区10中。
底电极层112可藉由接触插塞108与其他元件(未绘示)电连接。藉由对底电极层112与顶电极层116施加电压，可将电阻转态层114转换成不同的电阻状态。底电极层112的材料与顶电极层116的材料可各自独立地包括钛、钽、氮化钛、氮化钽、其他合适的导电材料或上述的组合。底电极层112与顶电极层116可各自独立地为由单一材料所形成的单层结构或由多种不同材料所形成的多层结构。在一些实施例中，底电极层112为由氮化钛所形成的单层结构，且顶电极层116为由钛所形成的单层结构。可各自独立地利用物理气相沉积工艺、化学气相沉积或其他合适的沉积工艺，以形成底电极层112与顶电极层116。
电阻转态层114的材料可包括单层或多层的过渡金属氧化物，例如，氧化钽(Ta2O5)、氧化铪(HfO2)、氧化铝(Al2O3)、氧化锆(ZrO2)或上述组合的迭层。在一些实施例中，电阻转态层114的材料可为氧化铝与氧化铪组合的迭层。可利用合适的工艺形成电阻转态层114，例如，溅射工艺、原子层沉积工艺、化学气相沉积工艺、蒸发工艺或其他合适的沉积工艺。
接着，形成第二保护层120覆盖阵列区10及周边区20，且第二保护层120顺应性地覆盖存储器单元110。第二保护层120可为由单一材料所形成的单层结构或由多种不同材料所形成的多层结构。在一些实施例中，第二保护层120为由氢气阻挡层及形成于氢气阻挡层上的间隔层所形成的双层结构。在这样的实施例中，氢气阻挡层可避免氢气进入基板102中，因而可避免电阻式随机存取存储器结构的劣化或失效。氢气阻挡层的材料可为金属氧化物(例如，氧化铝)、金属氮化物、金属氮氮化物或上述的组合。间隔层可减少或避免存储器单元110在后续工艺中受到损伤。间隔层的材料可为氧化物、氮化物或氮氧化物。在本实施例中，间隔层的材料为氧化硅或氮化硅。在另一些实施例中，间隔层可省略。
接着，形成间隙填充介电层122覆盖阵列区10及周边区20，且间隙填充介电层122覆盖存储器单元110。之后，进行平坦化工艺，使间隙填充介电层122具有平坦的顶表面。由于间隙填充介电层122具有良好的间隙填充能力，可避免在阵列区10产生孔洞。如此一来，可减少或避免电阻式随机存取存储器结构的操作错误，且可明显改善产品的成品率及可靠度。间隙填充介电层122的材料可包括氧化物，例如，氧化硅、氧化铝、氧化铪、氮氧化铪、氮氧硅化铪等，且可藉由化学气相沉积法或是原子层沉积形成。
接着，形成缓冲层124覆盖间隙填充介电层122。缓冲层124的材料可包括氮化硅或碳氮化硅。缓冲层124的材料与间隙填充介电层122的材料不同。于一实施例中，缓冲层124的材料不同于间隙填充介电层122及介电层104的材料。在本实施例中，缓冲层124的材料为氮化硅，间隙填充介电层122的材料为氧化硅。
请参照图1B，进行图案化工艺，以移除位于周边区20的所有缓冲层124、间隙填充介电层122、第二保护层120及第一保护层106。接着，顺应性地形成缓冲层124覆盖阵列区10及周边区20，使间隙填充介电层122的侧壁上配置有缓冲层124。之后，移除位于周边区20的缓冲层124。换言之，整个间隙填充介电层122受到缓冲层124的包覆，且形成于间隙填充介电层122的侧壁上的缓冲层124作为阵列区10与周边区20的交界。藉此，缓冲层124在间隙填充介电层122顶部的厚度大于在间隙填充介电层122侧壁的厚度。
请参照图1C，形成低介电常数介电材料覆盖阵列区10及周边区20。之后，进行化学机械抛光工艺，以形成顶表面与缓冲层124的顶表面共平面的第一低介电常数介电层126。即，移除位于阵列区10的低介电常数介电材料。第一低介电常数介电层126的介电常数小于间隙填充介电层122，藉此可提高周边区20的逻辑电路的操作速度。于本实施例中，通过将第一低介电常数介电层126局限于没有存储器单元110存在的周边区20，即使第一低介电常数介电层126的间隙填充能力较差，也不会造成电阻式随机存取存储器结构的操作错误。在本实施例中，第一低介电常数介电层126的材料为Black DiamondTM。第一低介电常数介电层126的材料与缓冲层124的材料不同。
请参照图1D，形成第二低介电常数介电层128于缓冲层124及第一低介电常数介电层126上。第二低介电常数介电层128的材料可与第一低介电常数介电层126的材料相同或相似。换言之，第二低介电常数介电层128的介电常数可小于3。如此一来，可提高逻辑电路及存储器单元110的操作速度。
请参照图1E，使用第一掩膜(未绘示)进行第一腐蚀工艺，以形成第一开口125于阵列区10中，且形成深度大于第一开口125的深度的第二开口135于周边区20中。第一开口125的位置可对应于存储器单元110的位置。第一开口125穿过第二低介电常数介电层128及缓冲层124，而暴露出间隙填充介电层122。第二开口135穿过第二低介电常数介电层128及第一低介电常数介电层126，而暴露出介电层104。在本实施例中，第一腐蚀工艺为非等向性的腐蚀工艺。第一腐蚀工艺移除了部分的介电层104。
于第一腐蚀工艺中，藉由采用对低介电常数介电材料具有较高选择性的腐蚀条件，且以缓冲层124包覆间隙填充介电层122，第二开口135的深度容易地被配置地比第一开口125的深度大，使第一开口125的深度控制在暴露出间隙填充介电层122的位置。亦即，保证在第一腐蚀工艺中不会伤害存储器单元110。
请参照图1F，使用第二掩膜(未绘示)进行第二腐蚀工艺。在第二腐蚀工艺之后，在阵列区10中，第一开口125被加深而暴露出存储器单元110的顶电极层116，且第一开口125的上部分被扩大而形成第一沟槽127于第二低介电常数介电层128中。在第二腐蚀工艺之后，在阵列区20中，第二开口135被加深而暴露出基板102，且第二开口135的上部分被扩大而形成第二沟槽137于第二低介电常数介电层128中。在本实施例中，第二腐蚀工艺为非等向性的腐蚀工艺。
请参照图1G，顺应性地沉积导电衬层材料于第一开口125、第一沟槽127、第二开口135及第二沟槽137中，以在第一开口125的表面形成导电衬层130a，在第一沟槽127的表面形成导电衬层132a，在第二开口135的表面形成导电衬层140a，及在第二沟槽137的表面形成导电衬层142a。接着，以导电材料填满第一开口125、第一沟槽127、第二开口135及第二沟槽137，以在导电衬层130a上形成导电材料层130b，在导电衬层132a上形成导电材料层132b，在导电衬层140a上形成导电材料层140b，及在导电衬层142a上形成导电材料层142b。如此一来，可形成第一导电插塞130于第一开口125、形成第一导电线路132于第一沟槽127、形成第二导电插塞140于第二开口135及形成第二导电线路142于第二沟槽137中。导电衬层材料可包括钛、氮化钛、氮化钨、钽或氮化钽或上述的组合。导电材料可包括钨、铝、铜、其他合适的金属或上述的组合。在本实施例中，导电衬层材料为氮化钛，且导电材料为导电性良好的铜。因此，可提高逻辑电路及存储器单元110的操作速度。之后，可进行其他已知的工艺，以完成电阻式随机存取存储器结构100，在此不再详述。
在本实施例所提供的电阻式随机存取存储器结构100的制造方法中，缓冲层124覆盖整个阵列区10。这样的结构能够明显改善产品的成品率及可靠度，而不会明显增加工艺的复杂度、生产成本及生产时间。
更详言之，间隙填充介电层122的材料与第一低介电常数介电层126的材料具有不同的性质，例如，硬度与机械强度。在未形成缓冲层124的对照组中，当进行图1C所述的化学机械抛光工艺时，研磨压力可能会导致间隙填充介电层122与第一低介电常数介电层126的交界处破裂。如此一来，阵列区10的元件(例如存储器单元110)或周边区的元件(例如逻辑电路)将容易因后续工艺而受到损伤。例如，后续工艺的溶液(例如，抛光液或腐蚀溶液)可能会沿着裂缝渗入阵列区10或周边区20，进而导致元件损坏。如此一来，会降低存储器的成品率与可靠度。在本实施例中，藉由形成缓冲层124覆盖整个阵列区10，其中缓冲层124的材料不同于间隙填充介电层122的材料，且缓冲层124的机械强度优于间隙填充介电层122的机械强度。因此，缓冲层124可提供良好的支撑力，改善机械强度。如此一来，即使发生上述破裂的现象，阵列区10的元件仍受到缓冲层124的保护，进而改善产品的成品率与可靠度。
在本实施例中，缓冲层124的材料不同于第一低介电常数介电层126的材料，且缓冲层124的研磨速率低于第一低介电常数介电层126的研磨速率。因此，在化学机械抛光工艺中，缓冲层124可作为研磨停止层，以确保第一低介电常数介电层126的顶表面与缓冲层124的顶表面齐平。如此一来，第二低介电常数介电层128可具有平坦的顶表面，因而有助于改善产品的成品率。在一些实施例中，在图1C所述的化学机械抛光工艺期间，对第一低介电常数介电层126具有第一研磨速率PR1，对缓冲层124具有第二研磨速率PR2，且第一研磨速率PR1相对于第二研磨速率PR2的比例PR1/PR2为5-10。
再者，在未形成缓冲层124的对照组中，在进行图1E所述的第一腐蚀工艺时，当第一开口125已暴露出顶电极层116时，第二开口135仍未腐蚀到预定深度。如此一来，若继续进行第一腐蚀工艺以完成第二开口135，将使暴露的顶电极层116受到很大的伤害，造成可靠度与成品率皆降低。在本实施例中，缓冲层124的材料不同于第一低介电常数介电层126的材料，且缓冲层124的腐蚀速率低于第一低介电常数介电层126的腐蚀速率。因此，容易地在第一腐蚀工艺中形成深度较小的第一开口125及深度较大的第二开口135。在一些实施例中，在图1E所述的第一腐蚀工艺期间，缓冲层124具有第一腐蚀速率R1，第一低介电常数介电层126具有第二腐蚀速率R2，且第二腐蚀速率R2相对于第一腐蚀速率R1的比例R2/R1为5-20。请参照图1E，在第一腐蚀工艺之后，第二开口135穿过第一低介电常数介电层126，且第一开口125穿过缓冲层124。换言之，第一开口125的深度小于第二开口135的深度，且并未暴露顶电极层116。因此，可避免顶电极层116在第一腐蚀工艺期间受到伤害。如此一来，可明显改善存储器的可靠度与成品率。
另一方面，在图1F所述的第二腐蚀工艺中，间隙填充介电层122的腐蚀速率与第二低介电常数介电层128的腐蚀速率是相近的。在未形成缓冲层124的对照组中，当进行图1F所述的第二腐蚀工艺时，相邻的第一开口125之间的距离可能会变得太近，而容易发生短路。因此，存储器的成品率会降低，且不利于存储器装置的微小化。在本实施例中，缓冲层124的材料不同于第二低介电常数介电层128的材料，且缓冲层124的腐蚀速率低于第二低介电常数介电层128的腐蚀速率。因此，可精准控制第一开口125的宽度与剖面轮廓。在一些实施例中，在图1F所述的第二腐蚀工艺期间，缓冲层124具有第一腐蚀速率R3，第二低介电常数介电层128具有第四腐蚀速率R4，且第四腐蚀速率R4相对于该第三腐蚀速率R3的比例R4/R3为5-20。请参照图1F，在第二腐蚀工艺之后，第一开口125的上部分具有实质均一的宽度，且与第一沟槽127的底表面的剖面轮廓实质上是水平的。因此，可改善电阻式随机存取存储器的成品率，且有利于存储器装置的微小化。
请参照图1G，在一些实施例中，提供一种电阻式随机存取存储器结构100。电阻式随机存取存储器结构100包括具有阵列区10及周边区20的基板102。在阵列区10中，多个存储器单元110、顺应性地覆盖存储器单元110的第二保护层120及覆盖第二保护层120的间隙填充介电层122位于基板102上。再者。缓冲层124只位于阵列区10中，且覆盖整个间隙填充介电层122。缓冲层124的材料不同于间隙填充介电层122的材料。第一低介电常数介电层126位于基板102上，且只位于周边区20中。第一低介电常数介电层126的顶表面与缓冲层124的顶表面共平面。第二低介电常数介电层128位于缓冲层124及第一低介电常数介电层126上。在阵列区10中，第一导电插塞130穿过缓冲层124及间隙填充介电层122，且与其中一个存储器单元110接触。在周边区20中，第二导电插塞140穿过第一低介电常数介电层126。第一导电线路132及第二导电线路142皆位于第二低介电常数介电层128中，且分别与第一导电插塞130及第二导电插塞140接触。
在本发明实施例所提供电阻式随机存取存储器结构100中，缓冲层124只位于阵列区10中，亦即周边区20中没有缓冲层124。藉此，可降低电阻电容延迟(RC-delay)，进而提升逻辑电路的操作速度，并且可避免基板102发生弯折。
缓冲层124的水平部分位于第二低介电常数介电层128与间隙填充介电层122之间，且缓冲层124的垂直部分位于间隙填充介电层122与第一低介电常数介电层126之间。缓冲层124的垂直部分定义出阵列区10的边缘。由于缓冲层124具有垂直部分，因此可良好地支撑并保护位于阵列区10之中的元件。再者，缓冲层124的垂直部分只位于阵列区10的边缘。因此，不会增加相邻存储器单元110之间的距离，而有利于存储器装置的微小化。
请参照图1G，缓冲层124的水平部分具有第一厚度T1，且第一低介电常数介电层126具有第二厚度T2。在一些实施例中，第二厚度T2相对于第一厚度T1的比例T2/T1为6-13。藉此，在化学机械抛光工艺期间，可更有效地避免上述破裂的发生，并且在第一腐蚀工艺期间，可更容易控制开口的深度。
再者，请参照图1G，缓冲层124的垂直部分具有第一宽度W1，且此垂直部分与位于存储器单元110侧壁上的第二保护层120之间具有一距离D1。在一些实施例中，第一宽度W1相对于此距离D1的比例W1/D1为1-10。藉此，可良好地支撑并保护位于阵列区10之中的元件，且可有利于存储器装置的微小化。
图2为本发明另一些实施例的电阻式随机存取存储器结构200的剖面示意图。图2所示的电阻式随机存取存储器结构200与图1G所示的电阻式随机存取存储器结构100相似，差异在于图2的缓冲层124包括多个垂直部分。为了简化说明，关于相同于图1G所绘示的元件及其形成工艺步骤，在此不再详述。
请参照图2，缓冲层124包括一个第一垂直部分及多个第二垂直部分。当进行图1B所述的图案化工艺时，可在相邻的该多个存储器单元110之间形成一沟槽。接着，形成缓冲层124并填入此沟槽中。如此一来，即可形成缓冲层124的第二垂直部分。缓冲层124的第一垂直部分位于间隙填充介电层122与第一低介电常数介电层126之间，且第一垂直部分定义阵列区10的边缘。缓冲层124的各个第二垂直部分位于两个相邻的该多个存储器单元110之间且穿过间隙填充介电层122。在本实施例中，缓冲层124具有多个第二垂直部分，藉此可更加良好地支撑并保护位于阵列区10之中的元件。第一垂直部分具有第一宽度W1，第二垂直部分具有第二宽度W2。在一些实施例中，第一宽度W1相对于第二宽度W2的比例W1/W2为1-5。藉此，可有利于在同一步骤中同时形成第一垂直部分及第二垂直部分。
图3为本发明另一些实施例的电阻式随机存取存储器结构300的剖面示意图。图3所示的电阻式随机存取存储器结构300与图1G所示的电阻式随机存取存储器结构100相似，差异在于图3的接触插塞108也形成于周边区20中。为了简化说明，关于相同于图1G所绘示的元件及其形成工艺步骤，在此不再详述。
请参照图3，周边区20中的接触插塞108位于第二导电插塞140下方且与第二导电插塞140直接接触。当形成接触插塞108于介电层104中时，可在周边区中预定形成第二导电插塞140的位置形成接触插塞108。如此即可得到如图3所示的电阻式随机存取存储器结构300。在本实施例中，第二开口135的深度与第一开口125的深度的差异较前述实施例小。因此，在第一腐蚀工艺期间，可使开口深度的控制较为容易。
图4为本发明另一些实施例的电阻式随机存取存储器结构400的剖面示意图。图4所示的电阻式随机存取存储器结构400与图1G所示的电阻式随机存取存储器结构100相似，差异在于图4的第二导电线路142具有较大的厚度。为了简化说明，关于相同于图1G所绘示的元件及其形成工艺步骤，在此不再详述。
请参照图4，第二导电线路142的底表面低于第二低介电常数介电层128的底表面。可藉由控制第二腐蚀工艺而得到如图4所示的电阻式随机存取存储器结构400。在一些实施例中，藉由增加第二腐蚀工艺的腐蚀时间，以使第二沟槽137延伸进入至第一低介电常数介电层126中。在另一些实施例中，藉由增加第四腐蚀速率R4相对于该第三腐蚀速率R3的比例，以使第二沟槽137延伸至第一低介电常数介电层126中。在本实施例中，通过提高第二导电线路142的厚度，可提高逻辑电路的操作速度。
缓冲层124的水平部分具有第一厚度T1，且第二导电线路低于第一低介电常数介电层126的部分具有第三厚度T3。在一些实施例中，第三厚度T3相对于第一厚度T1的比例T3/T1为1-5。藉此，在第二腐蚀工艺期间，可避免过度腐蚀对存储器单元110或基板102(位于第二开口135下方的部分)造成伤害。
综上所述，在本发明实施例所提供的电阻式随机存取存储器结构中，形成一层缓冲层覆盖整个阵列区，藉此可改善间隙填充介电层的机械强度。即使阵列区的间隙填充介电层与周边区的介电层使用不同的介电材料，间隙填充介电层也不容易在化学机械抛光工艺期间受到损伤。因此，可根据需求分别选择阵列区与周边区的介电材料。再者，在进行腐蚀工艺时，缓冲层可保护位于阵列区的存储器单元。因此，可在同一腐蚀工艺中同时形成阵列区与周边区的开口。如此一来，能够明显改善产品的成品率及可靠度，而不会明显增加工艺的复杂度、生产成本及生产时间。
虽然本发明已以数个较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。
Claims (13)
1.一种电阻式随机存取存储器结构，其特征在于，包括：
一基板，其中该基板包括一阵列区及一周边区；
多个存储器单元，位于该基板上且位于该阵列区中；
一间隙填充介电层，位于该阵列区中且覆盖该多个存储器单元；
一缓冲层，覆盖该间隙填充介电层，其中该缓冲层只位于该阵列区中，且该缓冲层的材料不同于该间隙填充介电层的材料；
一第一低介电常数介电层，只位于该周边区中，其中该第一低介电常数介电层的材料不同于该缓冲层的材料，该第一低介电常数介电层的介电常数小于3，且该第一低介电常数介电层的一顶表面与该缓冲层的一顶表面共平面；以及
一第一导电插塞，穿过该缓冲层及该间隙填充介电层，且与该多个存储器单元之中的一者接触。
2.如权利要求1所述的电阻式随机存取存储器结构，其特征在于，还包括一第二低介电常数介电层，位于该缓冲层及该第一低介电常数介电层上，该第二低介电常数介电层的介电常数小于3，其中该缓冲层的一水平部分位于该第二低介电常数介电层与该间隙填充介电层之间，该缓冲层的一第一垂直部分位于该间隙填充介电层与该第一低介电常数介电层之间，且该第一垂直部分定义该阵列区的边缘。
3.如权利要求2所述的电阻式随机存取存储器结构，其特征在于，该缓冲层还包括一第二垂直部分且该第二垂直部分穿过该间隙填充介电层且位于两个相邻的该多个存储器单元之间。
4.如权利要求2所述的电阻式随机存取存储器结构，其特征在于，还包括：
一第二保护层，位于该阵列区中且顺应性地覆盖该多个存储器单元，该第二保护层位于该多个存储器单元与该间隙填充介电层之间；
一第一导电线路，位于该第二低介电常数介电层中，且与该第一导电插塞接触；
一第二导电插塞，位于该周边区中且穿过该第一低介电常数介电层；以及
一第二导电线路，位于该第二低介电常数介电层中，且与该第二导电插塞接触。
5.如权利要求2至4中任一项所述的电阻式随机存取存储器结构，其特征在于，该缓冲层的该水平部分具有一第一厚度T1，该第一低介电常数介电层具有一第二厚度T2，且该第二厚度T2相对于该第一厚度T1的比例T2/T1为6-13。
6.如权利要求4所述的电阻式随机存取存储器结构，其特征在于，该第一垂直部分具有一第一宽度W1，该第一垂直部分与该第二保护层之间具有一距离D1，且该第一宽度W1相对于该距离D1的比例W1/D1为1-10。
7.如权利要求3所述的电阻式随机存取存储器结构，其特征在于，该第一垂直部分具有一第一宽度W1，该第二垂直部分具有一第二宽度W2，且该第一宽度W1相对于该第二宽度W2的比例W1/W2为1-5。
8.如权利要求1至4中任一项所述的电阻式随机存取存储器结构，其特征在于，该缓冲层的材料包括氮化硅或碳氮化硅。
9.如权利要求4所述的电阻式随机存取存储器结构，其特征在于，该第二导电线路的一底表面低于该第二低介电常数介电层的一底表面。
10.一种电阻式随机存取存储器结构的制造方法，其特征在于，包括：
提供一基板，其中该基板包括一阵列区及一周边区；
形成多个存储器单元于该基板上且位于该阵列区中；
形成一间隙填充介电层于该阵列区中且覆盖该多个存储器单元；
形成一缓冲层覆盖该间隙填充介电层，其中该缓冲层只位于该阵列区中，且该缓冲层的材料不同于该间隙填充介电层的材料；
形成一第一低介电常数介电层只位于该周边区中，其中该第一低介电常数介电层的材料不同于该缓冲层的材料，该第一低介电常数介电层的介电常数小于3，且该第一低介电常数介电层的一顶表面与该缓冲层的一顶表面共平面；以及
形成一第一导电插塞，其中该第一导电插塞延伸穿过该缓冲层及该间隙填充介电层，且与该多个存储器单元之中的一者接触。
11.如权利要求10所述的电阻式随机存取存储器结构的制造方法，其特征在于，还包括：
形成一第二保护层于该阵列区中且顺应性地覆盖该多个存储器单元；
形成一第二低介电常数介电层于该缓冲层及该第一低介电常数介电层上；
进行一第一腐蚀工艺，以在该阵列区中形成一第一开口穿过该第二低介电常数介电层及该缓冲层；
进行一第二腐蚀工艺，其中在第二腐蚀工艺之后，该第一开口被加深而暴露出该多个存储器单元之中的一者，且该第一开口被扩大而形成一第一沟槽于该第二低介电常数介电层中；
顺应性地沉积一导电衬层于该第一开口及该第一沟槽中；以及
沉积一导电材料填满该第一开口及该第一沟槽，以在该开口中形成该第一导电插塞，并在该第一沟槽中形成一第一导电线路，其中该第一导电线路与该第一导电插塞接触。
12.如权利要求11所述的电阻式随机存取存储器结构的制造方法，其特征在于，在该第一腐蚀工艺之后，在该周边区中形成一第二开口，且该第二开口穿过该第二低介电常数介电层及该第一低介电常数介电层。
13.如权利要求12所述的电阻式随机存取存储器结构的制造方法，其特征在于：
该第一腐蚀工艺对该缓冲层的腐蚀速率为一第一腐蚀速率R1，该第一腐蚀工艺对该第一低介电常数介电层的腐蚀速率为一第二腐蚀速率R2，且该第二腐蚀速率R2相对于该第一腐蚀速率R1的比例R2/R1为5-20；以及
该第二腐蚀工艺对该缓冲层的腐蚀速率为一第三腐蚀速率R3，该第二腐蚀工艺对该第二低介电常数介电层的腐蚀速率为一第四腐蚀速率R4，且该第四腐蚀速率R4相对于该第三腐蚀速率R3的比例R4/R3为5-20。
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060088947A1 (en) * | 2004-10-27 | 2006-04-27 | Lien Mitchell T | Magnetoresistive random access memory device structures and methods for fabricating the same |
| CN102479921A (zh) * | 2010-11-25 | 2012-05-30 | 中芯国际集成电路制造(北京)有限公司 | 相变存储器制造方法 |
| US20130248798A1 (en) * | 2012-03-23 | 2013-09-26 | Jae-Yun YI | Variable resistance memory device and method for fabricating the same |
| CN104681497A (zh) * | 2013-12-03 | 2015-06-03 | 华邦电子股份有限公司 | 存储器的制造方法 |
| CN106374039A (zh) * | 2015-07-22 | 2017-02-01 | 旺宏电子股份有限公司 | 存储器装置与其制造方法 |
-
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060088947A1 (en) * | 2004-10-27 | 2006-04-27 | Lien Mitchell T | Magnetoresistive random access memory device structures and methods for fabricating the same |
| CN102479921A (zh) * | 2010-11-25 | 2012-05-30 | 中芯国际集成电路制造(北京)有限公司 | 相变存储器制造方法 |
| US20130248798A1 (en) * | 2012-03-23 | 2013-09-26 | Jae-Yun YI | Variable resistance memory device and method for fabricating the same |
| CN104681497A (zh) * | 2013-12-03 | 2015-06-03 | 华邦电子股份有限公司 | 存储器的制造方法 |
| CN106374039A (zh) * | 2015-07-22 | 2017-02-01 | 旺宏电子股份有限公司 | 存储器装置与其制造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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