KR20240068324A - 고 내압 캐패시터를 가지는 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명의 일 실시 예에 따른 고 내압 캐패시터를 가지는 반도체 소자 제조 방법은 기판 상에 하부 전극을 형성하는 단계; 상기 하부 전극 상에 층간 절연 막을 형성하는 단계; 상기 층간 절연 막에 하부 버퍼 절연 층, 상부 버퍼 절연 층 및 하드 마스크를 차례로 형성하는 단계; 상기 하드 마스크를 패터닝하여 하드 마스크 패턴을 형성하는 단계; 상기 상부 버퍼 절연 층을 패터닝하여 상부 버퍼 절연 층 패턴을 형성하는 단계; 상기 하부 버퍼 절연 층을 패터닝하여 하부 버퍼 절연 층 패턴을 형성하는 단계; 상기 하부 버퍼 절연 층 패턴, 상기 상부 버퍼 절연 층 패턴 및 상기 하드 마스크 패턴을 덮도록 금속 물질을 형성하는 단계; 상기 금속 물질을 패터닝하여, 상기 하부 버퍼 절연 층 패턴, 상기 상부 버퍼 절연 층 패턴 및 상기 하드 마스크 패턴 상에 상부 전극을 형성하는 단계; 및 상기 하부 버퍼 절연 층 패턴, 상기 상부 버퍼 절연 층 패턴, 상기 하드 마스크 패턴 및 상기 상부 전극을 덮도록 패시베이션 절연 막을 형성하는 단계를 포함할 수 있다.
Description
본 발명은 고 내압 캐패시터를 포함하는 반도체 소자 제조 방법에 관한 것이다.
고 내압 캐패시터(high breakdown voltage capacitor)를 포함하는 반도체 소자는 디지털 아이솔레이터(digital isolator)로 사용된다. 고 내압 캐패시터를 형성하기 위해 일반적으로 두꺼운 실리콘 산화 막을 사용하고 있다. 하지만 실리콘 산화 막의 두께만 증가시켜서는 일정 수준 이상의 고 내압 형성이 어렵다는 문제점이 있다.
그래서, 고 내압 캐패시터를 포함하는 반도체 소자 제조 방법은 증착 공정을 통해 낮은 밴드갭을 가지는 물질을 증착 하여 고 내압을 형성하고 있다. 또한, 고 내압 캐패시터를 포함하는 반도체 소자 제조 방법은 인접하는 로직 영역(logic area)과 전기적 분리를 위해, 아이솔레이션 브레이크(isolation break)를 형성하기도 한다.
하지만, 고 내압 캐패시터를 포함하는 반도체 소자 제조 방법의 증착 공정은 고 내압 캐패시터 영역뿐만 아니라, 로직 영역에도 낮은 밴드갭을 가지는 물질을 형성하게 된다. 그럴 경우, 고 내압 캐패시터를 포함하는 반도체 소자 제조 방법에 의해 형성된 반도체 소자는 로직 영역에서 원하지 않는 누설 전류가 발생할 수 있다. 이에, 낮은 밴드갭을 가지는 물질을 로직 영역을 제외하고 고 내압 영역에만 형성할 필요가 있다. 또한, 낮은 밴드갭을 가지는 물질을 형성하는 과정에서 낮은 밴드갭을 가지는 물질의 손실을 방지할 필요가 있다.
본 발명의 목적은, 로직 영역에서 원하지 않는 누설 전류를 차단하기 위하여, 고 내압 영역에만 낮은 밴드갭(bandgap)을 갖는 버퍼 절연 막을 형성하는 반도체 소자 제조 방법을 제공하는 것이다.
또한 본 발명의 다른 목적은, 제조 과정에서 낮은 밴드갭(bandgap)을 갖는 버퍼 절연 막의 손실을 방지할 수 있는 반도체 소자 제조 방법을 제공하는 것이다.
이와 같은 목적을 달성하기 위한, 본 발명의 일 실시 예에 따른 반도체 소자 제조 방법은 기판 상에 하부 전극을 형성하는 단계; 상기 하부 전극 상에 층간 절연 막을 형성하는 단계; 상기 층간 절연 막에 하부 버퍼 절연 층, 상부 버퍼 절연 층 및 하드 마스크를 차례로 형성하는 단계; 상기 하드 마스크를 패터닝하여 하드 마스크 패턴을 형성하는 단계; 상기 상부 버퍼 절연 층을 패터닝하여 상부 버퍼 절연 층 패턴을 형성하는 단계; 상기 하부 버퍼 절연 층을 패터닝하여 하부 버퍼 절연 층 패턴을 형성하는 단계; 상기 하부 버퍼 절연 층 패턴, 상기 상부 버퍼 절연 층 패턴 및 상기 하드 마스크 패턴을 덮도록 금속 물질을 형성하는 단계; 상기 금속 물질을 패터닝하여, 상기 하부 버퍼 절연 층 패턴, 상기 상부 버퍼 절연 층 패턴 및 상기 하드 마스크 패턴 상에 상부 전극을 형성하는 단계; 및 상기 하부 버퍼 절연 층 패턴, 상기 상부 버퍼 절연 층 패턴, 상기 하드 마스크 패턴 및 상기 상부 전극을 덮도록 패시베이션 절연 막을 형성하는 단계를 포함할 수 있다.
상기 상부 버퍼 절연 층 패턴은 실리콘 질화 막을 포함하고, 상기 하드 마스크 패턴은 금속 질화 막을 포함하고, 상기 금속 질화 막으로 TiN, WN, TaN 중의 어느 하나를 사용할 수 있다.
상기 하부 버퍼 절연 층 및 상기 상부 버퍼 절연 층은 서로 물질이 다르다.
상기 방법은 상기 상부 버퍼 절연 층 패턴 및 상기 하드 마스크 패턴 상에 스페이서 절연 막을 형성하는 단계; 및 상기 스페이서 절연 막을 식각 하여 상기 상부 버퍼 절연 층 패턴의 측면에 스페이서를 형성하는 단계를 더 포함할 수 있다.
상기 방법은 상기 기판에 상기 하부 전극과 나란히 배치되는 하부 금속 배선을 형성하는 단계; 상기 하부 금속 배선과 연결된 비아를 형성하는 단계; 상기 비아와 연결된 중간 금속 배선을 형성하는 단계; 상기 중간 금속 배선과 연결된 탑 비아를 형성하는 단계; 및 상기 탑 비아와 연결된 상부 금속 배선을 형성하는 단계를 더 포함하고, 상기 상부 금속 배선과 상기 상부 전극은 동시에 형성될 수 있다.
상기 상부 금속 배선 아래에는 상기 하드 마스크 패턴 및 상기 상부 버퍼 절연 층 패턴이 제거될 수 있다.
상기 상부 금속 배선의 높이는 상기 상부 전극의 높이보다 낮다.
본 발명의 다른 실시 예에 따른 반도체 소자 제조 방법은 기판에 층간 절연 막을 형성하는 단계; 상기 층간 절연 막에 탑 비아를 형성하는 단계; 상기 탑 비아 및 상기 층간 절연 막 상에 버퍼 절연 막 및 하드 마스크를 증착 하는 단계; 상기 하드 마스크 및 상기 버퍼 절연 막을 패터닝 하여 각각 하드 마스크 패턴 및 버퍼 절연 막 패턴을 형성하는 단계; 상기 하드 마스크 패턴 및 버퍼 절연 막 패턴을 덮는 스페이서 절연 막을 증착 하는 단계; 상기 스페이서 절연 막을 패터닝하여 상기 탑 비아 및 상기 층간 절연 막이 노출되고, 상기 버퍼 절연 막 패턴의 측면에 스페이서를 형성하는 단계; 상부 금속 배선 및 상부 전극 형성을 위해 상기 탑 비아, 상기 하드 마스크 패턴 상에 금속 물질을 증착 하는 단계; 및 상기 금속 물질을 패터닝하여, 상기 탑 비아와 연결되는 상기 상부 금속 배선을 형성하고, 상기 하드 마스크 패턴 및 상부 버퍼 절연 막 패턴 상에 상기 상부 전극을 동시에 형성하는 단계를 포함할 수 있다.
상기 버퍼 절연 막 패턴은 실리콘 질화 막을 포함하고, 상기 하드 마스크 패턴은 금속 질화 막을 포함하고, 상기 금속 질화 막으로 TiN, WN, TaN 중의 어느 하나를 사용할 수 있다.
상기 상부 금속 배선 아래에는 상기 하드 마스크 패턴 및 상기 버퍼 절연 막 패턴이 제거될 수 있다.
상기 상부 금속 배선의 높이는 상기 상부 전극의 높이보다 낮다.
상기 버퍼 절연 막 패턴은 상기 층간 절연 막보다 밴드갭이 낮은 물질로 형성될 수 있다.
이상과 같은 본 발명의 일 실시 예에 따른 고 내압 캐패시터를 포함하는 반도체 소자 제조 방법은 캐패시터 영역에만 버퍼 절연 막을 형성하여 로직 영역에서 원하지 않는 누설 전류가 발행하는 것을 방지(또는 최소화)할 수 있다.
또한, 고 내압 캐패시터를 포함하는 반도체 소자 제조 방법은 낮은 밴드갭을 갖는 버퍼 절연 막 상에 하드 마스크 절연 막을 사용해서 낮은 밴드갭을 갖는 버퍼 절연 막의 손실을 방지(또는 최소화)할 수 있다.
도 1은 본 발명의 실시 예에 따른 고 내압 캐패시터를 포함하는 반도체 소자의 낮은 밴드 갭을 갖는 버퍼 절연 막 및 하드 마스크를 증착 하는 공정을 나타낸다.
도 2는 본 발명의 실시 예에 따른 고 내압 캐패시터를 포함하는 반도체 소자의 제1 하드 마스크를 식각 하기 위한 제1 식각 공정을 나타낸다.
도 3은 본 발명의 실시 예에 따른 고 내압 캐패시터를 포함하는 반도체 소자의 버퍼 절연 막을 식각 하기 위한 제2 식각 공정을 나타낸다.
도 4는 본 발명의 실시 예에 따른 고 내압 캐패시터를 포함하는 반도체 소자의 스페이서 형성을 위한 스페이서 절연 막 증착 공정을 나타낸다.
도 5는 본 발명의 실시 예에 따른 고 내압 캐패시터를 포함하는 반도체 소자의 스페이서 절연 막 에치-백(etch-back) 공정을 나타낸다.
도 6은 본 발명의 실시 예에 따른 고 내압 캐패시터를 포함하는 반도체 소자의 상부 금속 배선 및 상부 전극 제조 공정을 나타낸다.
도 7A 및 도 7B는 본 발명의 실시 예에 따른 고 내압 캐패시터 구조를 포함하는 반도체 소자의 금속 물질 식각 공정을 나타낸다.
도 8A 및 도 8B는 본 발명의 실시 예에 따른 고 내압 캐패시터를 포함하는 반도체 소자의 패시베이션(passivation) 절연 막 증착 공정을 나타낸다.
도 2는 본 발명의 실시 예에 따른 고 내압 캐패시터를 포함하는 반도체 소자의 제1 하드 마스크를 식각 하기 위한 제1 식각 공정을 나타낸다.
도 3은 본 발명의 실시 예에 따른 고 내압 캐패시터를 포함하는 반도체 소자의 버퍼 절연 막을 식각 하기 위한 제2 식각 공정을 나타낸다.
도 4는 본 발명의 실시 예에 따른 고 내압 캐패시터를 포함하는 반도체 소자의 스페이서 형성을 위한 스페이서 절연 막 증착 공정을 나타낸다.
도 5는 본 발명의 실시 예에 따른 고 내압 캐패시터를 포함하는 반도체 소자의 스페이서 절연 막 에치-백(etch-back) 공정을 나타낸다.
도 6은 본 발명의 실시 예에 따른 고 내압 캐패시터를 포함하는 반도체 소자의 상부 금속 배선 및 상부 전극 제조 공정을 나타낸다.
도 7A 및 도 7B는 본 발명의 실시 예에 따른 고 내압 캐패시터 구조를 포함하는 반도체 소자의 금속 물질 식각 공정을 나타낸다.
도 8A 및 도 8B는 본 발명의 실시 예에 따른 고 내압 캐패시터를 포함하는 반도체 소자의 패시베이션(passivation) 절연 막 증착 공정을 나타낸다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명한다. 본 발명의 목적 및 효과, 그리고 그것들을 달성하기 위한 기술적 구성들은 첨부되는 도면과 함께 상세하게 후술 되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전 하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어 들로서 이는 사용자, 운용 자의 의도 또는 관례 등에 따라 달라질 수 있다. 즉, 본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 또한, 다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또한, 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있다. 명세서에서 사용되는 "포함할 수 있다(comprises)" 및/또는 "이루어지다(made of)"는 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 이하에서 동일한 참조 부호는 동일 구성 요소를 지칭한다.
상세한 설명에 앞서, 이하에서는 특정 구성과 특정 구성의 일부를 제거(예: 패터닝)하여 형성되는 구성에 대하여 동일한 부호를 사용하기로 한다. 예를 들어, 버퍼 절연 막과 상기 버퍼 절연 막을 패터닝하여 형성되는 버퍼 절연 막 패턴은 동일한 부호로 표기될 것이다.
도 1 내지 도 8b는 본 발명의 일 실시 예에 따른 고 내압 캐패시터를 포함하는 반도체 소자 제조 방법을 나타낸다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자 제조 방법에 의해 제조되는 반도체 소자는 로직 영역(101)과 캐패시터 영역(102)을 포함할 수 있다. 로직 영역(101)은 신호 처리 영역이다. 캐패시터 영역(102)은 아이솔레이션 영역으로도 부를 수 있다. 캐패시터 영역(102)은 고 전압(또는 고 내압)을 견딜 수 있는 구조로 설계된다.
도 1은 본 발명의 실시 예에 따른 고 내압 캐패시터를 포함하는 반도체 소자의 낮은 밴드 갭을 갖는 버퍼 절연 막 및 하드 마스크를 증착 하는 공정을 나타낸다.
도 1에 따르면, 기판(110) 상에 절연 막(115) 증착 공정을 실시한다. 상기 절연 막(115)은 TEOS 산화 막, BPSG 산화 막, HDP 산화 막, USG 산화 막, FSG 산화 막, SiOC, low-k 등으로 형성될 수 있다.
절연 막(115) 증착 공정 후, 금속 배선 제조 공정을 실시한다. 즉, 하부 전극(120) 및 하부 금속 배선(122)이 절연 막(115) 상에 형성될 수 있다. 하부 전극(120) 및 하부 금속 배선(122)은 Ti, TiN, W, WN, Ta, TaN, Al, Cu 등으로 형성될 수 있다.
금속 배선 제조 공정 후, 제1 층간 절연 막(125) 증착 공정을 실시한다. 즉, 제1 층간 절연 막(125)이 하부 전극(120) 및 하부 금속 배선(122) 상에 형성될 수 있다. 제1 층간 절연 막(125)은 TEOS 산화 막, BPSG 산화 막, HDP 산화 막, USG 산화 막, FSG 산화 막, SiOC, low-k 등으로 형성될 수 있다. 제1 층간 절연 막(125)은 SiC, SiCN, SiN, SiOCN 등의 식각 정지막을 포함할 수 있다.
제1 층간 절연 막(125) 증착 공정 후, 비아(Via) 제조 공정을 실시한다. 즉, 비아(127)가 제1 층간 절연 막(125)에 형성될 수 있다. 제1 층간 절연 막(125)에 비아 홀(미도시)을 형성하여 금속 물질을 채우고, 평탄화 또는 에치-백 공정을 실시하여 비아(127)를 형성할 수 있다. 비아(127)는 텅스텐, 구리 금속 등으로 형성될 수 있다.
비아(Via) 제조 공정 후, 층간 금속 배선 제조 공정을 실시한다. 층간 금속 배선(129)이 비아(127)와 연결되도록 형성될 수 있다. 층간 금속 배선(129)은 Ti, TiN, W, WN, Ta, TaN, Al, Cu 등으로 형성될 수 있다. 금속 물질을 증착 하고 패터닝하여 형성될 수 있다. 층간 금속 배선(129)과 비아(127)은 듀얼 다마신(dual damascene) 방법으로 제조될 수 있다. 즉, 제1 층간 절연 막(125)에 비아 홀과 트렌치(trench)를 형성하여 구리 금속 등을 전기 도금 방식으로 증착 하고 CMP 등을 통해서 층간 금속 배선(129)과 비아(127)를 동시에 형성하는 방법도 있다.
층간 금속 배선 제조 공정 후, 제2 층간 절연 막 증착 공정을 실시한다. 즉, 제2 층간 절연 막(130)이 층간 금속 배선(129) 및 제1 층간 절연 막(125) 상에 형성될 수 있다. 제2 층간 절연 막(130)은 TEOS 산화 막, BPSG 산화 막, HDP 산화 막, USG 산화 막, FSG 산화 막, SiOC, low-k 등으로 형성될 수 있다. 제2 층간 절연 막(130)은 SiC, SiCN, SiN, SiOCN 등의 식각 정지막을 포함할 수 있다.
제2 층간 절연 막 증착 공정 후, 탑 비아(top via) 제조 공정을 실시한다. 즉, 탑 비아(132)가 제2 층간 절연 막(130)에 형성될 수 있다. 제2 층간 절연 막(130)에 탑 비아 홀(미도시)을 형성하여 금속 물질을 채우고, 평탄화 또는 에치-백 공정을 실시하여 탑 비아(132)를 형성할 수 있다. 탑 비아(132)는 텅스텐, 구리 금속 등으로 형성될 수 있다.
탑 비아 제조 공정 후, 버퍼 절연 막 증착 공정을 실시한다. 낮은 밴드 갭을 갖는 버퍼 절연 막(140)이 탑 비아(132) 및 제2 층간 절연 막(130) 상에 형성될 수 있다. 낮은 밴드 갭을 갖는 버퍼 절연 막(140)은 제1 및 제2 층간 절연 막(125, 130)과 다른 물질로 형성될 수 있다. 구체적으로 버퍼 절연 막(140)은 제1 및 제2 층간 절연 막(125, 130) 보다 밴드갭(bandgap)이 낮은 물질을 사용할 수 있다. 밴드갭이 낮은 물질은 밴드갭이 높은 물질보다 전기적 신호가 더 쉽게 이동할 수 있다. 그래서, 후술하는 도 7a 또는 도 7b의 식각 공정에 의해 형성되는 상부 전극(150)에 인가된 신호가 낮은 밴드 갭을 갖는 버퍼 절연 막 패턴(140)을 통해 하부 전극(120))으로 잘 전달될 수 있다.
낮은 밴드 갭을 갖는 버퍼 절연 막(140)은 서로 물질이 다른 적어도 2개의 절연 층(135, 137)을 포함할 수 있다. 하부 버퍼 절연 층(135)과 상부 버퍼 절연 층(137)은 서로 다른 물질로 형성될 수 있다. 하부 버퍼 절연 층(135) 및 상부 버퍼 절연 층(137)으로 SiON, SiOC, SiN, SiOx (x는 2 미만) 등을 사용할 수 있다.
낮은 밴드 갭을 갖는 버퍼 절연 막 증착 공정 후, 제1 하드 마스크 증착 공정을 실시한다. 즉, 제1 하드 마스크(145)가 낮은 밴드 갭을 갖는 버퍼 절연 막(140) 상에 형성될 수 있다. 제1 하드 마스크 (145)는 식각 공정 시 버퍼 절연 막(140)의 상부를 보호하기 위해 형성되는 막이다. 그래서 고 내압 캐패시터 구조를 포함하는 반도체 소자 제조 공정에서 제1 하드 마스크(145)는 낮은 밴드 갭을 갖는 버퍼 절연 막(140)의 손실을 막아 줄 수 있다.
제1 하드 마스크(145)는 금속 막 또는 금속 질화 막으로 형성될 수 있다. 상기 금속 질화 막으로 티타늄(Ti), 질화 티타늄(TiN), WN, TaN 등을 포함할 수 있다. TiN 질화 막이 후속으로 증착 되는 상부 금속과 접합 특성이 좋아서, TiN 질화 막을 제1 하드 마스크(145)로 사용할 수 있다.
포토 레지스트(photo resist) 물질을 패터닝하여 제1 포토 레지스트 패턴(147)이 제1 하드 마스크(145) 상에 형성될 수 있다. 제1 포토 레지스트 패턴(147)은 캐패시터 영역(102)에 형성될 수 있다. 제1 포토 레지스트 패턴(147)은 제1 하드 마스크(145) 및 버퍼 절연 막(140)을 식각 하기 위한 식각 마스크 역할을 한다. 즉, 제1 포토 레지스트 패턴(147)에 의해 로직 영역(101) 상의 제1 하드 마스크(145) 및 버퍼 절연 막(140)이 식각 공정에서 제거될 수 있다.
도 2는 본 발명의 실시 예에 따른 고 내압 캐패시터를 포함하는 반도체 소자의 제1 하드 마스크를 식각 하기 위한 제1 식각 공정을 나타낸다.
도 2에 도시된 바와 같이, 제1 하드 마스크(145)을 식각 하기 위한 제1 식각 공정을 실시한다. 제1 포토 레지스트 패턴(147)을 식각 마스크로 이용해서 제1 하드 마스크(145)를 식각 할 수 있다. 제1 하드 마스크(145)를 식각 한 후, 제1 포토 레지스트 패턴(147)의 두께는 줄어들 수 있다. 제1 식각 공정에 의해 제1 하드 마스크 패턴(145)이 형성될 수 있다.
도 3은 본 발명의 실시 예에 따른 고 내압 캐패시터를 포함하는 반도체 소자의 버퍼 절연 막을 식각 하기 위한 제2 식각 공정을 나타낸다.
도 3에 도시된 바와 같이, 버퍼 절연 막(140)을 식각 하기 위한 제2 식각 공정을 실시한다. 제1 포토 레지스트 패턴(147)을 식각 마스크로 이용해서 상부 버퍼 절연 층(137)을 식각 할 수 있다. 상부 버퍼 절연 층(137)을 식각 한 후, 제1 포토 레지스트 패턴(147)의 두께는 더 줄어들 수 있다. 제2 식각 공정에 의해 상부 버퍼 절연 층 패턴(137)이 형성될 수 있다. 제2 식각 공정 후에도 하부 버퍼 절연 층(135)이 남아 있을 수 있다. 제2 식각 공정에 의해 하부 버퍼 절연 층(135)의 두께가 조금 줄어들 수 있다. 탑 비아(132)를 보호하기 위해, 하부 버퍼 절연 층(135)이 식각 정지막 역할을 한다고 볼 수 있다.
도 4는 본 발명의 실시 예에 따른 고 내압 캐패시터를 포함하는 반도체 소자의 스페이서 형성을 위한 스페이서 절연 막 증착 공정을 나타낸다.
도 4에 도시된 바와 같이, 스페이서 형성을 위한 스페이서 절연 막(139) 증착 공정을 실시한다. 스페이서 절연 막(139)은 버퍼 절연 막(140) 및 제1 하드 마스크 패턴(145) 측면에 스페이서를 형성하기 위해 증착 될 수 있다. 스페이서 절연 막(139)은 하부 버퍼 절연 층(135), 상부 버퍼 절연 층(137) 및 제1 하드 마스크(145)를 덮도록 증착 할 수 있다. 스페이서 절연 막(139)은 SiO2. SiOC, low-k 물질, USG, HDP, SiN, SiOCN, SiOx(x는 2미만) 등의 물질을 사용하여 형성될 수 있다.
도 5는 본 발명의 실시 예에 따른 고 내압 캐패시터를 포함하는 반도체 소자의 스페이서 절연 막 에치-백(etch-back) 공정을 나타낸다.
도 5를 참조하면, 스페이서 절연 막(139) 에치-백 공정을 실시한다. 에치-백 공정에 의해, 버퍼 절연 막(140) 및 제1 하드 마스크(145) 측면에 스페이서 형태의 절연 막(139)이 형성될 수 있다. 스페이서 절연 막(139)은 버퍼 절연 막(140) 및 제1 하드 마스크(145) 측면을 보호할 수 있다.
에치-백 공정에 의해, 하부 버퍼 절연 층(135)이 식각 되면서, 하부 버퍼 절연 층 패턴(135)이 형성될 수 있다. 하부 버퍼 절연 층 패턴(135)은 상부 버퍼 절연 층 패턴(137) 아래에 형성될 수 있다. 그리고 하부 버퍼 절연 층(135)이 제거됨에 따라 탑 비아(132) 및 제2 층간 절연 막(130)의 상면이 노출될 수 있다. 그래서 에치-백 공정에 의해, 제2 층간 절연 막(130)의 일부가 식각 될 수 있다. 결과적으로, 제2 층간 절연 막(130)의 최상 면(uppermost surface)(P1)가 탑 비아(132)의 상면(P2)보다 낮아질 수 있다.
에치-백 공정에 있어서 식각 속도가 식각 물질마다 다를 수 있다. 예를 들어, 절연 막은 쉽게 식각 되어 식각 속도(etch rate)가 높고, 그에 반해, 금속 물질은 쉽게 식각 되지 않아 식각 속도가 떨어질 수 있기 때문이다. 그래서 금속 물질로 이루어진 탑 비아(132)은 천천히 식각 되고, 제2 층간 절연 막(130)은 식각 속도가 빨라 더 많이 식각 될 수 있다. 그래서 상면(upper surface, P1, P2)의 높이 차이가 발생할 수 있다.
도 5에 도시된 바와 같이, 에치-백 식각 공정 후, 버퍼 절연 막(140), 제1 하드 마스크(145), 스페이서 절연 막(139)은 캐패시터 영역(102)에는 남아 있고, 로직 영역(101)에서는 제거될 수 있다. 즉, 버퍼 절연 막(140), 제1 하드 마스크(145), 스페이서 절연 막(139은 하부 전극(120)과 중첩될 수 있다. 그러나 버퍼 절연 막(140), 제1 하드 마스크(145), 스페이서 절연 막(139)은 탑 비아(132), 층간 금속 배선(129), 비아(127), 또는 하부 금속 배선(122)과 중첩되지 않을 수 있다.
도 6은 본 발명의 실시 예에 따른 고 내압 캐패시터를 포함하는 반도체 소자의 상부 금속 배선 및 상부 전극 제조 공정을 나타낸다.
도 6을 참조하면, 상부 금속 배선 및 상부 전극 형성을 위해 금속 물질(170)을 탑 비아(132), 버퍼 절연 막(140), 제1 하드 마스크(145), 스페이서 절연 막(139)를 덮도록 두껍게 증착 한다. 금속 물질(170)은 Ti, TiN, W, WN, Ta, TaN, Al, Cu 등으로 형성될 수 있다.
예를 들어 금속 물질(170)로 Al 배선을 사용할 경우, bottom Ti/TiN barrier metal 위에 Al-Cu 층을 증착 하고, 그 위해 top Ti/TiN barrier metal을 형성하여 금속 물질(170)을 형성할 수 있다. 제1 하드 마스크(145) 물질로 TiN 을 사용할 경우, 제1 하드 마스크(145)은 Al 배선의 bottom Ti/TiN barrier metal과 유사할 수 있다.
또는, 금속 물질(170)로 Cu 배선을 사용할 경우, TaN barrier metal 위에 Cu seed 를 증착 하고 Cu 도금을 하여 금속 물질(170)을 형성 할 수 있다.
그리고 제2 하드 마스크(175)를 금속 물질(170) 상에 증착 할 수 있다. 제2 하드 마스크(175) 물질로 TEOS, HDP, USG, SiO2, SiON, SiN 등을 사용할 수 있다. 제2 하드 마스크(175)는 금속 물질(170)을 식각 할 때 식각 마스크로 사용할 수 있다. 제2 하드 마스크(175) 증착은 선택사항이다. 제2 포토 레지스트 패턴(177)으로 금속 물질(170)을 충분히 식각 할 수 있으면 제2 하드 마스크(175) 증착은 생략 가능하다. 여기서 제2 하드 마스크(175) 물질은 절연 막 계열이고, 제1 하드 마스크(145)는 금속 질화 막 또는 금속 막 계열로, 서로 다른 물질을 사용한다고 볼 수 있다.
도 6에 도시된 바와 같이, 금속 물질(170)을 식각 하기 위해, 제2 포토 레지스트 패턴(177)을 제2 하드 마스크(175) 상에 형성할 수 있다.
도 7A 및 도 7B는 본 발명의 실시 예에 따른 고 내압 캐패시터를 포함하는 반도체 소자의 금속 물질 식각 공정을 나타낸다.
도 7A 및 도 7B에 도시된 바와 같이, 금속 물질(170) 식각 공정을 실시한다. 즉, 제2 포토 레지스트 패턴(177)으로 제2 하드 마스크(175)를 패터닝(patterning) 한다. 그리고 제2 포토 레지스트 패턴(177) 및 제2 하드 마스크 패턴(175)을 이용해서 금속 물질(170)을 식각 할 수 있다. 금속 물질(170)을 식각 하여, 상부 전극(150) 및 상부 금속 배선(152)을 형성할 수 있다.
도 7A 및 도 7B의 차이점은 스페이서 절연 막(139)가 버퍼 절연 막(140) 측면에 남아 있지 않는 경우와 남아 있는 경우를 나타낸다.
도 7B를 참조하면, 스페이서 절연 막(139)이 상부 버퍼 절연 층(137)의 측면에 남아 있을 수 있다. 금속 물질(170)을 식각 할 때 식각 조건에 따라 스페이서 절연 막(139)이 남아 있을 수 있다. 그래서 계속해서 스페이서 절연 막(139)이 상부 버퍼 절연 층(137)의 측면을 보호할 수 있다.
금속 물질(170) 식각 공정에 의해 버퍼 절연 막(140)의 일부가 식각 될 수 있다. 그래서 상부 버퍼 절연 층(137) 일부의 두께가 얇아질 수 있다. 그러나 하부 버퍼 절연 층(135)의 두께는 일정하게 유지 될 수 있다. 또한 금속 물질(170) 식각 공정에 의해, 제2 층간 절연 막(130)이 추가로 식각 될 수 있다. 그래서 제2 층간 절연 막(130)의 표면(134)이 원래 상면(P2)보다 더 낮아질 수 있다.
금속 물질(170) 식각 공정을 실시 후, 상부 전극(150)의 하면(P3)은 상부 금속 배선(152)의 하면(P1)보다 높게 형성될 수 있다. 또한 상부 전극(150)의 상면(P5)은 상부 금속 배선(152)의 상면(P4)보다 높게 형성될 수 있다.
상부 전극(150) 아래에는 제1 하드 마스크(145), 버퍼 절연 막(140)이 형성될 수 있다. 그러나 상부 금속 배선(152) 아래에는 제1 하드 마스크(145), 버퍼 절연 막(140)이 없다. 하부 전극(120) 및 상부 전극(150) 사이에는 제1 하드 마스크(145), 버퍼 절연 막(140)이 형성될 수 있다. 그러나 하부 금속 배선(122) 및 상부 금속 배선(152) 사이에는 제1 하드 마스크(145), 버퍼 절연 막(140)이 없다. 캐패시터 영역(102)에는 제1 하드 마스크(145), 버퍼 절연 막(140)이 형성된 반면에, 로직 영역(101)에는 제1 하드 마스크(145), 버퍼 절연 막(140)이 제거된다. 로직 영역(101)에는 제1 하드 마스크(145), 버퍼 절연 막(140)이 없음으로 인해 불필요한 누설 전류를 막을 수 있다.
여기서 로직 영역(101)에서 누설 전류란, 상부 금속 배선(152)과 인접하는 다른 상부 금속 배선(미도시) 사이에 발생하는 누설 전류를 의미한다. 제1 하드 마스크(145)로 TiN을 사용하고, 버퍼 절연 막(140)으로 SiN 을 사용할 경우, 오프(turn-off) 상태에서 상부 금속 배선(152)과 인접하는 다른 상부 금속 배선(미도시) 사이에 누설 전류가 흐를 수 있다.
금속 물질(170) 식각 공정을 실시한 후 제2 포토 레지스트 패턴(177)을 제거한다.
도 8A 및 도 8B는 본 발명의 실시 예에 따른 고 내압 캐패시터를 포함하는 반도체 소자의 패시베이션(passivation) 절연 막 증착 공정을 나타낸다.
도 8A 및 도 8B을 참조하면, 패시베이션 절연 막(180)이 제2 층간 절연 막(130), 버퍼 절연 막(140), 제1 하드 마스크(145), 상부 전극(150) 및 상부 금속 배선(152), 제2 하드 마스크(175) 상부에 형성될 수 있다. 패시베이션(passivation) 절연 막(180)은 보호막으로도 부를 수 있다. 패시베이션 절연 막(180)은 제2 층간 절연 막(130), 버퍼 절연 막(140), 제1 하드 마스크(145), 상부 전극(150) 및 상부 금속 배선(152), 제2 하드 마스크(175)과 직접 접촉 할 수 있다. 그리고 패시베이션 절연 막(180)과 제2 층간 절연 막(130) 사이에 경계면(134)이 형성될 수 있다.
도 8A 및 도 8B의 차이점은 스페이서 절연 막(139)이 버퍼 절연 막(140) 측면에 남아 있지 않는 경우와 남아 있는 경우를 나타낸다.
도 8B를 참조하면, 스페이서 절연 막(139)이 상부 버퍼 절연 층(137)의 측면에 남아 있을 수 있다.
이상과 같이 본 발명의 도시된 실시 예를 참고하여 설명하고 있으나, 이는 예시적인 것들에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자라면 본 발명의 요지 및 범위에 벗어나지 않으면서도 다양한 변형, 변경 및 균등한 타 실시 예들이 가능하다는 것을 명백하게 알 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적인 사상에 의해 정해져야 할 것이다.
101: 로직 영역 102: 캐패시터 영역
110: 기판 120: 하부 전극
115: 절연 막 125: 제1 층간 절연 막
122: 제1 금속 배선 130: 제2 층간 절연 막
127: 비아 129: 제2 금속 배선
132: 탑 비아 140: 버퍼 절연 막
150: 상부 전극 152: 상부 금속 배선
145: 제1 하드 마스크(패턴) 147: 제1 포토 레지스트(패턴)
175: 제2 하드 마스크(패턴) 177: 제2 포토 레지스트(패턴)
170: 금속 물질 180: 패시베이션 절연 막
110: 기판 120: 하부 전극
115: 절연 막 125: 제1 층간 절연 막
122: 제1 금속 배선 130: 제2 층간 절연 막
127: 비아 129: 제2 금속 배선
132: 탑 비아 140: 버퍼 절연 막
150: 상부 전극 152: 상부 금속 배선
145: 제1 하드 마스크(패턴) 147: 제1 포토 레지스트(패턴)
175: 제2 하드 마스크(패턴) 177: 제2 포토 레지스트(패턴)
170: 금속 물질 180: 패시베이션 절연 막
Claims (12)
- 반도체 소자 제조 방법에 있어서,
기판 상에 하부 전극을 형성하는 단계;
상기 하부 전극 상에 층간 절연 막을 형성하는 단계;
상기 층간 절연 막에 하부 버퍼 절연 층, 상부 버퍼 절연 층 및 하드 마스크를 차례로 형성하는 단계;
상기 하드 마스크를 패터닝하여 하드 마스크 패턴을 형성하는 단계;
상기 상부 버퍼 절연 층을 패터닝하여 상부 버퍼 절연 층 패턴을 형성하는 단계;
상기 하부 버퍼 절연 층을 패터닝하여 하부 버퍼 절연 층 패턴을 형성하는 단계;
상기 하부 버퍼 절연 층 패턴, 상기 상부 버퍼 절연 층 패턴 및 상기 하드 마스크 패턴을 덮도록 금속 물질을 형성하는 단계;
상기 금속 물질을 패터닝하여, 상기 하부 버퍼 절연 층 패턴, 상기 상부 버퍼 절연 층 패턴 및 상기 하드 마스크 패턴 상에 상부 전극을 형성하는 단계; 및
상기 하부 버퍼 절연 층 패턴, 상기 상부 버퍼 절연 층 패턴, 상기 하드 마스크 패턴 및 상기 상부 전극을 덮도록 패시베이션 절연 막을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서,
상기 상부 버퍼 절연 층 패턴은 실리콘 질화 막을 포함하고,
상기 하드 마스크 패턴은 금속 질화 막을 포함하고, 상기 금속 질화 막으로 TiN, WN, TaN 중의 어느 하나를 사용하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서,
상기 하부 버퍼 절연 층 및 상기 상부 버퍼 절연 층은 서로 물질이 다른 것을 특징으로 하는 방법.
- 제 1 항에 있어서,
상기 상부 버퍼 절연 층 패턴 및 상기 하드 마스크 패턴 상에 스페이서 절연 막을 형성하는 단계; 및
상기 스페이서 절연 막을 식각 하여 상기 상부 버퍼 절연 층 패턴의 측면에 스페이서를 형성하는 단계를 더 포함하는 방법.
- 제 1 항에 있어서,
상기 기판에 상기 하부 전극과 나란히 배치되는 하부 금속 배선을 형성하는 단계;
상기 하부 금속 배선과 연결된 비아를 형성하는 단계;
상기 비아와 연결된 중간 금속 배선을 형성하는 단계;
상기 중간 금속 배선과 연결된 탑 비아를 형성하는 단계; 및
상기 탑 비아와 연결된 상부 금속 배선을 형성하는 단계를 더 포함하고,
상기 상부 금속 배선과 상기 상부 전극은 동시에 형성되는 것을 특징으로 하는 방법.
- 제 5 항에 있어서,
상기 상부 금속 배선 아래에는 상기 하드 마스크 패턴 및 상기 상부 버퍼 절연 층 패턴이 제거되는 것을 특징으로 하는 방법.
- 제 5 항에 있어서,
상기 상부 금속 배선의 높이는 상기 상부 전극의 높이보다 낮은 것을 특징으로 하는 방법.
- 반도체 소자 제조 방법에 있어서,
기판에 층간 절연 막을 형성하는 단계;
상기 층간 절연 막에 탑 비아를 형성하는 단계;
상기 탑 비아 및 상기 층간 절연 막 상에 버퍼 절연 막 및 하드 마스크를 증착 하는 단계;
상기 하드 마스크 및 상기 버퍼 절연 막을 패터닝 하여 각각 하드 마스크 패턴 및 버퍼 절연 막 패턴을 형성하는 단계;
상기 하드 마스크 패턴 및 버퍼 절연 막 패턴을 덮는 스페이서 절연 막을 증착 하는 단계;
상기 스페이서 절연 막을 패터닝하여 상기 탑 비아 및 상기 층간 절연 막이 노출되고, 상기 버퍼 절연 막 패턴의 측면에 스페이서를 형성하는 단계;
상부 금속 배선 및 상부 전극 형성을 위해 상기 탑 비아, 상기 하드 마스크 패턴 상에 금속 물질을 증착 하는 단계; 및
상기 금속 물질을 패터닝하여, 상기 탑 비아와 연결되는 상기 상부 금속 배선을 형성하고, 상기 하드 마스크 패턴 및 상부 버퍼 절연 막 패턴 상에 상기 상부 전극을 동시에 형성하는 단계를 포함하는 방법.
- 제 8 항에 있어서,
상기 버퍼 절연 막 패턴은 실리콘 질화 막을 포함하고,
상기 하드 마스크 패턴은 금속 질화 막을 포함하고, 상기 금속 질화 막으로 TiN, WN, TaN 중의 어느 하나를 사용하는 것을 특징으로 하는 방법.
- 제 8 항에 있어서,
상기 상부 금속 배선 아래에는 상기 하드 마스크 패턴 및 상기 버퍼 절연 막 패턴이 제거되는 것을 특징으로 하는 방법.
- 제 8 항에 있어서,
상기 상부 금속 배선의 높이는 상기 상부 전극의 높이보다 낮은 것을 특징으로 하는 방법.
- 제 8 항에 있어서,
상기 버퍼 절연 막 패턴은
상기 층간 절연 막보다 밴드갭이 낮은 물질로 형성되는 것을 특징으로 하는 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220149607A KR20240068324A (ko) | 2022-11-10 | 2022-11-10 | 고 내압 캐패시터를 가지는 반도체 소자 제조 방법 |
| US18/188,592 US20240162282A1 (en) | 2022-11-10 | 2023-03-23 | Manufacturing method of a semiconductor device having high-voltage isolation capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (1)
| Publication Number | Publication Date |
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| KR20240068324A true KR20240068324A (ko) | 2024-05-17 |
Family
ID=91027460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
|---|---|
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-
2022
- 2022-11-10 KR KR1020220149607A patent/KR20240068324A/ko unknown
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2023
- 2023-03-23 US US18/188,592 patent/US20240162282A1/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20240162282A1 (en) | 2024-05-16 |
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