CN111819665A - 蚀刻方法和蚀刻装置 - Google Patents

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Abstract

蚀刻方法包括：在被处理体形成第二膜的成膜步骤，其中被处理体具有：处理对象膜；形成于处理对象膜上的具有多个凸部的层；和覆盖多个凸部之间露出的处理对象膜及各凸部的第一膜；第一蚀刻步骤，其以使第二膜残存于第一膜中覆盖各凸部的侧面的部分的状态对第二膜进行蚀刻；以及第二蚀刻步骤，其在使第二膜残存于第一膜中覆盖各凸部的侧面的部分的状态下对第一膜进行蚀刻，由此使各凸部的顶部和多个凸部之间的处理对象膜露出。

Description

蚀刻方法和蚀刻装置
技术领域
本发明涉及蚀刻方法和蚀刻装置。
背景技术
一直以来，作为通过蚀刻进行的图案化技术，已知有自对准型多重图案(SAMP：Self-Aligned Multi Patterning)。在SAMP中，例如使用具有处理对象膜、芯层(mandrellayer)和间隔膜的晶片，其中该芯层形成于处理对象膜上并由多个凸部构成，该间隔膜覆盖多个凸部之间露出的处理对象膜和各凸部。在SAMP中，首先，对间隔膜实施蚀刻使芯层的各凸部和多个凸部之间的处理对象膜露出。接着，在SAMP中，将露出的芯层的各凸部选择性地除去。之后，在SAMP中，将残存的间隔膜作为掩模对处理对象膜进行蚀刻。
现有技术文献
专利文献
专利文献1：日本特开2009-099938号公报
专利文献2：日本特开2012-178378号公报
发明内容
发明要解决的技术问题
本发明提供能够改善掩模的肩部部分的形状的技术。
用于解决技术问题的技术方案
本发明的一方式的蚀刻方法包括：在被处理体形成第二膜的成膜步骤，其中上述被处理体具有：处理对象膜；形成于上述处理对象膜上的具有多个凸部的层；和覆盖上述多个凸部之间露出的上述处理对象膜及各上述凸部的第一膜；第一蚀刻步骤，其以使上述第二膜残存于上述第一膜中覆盖各上述凸部的侧面的部分的状态对上述第二膜进行蚀刻；以及第二蚀刻步骤，其在使上述第二膜残存于上述第一膜中覆盖各上述凸部的侧面的部分的状态下对上述第一膜进行蚀刻，由此使各上述凸部的顶部和上述多个凸部之间的上述处理对象膜露出。
发明效果
依照本发明，起到能够改善掩模的肩部部分的形状这样的效果。
附图说明
图1是表示一实施方式的蚀刻装置的概要的一例的截面图。
图2是表示隙缝板的一例的平面图。
图3是表示电介质窗的一例的平面图。
图4是图3的A-A截面图。
图5是表示在图3所示的电介质窗上设置有图2所示的隙缝板的状态的平面图。
图6是表示一实施方式中的晶片结构的一例的截面图。
图7是表示一实施方式的蚀刻方法的处理流程的一例的流程图。
图8A是用于说明一实施方式的蚀刻方法的处理流程的一例的图。
图8B是用于说明一实施方式的蚀刻方法的处理流程的一例的图。
图9是用于进一步说明一实施方式中的第二蚀刻步骤的图。
图10是表示另一实施方式的蚀刻方法的处理流程的一例的流程图。
图11A是用于说明另一实施方式的蚀刻方法的处理流程的一例的图。
图11B是用于说明另一实施方式的蚀刻方法的处理流程的一例的图。
具体实施方式
下面，参照附图，对各种实施方式详细地进行说明。此外，在各附图中对相同或相应的部分标注相同的附图标记。
一直以来，作为通过蚀刻进行的图案化技术，已知有自对准型多重图案(SAMP：Self-Aligned Multi Patterning)。在SAMP中，例如使用具有处理对象膜、芯层和间隔膜的晶片，其中该芯层形成于处理对象膜上并多个凸部构成，该间隔膜覆盖多个凸部之间露出的处理对象膜和各凸部。在SAMP中，首先，对间隔膜实施蚀刻使芯层的各凸部和多个凸部之间的处理对象膜露出。接着，在SAMP中，将露出的芯层的各凸部选择性地除去。之后，在SAMP中，将残存的间隔膜作为掩模对处理对象膜进行蚀刻。
但是，在上述的技术中，存在对间隔膜实施蚀刻使芯层的各凸部和处理对象膜露出时，残存的间隔膜的肩部部分被蚀刻而变圆的问题。
即，在对间隔膜实施蚀刻使芯层的各凸部和处理对象膜露出的阶段，在处理对象膜上残存露出了顶部的芯层的各凸部，在芯层的各凸部的两侧残存间隔膜。此处，有时间隔膜的上表面中夹着芯层的各凸部的两侧部分的肩部部分变圆。其结果，例如存在这样的可能性，在间隔膜的肩部部分相对于处理对象膜垂直方向的掩模厚度变薄，在之后的蚀刻中作为掩模的选择性等的功能被破坏。此外，在SAMP中，选择性地除去了已露出的芯层的各凸部后残存的间隔膜并非左右对称的，也没有形成垂直的矩形形状，因此存在在之后的蚀刻中无法获得均匀的蚀刻形状的可能性。
[蚀刻装置10的结构]
图1是表示一实施方式的蚀刻装置10的概要的一例的截面图。蚀刻装置10例如如图1所示具有腔室12。腔室12提供处理空间S，该处理空间S用于收纳作为被处理体的一例的晶片W。腔室12具有侧壁12a、底部12b和顶部12c。侧壁12a具有以Z轴为轴线的大致圆筒形状。Z轴例如在铅垂方向上通过后述的载置台的中心。
底部12b设置于侧壁12a的下端侧。此外，侧壁12a的上端部设有开口。侧壁12a的上端部的开口被电介质窗18封闭。电介质窗18被夹持在侧壁12a的上端部与顶部12c之间。在电介质窗18与侧壁12a的上端部之间可以有密封部件SL。密封部件SL例如是O形环，有助于腔室12的密闭。
在腔室12内，在电介质窗18的下方设置有载置台20。载置台20包括下部电极LE和静电吸盘ESC。下部电极LE例如包括由铝等形成的大致圆板状的第一板22a和第二板22b。第二板22b由筒状的支承部SP支承。支承部SP从底部12b沿垂直上方延伸。第一板22a设置于第二板22b上，与第二板22b电导通。
下部电极LE经由供电杆PFR和匹配单元MU与高频电源RFG电连接。高频电源RFG将高频偏置供给到下部电极LE。由高频电源RFG产生的高频偏置的频率是适合于控制被吸引到晶片W的离子的能量的规定频率，例如为13.56MHz。匹配单元MU收纳有在高频电源RFG侧的阻抗与主要为电极、等离子体、腔室12等的负载侧的阻抗之间取得匹配的匹配器。该匹配器中例如包含自偏置生成用的隔直电容器等。
静电吸盘ESC设置于第一板22a上。静电吸盘ESC具有用于在处理空间S侧载置晶片W的载置区域MR。载置区域MR是与Z轴大致正交的大致圆形的区域，具有与晶片W的直径大致相同的直径或者比晶片W的直径稍小的直径。此外，载置区域MR构成载置台20的上表面，该载置区域MR的中心，即载置台20的中心位于Z轴上。
静电吸盘ESC利用静电吸附力保持晶片W。静电吸盘ESC包括设置于电介质内的吸附用电极。静电吸盘ESC的吸附用电极经由开关SW和包覆线CL与直流电源DCS连接。静电吸盘ESC利用由从直流电源DCS施加的直流电压产生的库伦力，在静电吸盘ESC的上表面吸附保持晶片W。在静电吸盘ESC的径向外侧设置有以环状包围晶片W的周围的聚焦环FR。
在第一板22a的内部形成有环状的流路24。从冷却单元经由配管PP1对流路24供给致冷剂。供给到流路24的致冷剂经由配管PP3被回收到冷却单元。而且，在蚀刻装置10中，来自导热气体供给部的导热气体例如He气体等，经由供给管PP2被供给到静电吸盘ESC的上表面与晶片W的背面之间。
在载置台20的外周的外侧，即载置台20与侧壁12a之间形成有空间，该空间形成平面观察时具有环形形状的排气通路VL。在排气通路VL与处理空间S之间设置有环状的挡板26，该挡板26形成有多个贯通孔。排气通路VL经由排气口28h与排气管28连接。排气管28安装于腔室12的底部12b。排气管28与排气装置30连接。排气装置30具有压力调节器和涡轮分子泵等的真空泵。利用排气装置30，能够将腔室12内的处理空间S减压至所希望的真空度。此外，被供给到晶片W的气体，通过排气装置30沿晶片W的表面向该晶片W的边缘的外侧流动，从载置台20的外周经排气通路VL被排气。
另外，本实施方式中的蚀刻装置10作为温度控制机构具有加热器HT、HS、HC和HE。加热器HT设置于顶部12c内，以包围天线14的方式环状地延伸。加热器HS设置于侧壁12a内，环状地延伸。加热器HC设置于第一板22a内或者静电吸盘ESC内。加热器HC设置于上述的载置区域MR的中央部分的下方，即与Z轴交叉的区域。加热器HE以包围加热器HC的方式环状地延伸。加热器HE设置于上述的载置区域MR的外缘部分的下方。
另外，蚀刻装置1包括天线14、同轴导波管16、微波发生器32、调谐器(tuner)34、导波管36和模式转换器38。天线14、同轴导波管16、微波发生器32、调谐器34、导波管36和模式转换器38构成为用于激励被供给到腔室12内的气体的等离子体生成部。
微波发生器32产生例如2.45GHz的频率的微波。微波发生器32经由调谐器34、导波管36和模式转换器38与同轴导波管16的上部连接。同轴导波管16沿作为其中心轴线的Z轴延伸。
同轴导波管16包含外侧导体16a和内侧导体16b。外侧导体16a具有以Z轴为中心延伸的圆筒形状。外侧导体16a的下端与具有导电性的表面的冷却套40的上部电连接。内侧导体16b具有以Z轴为中心延伸的圆筒形状，并且在外侧导体16a的内侧与该外侧导体16a同轴地设置。内侧导体16b的下端与天线14的隙缝板44连接。
在本实施方式中，天线14是RLSA(Radial Line Slot Antenna：径向线隙缝天线)。天线14以面对载置台20的方式配置在形成于顶部12c的开口内。天线14包括冷却套40、电介质板42、隙缝板44和电介质窗18。电介质窗18是上部顶板的一例。电介质板42具有大致圆盘形状，使微波的波长缩短。电介质板42例如由石英或氧化铝等构成，被夹持在隙缝板44与冷却套40的下表面之间。
图2是表示隙缝板44的一例的平面图。隙缝板44是薄板状的圆板形状。隙缝板44的板厚方向的两面分别是平坦的。隙缝板44的中心CS位于Z轴上。在隙缝板44设置多个隙缝对44p。多个隙缝对44p各自包含在板厚方向上贯通的2个隙缝孔44a和44b。隙缝孔44a和44b各自的平面形状例如为长圆形状。在各隙缝对44p中，隙缝孔44a的长轴的延伸方向与隙缝孔44b的长轴的延伸方向彼此交叉或正交。多个隙缝对44p以包围隙缝板44的中心CS的方式排列于中心CS的周围。在图2所示的例子中，多个隙缝对44p沿2个同心圆排列。在各同心圆上，隙缝对44p大致间隔地排列。隙缝板44设置于电介质窗18上的上表面18u(参照图4)。
图3是表示电介质窗18的一例的平面图，图4是图3的A-A截面图。例如如图3和图4所示，电介质窗18由石英等电介质形成为大致圆盘形状。在电介质窗18的中央形成有贯通孔18h。贯通孔18h的上侧部分是能够收纳后述的中央导入部50的注入器(injector)50b的空间18s，下侧部分是后述的中央导入部50的气体释放口18i。此外，在本实施方式中，电介质窗18的中心轴线与Z轴一致。
电介质窗18的与上表面18u相反一侧的面即下表面18b，面对处理空间S。下表面18b规定了各种形状。具体而言，下表面18b在包围气体释放口18i的中央区域具有平坦面180。平坦面180是与Z轴正交的平坦的面。下表面18b规定了环状的第一凹部181。第一凹部181在平坦面180的径向上的外侧区域以环状相连，从下方向上方以锥形凹陷。
另外，下表面18b规定了多个第二凹部182。多个第二凹部182从下方向上方凹陷。多个第二凹部182的个数在图3和图4所示的例子中为7个，不过可以为6个以下，也可以为8个以上。多个第二凹部182沿周向等间隔地配置。此外，多个第二凹部182在与Z轴正交的面中具有圆形的平面形状。
图5是表示在图3所示的电介质窗18上设置有图2所示的隙缝板44的状态的平面图。图5表示从下侧观察电介质窗18的状态。例如如图5所示，在平面观察时即从Z轴方向观察时，沿径向外侧的同心圆设置于隙缝板44的隙缝对44p，与电介质窗18的第一凹部181重叠。并且，沿径向内侧的同心圆设置于隙缝板44的隙缝对44p的隙缝孔44b，与电介质窗18的第一凹部181重叠。而且，沿径向内侧的同心圆设置的隙缝对44p的隙缝孔44a，与多个第二凹部182重叠。
再次参照图1。由微波发生器32产生的微波通过同轴导波管16传播到电介质板42，从隙缝板44的隙缝孔44a和44b传播到电介质窗18。已传播到电介质窗18的微波的能量，集中在电介质窗18的正下方的、由具有比较薄的板厚的部分规定的第一凹部181和第二凹部182。所以，蚀刻装置10能够以在周向和径向上稳定地分布的方式产生等离子体。
另外，蚀刻装置10具有中央导入部50和周边导入部52。中央导入部50包括导管50a、注入器50b和气体释放口18i。导管50a配置于同轴导波管16的内侧导体16b的内侧。此外，导管50a的端部延伸至电介质窗18沿Z轴规定的空间18s(参照图4)内。在导管50a的端部的下方、空间18s内，收纳有注入器50b。在注入器50b设置有沿Z轴方向延伸的多个贯通孔。此外，电介质窗18具有上述的气体释放口18i。气体释放口18i在空间18s的下方沿Z轴延伸，与空间18s连通。中央导入部50经导管50a对注入器50b供给气体，从注入器50b经气体释放口18i对处理空间S内释放气体。如上所述，中央导入部50沿Z轴对电介质窗18的正下方的处理空间S内释放气体。即，中央导入部50对处理空间S内电子温度高的等离子体生成区域导入气体。此外，从中央导入部50释放的气体大致沿Z轴向晶片W的中央区域流动。气体释放口18i是顶板供给口的一例。
中央导入部50经由流量控制单元组FCG1与气体源组GSG1连接。气体源组GSG1供给包含多种气体的混合气体。流量控制单元组FCG1包括多个流量控制器和多个开闭阀。气体源组GSG1经由流量控制单元组FCG1内的流量控制器和开闭阀与中央导入部50的导管50a连接。
周边导入部52例如如图1所示，在高度方向即Z轴方向上，设置于电介质窗18的气体释放口18i与载置台20的上表面之间。周边导入部52从沿侧壁12a的位置对处理空间S内导入气体。周边导入部52包括多个气体释放口52i。多个气体释放口52i在高度方向上，在电介质窗18的气体释放口18i与载置台20的上表面之间沿侧壁12a的处理空间S侧排列。
周边导入部52包括例如由石英等形成的环状的管52p。在管52p形成有多个气体释放口52i。各个气体释放口52i朝向Z轴方向斜上方向地释放气体。气体释放口52i是侧壁供给口的一例。本实施方式的周边导入部52例如如图1所示，具有一个管52p，但是作为其他方式，周边导入部52可以具有沿腔室12的侧壁12a的内侧在上下方向上配置的2个以上的管52p。周边导入部52的管52p经由气体供给区块56和流量控制单元组FCG2与气体源组GSG2连接。流量控制单元组FCG2包括多个流量控制器和多个开闭阀。气体源组GSG2经由流量控制单元组FCG2内的流量控制器和开闭阀与周边导入部52连接。流量控制单元组FCG1和FCG2以及气体源组GSG1和GSG2是供给部的一例。
蚀刻装置10能够独立地控制从中央导入部50供给到处理空间S内的气体的种类和流量、以及从周边导入部52供给到处理空间S内的气体的种类和流量。在本实施方式中，蚀刻装置10从中央导入部50和周边导入部52对处理空间S内供给同一种类的气体。此外，在本实施方式中，从中央导入部50供给到处理空间S内的气体的流量和从周边导入部52供给到处理空间S内的气体的流量，被设定为大致相同的流量。
另外，蚀刻装置10例如如图1所示，包括具有处理器和存储器等的控制部Cnt。控制部Cnt按照保存于存储器内的方案等数据和程序来控制蚀刻装置10的各部。
例如，控制部Cnt控制蚀刻装置10的各部以进行后述的蚀刻方法。例举更详细的一个例子进行说明，控制部Cnt在被处理体形成第二膜，该被处理体包括：处理对象膜；形成于处理对象膜上的具有多个凸部的层；以及覆盖多个凸部之间中露出的处理对象膜和各凸部的第一膜。然后，控制部Cnt以使第二膜残存于第一膜中覆盖各凸部的侧面的部分的状态对第二膜进行蚀刻，由此使第一膜中覆盖各凸部的顶部的部分和覆盖多个凸部之间的处理对象膜的部分露出。然后，控制部Cnt在使第二膜残存于第一膜中覆盖各凸部的侧面的部分的状态下对第一膜进行蚀刻，由此使各凸部的顶部和多个凸部之间的处理对象膜露出。被处理体例如是晶片W。由控制部Cnt执行的处理的详情，在后文说明。
[晶片W的结构]
图6是表示一实施方式中的晶片W的结构的一例的截面图。图6所示，晶片W包括：形成于基片201上的处理对象膜202；和形成于处理对象膜202上的由多个凸部203a构成的芯层203。此外，晶片W具有覆盖多个凸部203a之间露出的处理对象膜202和各凸部203a的间隔膜205。
处理对象膜202例如为非晶硅、硅氧化物(SiO2)或者硅氮化膜(SiN)。芯层203例如为有机膜、非晶硅、硅氧化物(SiO2)或者硅氮化物(SiN)。芯层203形成为具有作为芯材(mandrel)的多个凸部203a，具有使处理对象膜202在多个凸部203a之间露出的开口部204。芯层203是具有多个凸部的层的一例。
间隔膜205例如通过CVD(Chemical Vapor Deposition：化学气相沉积)、ALD(Atomic Layer Deposition：原子层沉积)等成膜。间隔膜205例如为硅氧化物(SiO2)、硅氮化物(SiN)或者碳(C)。形成间隔膜205时，将构成间隔膜205的硅氧化物(SiO2)、硅氮化物(SiN)或者碳(C)保形(conformal)地沉积。其结果是，间隔膜205覆盖各凸部203a和在开口部204露出的处理对象膜202。间隔膜205是第一膜的一例。该图6的晶片W的结构成为能够适用以下说明的蚀刻方法的最初的结构。
[蚀刻方法]
图7是表示一实施方式的蚀刻方法的处理流程的一例的流程图。图8A和图8B是用于说明一实施方式的蚀刻方法的处理流程的一例的图。
如图7所示，控制部Cnt在向腔室12内送入晶片W后，在晶片W形成衬膜(linerfilm)206(S11)。衬膜206例如通过ALD成膜。衬膜206例如是硅氧化物(SiO2)、硅氮化物(SiN)或者碳(C)。在衬膜206成膜时，构成衬膜206的硅氧化物(SiO2)、硅氮化物(SiN)或者碳(C)保形地沉积。衬膜206是第二膜的一例。步骤S11是成膜步骤的一例。
对通过ALD形成衬膜206的成膜步骤，进一步详细地进行说明。此处，衬膜206是硅氧化物(SiO2)。首先，控制部Cnt控制排气装置30的真空泵，对腔室12内进行减压。接着，控制部Cnt控制流量控制单元组FCG1和FCG2内的流量控制器和开闭阀，将前体气体供给到腔室12内。由此，在晶片W的表面吸附前体气体的分子。
作为一实施方式中的前体气体，例如能够使用含有硅元素且不含有氧元素的气体。具体而言，作为前体气体，例如能够使用含有有机硅化合物的气体或者含有无机硅化合物的气体。
作为含有有机硅化合物的气体，例如能够使用1价～3价的氨基硅烷类气体。作为1价～3价的氨基硅烷系气体例如能够使用从BTBAS(双叔丁基氨基硅烷)、BDMAS(双(二甲基氨基)硅烷)、BDEAS(双(二乙基氨基)硅烷)、DMAS(二甲基氨基硅烷)、DEAS(二乙基氨基硅烷)、DPAS(二丙基氨基硅烷)、BAS(丁基氨基硅烷)、DIPAS(二异丙基氨基硅烷)、BEMAS(双乙基甲基氨基硅烷)和TDMAS(三(二甲基氨基)硅烷)中选择出的1种以上的气体。此外，作为含有有机硅化合物的气体可以使用例如以TEOS(四乙氧基硅烷)为代表的烷氧基硅类气体。
作为含有无机硅化合物的气体，例如能够使用从SiCl4气体、SiF4气体、Si2Cl6气体和SiH2Cl2气体中选择出的1种以上的气体。此外，作为前体气体例如可以使用从含有有机硅化合物的气体和含有无有机硅化合物的气体的组中选择出的1种以上的气体。
接着，控制部Cnt控制流量控制单元组FCG1和FCG2内的流量控制器和开闭阀，将吹扫气体供给到晶片W上。由此，用吹扫气体除去被过剩地供给到晶片W上的前体气体的分子等。
接着，控制部Cnt控制流量控制单元组FCG1和FCG2内的流量控制器和开闭阀，将含有衬膜206的构成元素的反应气体供给到腔室12内。
作为一实施方式中的反应气体，例如能够使用含有氧元素且不含有硅元素的气体。具体而言，作为反应气体，例如能够使用从O2气体、CO气体、CO2气体、O3气体、H2O气体中选择出的1种以上的气体。
接着，控制部Cnt控制微波发生器32，将微波供给到腔室12内。由此，生成反应气体的等离子体，作为活性种例如生成氧自由基(O*)。然后，生成的活性种与吸附于晶片W上的前体气体的分子反应，形成氧化硅膜。
此外，在衬膜206为硅氮化物(SiN)的情况下，作为反应气体能够使用例如含有氮元素且不含有硅元素的气体。具体而言，作为反应气体，例如能够使用从NO气体、N2O气体、N2气体和NH3气体中选择出的1种以上的气体。在该情况下，利用等离子体作为活性种生成的氮自由基(N*)与吸附于晶片W上的前体气体的分子反应，形成氮化硅膜。
接着，控制部Cnt控制流量控制单元组FCG1和FCG2内的流量控制器和开闭阀，对晶片W上供给吹扫气体。由此，用吹扫气体除去被过剩地供给到晶片W上的活性种、反应副生成物等。
控制部Cnt将前体气体的分子的吸附、吹扫气体的供给、反应气体的活性种的生成和吹扫气体的供给作为一个循环，将该循环反复进行多次。其结果如图8A的(b)所示，例如将硅氧化物(SiO2)的衬膜206形成在间隔膜205上。此外，图8A的(a)相当于图6的晶片W。
返回图7的说明。控制部Cnt以使衬膜206残存于间隔膜205中覆盖各凸部203a的侧面的部分的状态对衬膜206进行蚀刻(S12)。其结果如图8A的(c)所示，间隔膜205中覆盖各凸部203a的顶部的部分和覆盖多个凸部203a之间的处理对象膜202的部分露出。此处，通过与衬膜206和间隔膜205的膜种类的组合相应地不同的第一处理气体的等离子体，对衬膜206进行蚀刻。例如在衬膜206为硅氧化物(SiO2)且间隔膜205为硅氮化物(SiN)或者碳(C)的情况下，第一处理气体为Ar/CF4。此外，例如在衬膜206为硅氮化物(SiN)且间隔膜205为硅氧化物(SiO2)或者碳(C)的情况下，第一处理气体为Ar/CF4。此外，例在衬膜206为碳(C)且间隔膜205为硅氧化物(SiO2)或者硅氮化物(SiN)的情况下，第一处理气体为N2/H2。步骤S12是第一蚀刻步骤的一例。
对第一蚀刻步骤，例举更详细的一个例子进行说明。控制部Cnt控制流量控制单元组FCG1和FCG2内的流量控制器和开闭阀，对腔室12内导入第一处理气体，控制微波发生器32，将微波供给到腔室12内。由此，生成第一处理气体的等离子体，衬膜206被第一处理气体的等离子体蚀刻。由此，位于各凸部203a的上方的衬膜206被除去，而间隔膜205中覆盖各凸部203a的顶部的部分露出。并且，开口部204的底面侧的衬膜206被除去，而间隔膜205中位于开口部204的底面侧的部分露出。
然后，控制部Cnt在使衬膜206残存于间隔膜205中覆盖各凸部203a的侧面的部分的状态下对间隔膜205进行蚀刻，由此使各凸部203a的顶部和凸部203a之间的处理对象膜202露出(S13)。其结果如图8B的(d)所示，各凸部203a的顶部露出，处理对象膜202中位于开口部204的部分露出，并且间隔膜205中覆盖各凸部203a的侧面的部分被转换为一对凸部205a、205b。此处，通过与间隔膜205和衬膜206的膜种类的组合相应地不同的第二处理气体的等离子体，对间隔膜205进行蚀刻。例如在间隔膜205为硅氧化物(SiO2)且衬膜206为硅氮化物(SiN)或者碳(C)的情况下，第二处理气体为Ar/C4F6。此外，例如在间隔膜205为硅氮化物(SiN)且衬膜206为硅氧化物(SiO2)的情况下，第二处理气体为Ar/CH3F/O2。此外，例如在间隔膜205为碳(C)且衬膜206为硅氧化物(SiO2)或者硅氮化物(SiN)的情况下，第二处理气体为N2/H2。步骤S13为第二蚀刻步骤的一例。
对第二蚀刻步骤，例举更详细的一个例子进行说明。控制部Cnt控制流量控制单元组FCG1和FCG2内的流量控制器和开闭阀，对腔室12内导入第二处理气体，控制微波发生器32，将微波供给到腔室12内。由此，生成第二处理气体的等离子体，间隔膜205被第一处理气体的等离子体蚀刻。由此，间隔膜205中覆盖各凸部203a的顶部的部分被除去而各凸部203a的顶部露出，并且凸部203a之间的间隔膜205被除去而开口部204的位置处理对象膜202露出。而且，间隔膜205中覆盖各凸部203a的侧面的部分被转换为夹着各凸部203a的一对凸部205a、205b。
图9是进一步说明一实施方式中的第二蚀刻步骤的图。图9的(a)是在第一蚀刻步骤之后，即进行了衬膜206的蚀刻(S12)后的晶片W的截面图。图9的(b)是第二蚀刻步骤后，即进行了间隔膜205的蚀刻(S13)后的晶片W的截面图。
如图9的(b)所示，控制部Cnt对间隔膜205进行蚀刻，使得在间隔膜205中覆盖各凸部203a的侧面的部分残存的衬膜206的高度成为各凸部203a的高度以上，其目的在于，在进行第二蚀刻步骤时，利用在一对凸部205a、205b的肩部部分残存的衬膜206进行保护，而不受等离子体的影响，其中一对凸部205a、205b是从间隔膜205中覆盖各凸部203a的侧面的部分转换来的。由此，能够降低一对凸部205a、205b的肩部部分变圆的程度，能够使一对凸部205a、205b的肩部部分的高度方向的厚度变厚。由此，一对凸部205a、205b的截面形状成为左右对称且与处理对象膜202大致垂直的矩形形状。其结果，一对凸部205a、205b作为在垂直方向上具有足够厚度的掩模发挥作用。
此外，从保护一对凸部205a、205b的肩部部分的观点出发，在第二蚀刻步骤中，间隔膜205相对于衬膜206的选择比优选在A1/B1以上。其中，A1是在衬膜206被蚀刻后间隔膜205中覆盖各凸部203a的顶部的部分的膜厚。并且，B1是在衬膜206被蚀刻后在间隔膜205中覆盖各凸部203a的侧面的部分残存的衬膜206的、沿间隔膜205的该部分的假想面V中的膜厚。即，设在间隔膜205被蚀刻后在一对凸部205a、205b残存的衬膜206的、假想面V中的膜厚为B2时，间隔膜205相对于衬膜206的选择比能够由A1/(B1－B2)表示。此处，在B2≥0成立的情况下，一对凸部205a、205b的肩部部分能够被衬膜206保护。因此，在第二蚀刻步骤中，间隔膜205相对于衬膜206的选择比优选在A1/B1以上。
返回图7的说明。控制部Cnt将间隔膜205被蚀刻后露出的各凸部203a和残存的衬膜206选择性地除去(S14)。其结果，如图8B的(e)所示，露出的各凸部203a被选择性地除去而形成一对凸部205a、205b之间的空间207。此处，露出的各凸部203a和残存的衬膜206例如被第三处理气体的等离子体除去。步骤S14是除去步骤的一例。
例如在除去步骤中，控制部Cnt控制流量控制单元组FCG1和FCG2内的流量控制器和开闭阀，对腔室12内导入第三处理气体，控制微波发生器32，将微波供给到腔室12内。由此，生成第三处理气体的等离子体，露出的各凸部203a和残存的衬膜206被除去。
然后，控制部Cnt将残存的间隔膜205作为掩模对处理对象膜202进行蚀刻(S15)。其结果如图8B的(f)所示，以将多个凸部205a、205b作为掩模的方式处理对象膜202被蚀刻。此处，处理对象膜202例如被第四处理气体的等离子体蚀刻。步骤S15是第三蚀刻步骤的一例。
在第三蚀刻步骤中，控制部Cnt控制流量控制单元组FCG1和FCG2内的流量控制器和开闭阀，对腔室12内导入第四处理气体，控制微波发生器32，将微波供给到腔室12内。由此，生成第四处理气体的等离子体，对没有被多个凸部205a、205b覆盖的处理对象膜202进行蚀刻。由此，在处理对象膜202形成与开口部204对应的开口部208，并且形成与一对凸部205a、205b之间的空间207对应的开口部209。此外，一对凸部205a、205b的截面形状是左右对称且与处理对象膜202大致垂直的矩形形状，因此侵入开口部204的离子和进入一对凸部205a、205b之间的空间207的离子成为相同程度的离子量，而且大致垂直地撞击到处理对象膜202。其结果是，对开口部208和开口部209进行比较，能够抑制截面形状不一致，能够抑制宽度和深度不均，能够得到均匀的蚀刻形状。
如上所述，一实施方式的蚀刻方法包括成膜步骤、第一蚀刻步骤和第二蚀刻步骤。成膜步骤在被处理体形成衬膜206，其中该被处理体包括：处理对象膜202；形成于处理对象膜202上的具有多个凸部203a的层；和覆盖多个凸部203a之间露出的处理对象膜及各凸部203a的间隔膜205。第一蚀刻步骤以使衬膜206残存于间隔膜205中覆盖各凸部203a的侧面的部分的状态对衬膜206进行蚀刻。第二蚀刻步骤在使衬膜206残存于间隔膜205中覆盖各凸部203a的侧面的部分的状态下对间隔膜205进行蚀刻，由此使各凸部203a的顶部和凸部203a之间的处理对象膜202露出。由此，能够利用在一对凸部205a、205b的肩部部分残存的衬膜206进行保护而不受等离子体的影响，其中一对凸部205a、205b是从间隔膜205中覆盖各凸部203a的侧面的部分转换来的。其结果，与不进行成膜步骤的方法相比，能够降低一对凸部205a、205b的肩部部分变圆的程度。换言之，能够改善作为掩模的间隔膜205的肩部部分的形状，在与处理对象膜202垂直方向上确保足够的掩模厚度。其结果是，能够提高在之后的蚀刻中作为掩模的功能，能够得到均匀的蚀刻形状。
即，在进行SAMP的情况下，有时掩模的肩部部分被蚀刻而变圆，无法充分确保作为掩模的厚度。对此，依照一个实施方式，在形成了衬膜206后，以使衬膜206残存于间隔膜205中覆盖各凸部203a的侧面的部分的状态，进行第一蚀刻和第二蚀刻，因此能够改善肩部部分的形状。
此外，通过步骤S14的除去步骤而残存的间隔膜205，即多个凸部205a、205b，在步骤S15的第三蚀刻步骤中成为对处理对象膜202的蚀刻的掩模。在本实施方式中，凸部205a和凸部205b各自的尺寸一致，并且凸部205a、205b之间的空间207的尺寸与开口部204的尺寸一致，由此能够得到更均匀的蚀刻形状。因此，优选在步骤S13的第二蚀刻步骤中，不仅不使处理对象膜202中位于开口部204的部分露出，还进行蚀刻，由此对位于图8A的(c)中在覆盖各凸部203a的侧面的部分残存的衬膜206的正下方的间隔膜205的一部分，如图8B的(d)所示，以相对于衬膜206的处理对象膜202水平方向的厚度的量过剩地进行蚀刻。
[另一实施方式]
以上，对一实施方式的蚀刻方法和蚀刻装置进行了说明，但是并不限于本发明的技术。以下，对另一实施方式进行说明。
例如，在一实施方式中，在选择性地除去了间隔膜205被蚀刻后露出的各凸部203a和残存的衬膜206之后，将残存的间隔膜205作为掩模对处理对象膜202进行了蚀刻，但是公开技术并不限于此。例如，可以将间隔膜205被蚀刻后露出的各凸部203a以及残存的间隔膜205和衬膜206作为掩模，对处理对象膜202进行蚀刻。由此，能够使用具有这样的开口部204的掩模，即开口部204成为与将各凸部203a作为掩模对处理对象膜进行蚀刻时各凸部203a之间的空间尺寸相比、微小的尺寸。下面，参照图10、图11A和图11B，说明将间隔膜205被蚀刻后露出的各凸部203a以及残存的间隔膜205和衬膜206作为掩模对处理对象膜202进行蚀刻的例子。
图10是表示另一实施方式的蚀刻方法的处理流程的一例的流程图。图11A和图11B是用于说明另一实施方式的蚀刻方法的处理流程的一例的图。图10的步骤S21～S23分别与图7的步骤S11～S13对应。此外，图11A的(a)～(c)分别与图8A的(a)～(c)对应。此外，图11B的(d)与图8B的(d)对应。
如图10所示，控制部Cnt将间隔膜205被蚀刻后露出的各凸部203a以及残存的间隔膜205和衬膜206作为掩模，对处理对象膜202进行蚀刻(S24)。其结果如图11B的(e)所示，以将各凸部203a、夹着各凸部203a的一对凸部205a、205b和在一对凸部205a、205b残存的衬膜206作为一个掩模图案的方式，处理对象膜202被蚀刻。此处，处理对象膜202例如被第五处理气体的等离子体蚀刻。步骤S24是第四蚀刻步骤的一例。
在第四蚀刻步骤中，控制部Cnt控制流量控制单元组FCG1和FCG2内的流量控制器和开闭阀，对腔室12内导入第五处理气体，控制微波发生器32，将微波供给到腔室12内。由此，生成第五处理气体的等离子体，对没有被包含多个上述的掩模图案的掩模覆盖的处理对象膜202进行蚀刻。由此，在处理对象膜202形成与开口部204对应的开口部208。此外，能够降低一对凸部205a、205b的肩部部分变圆的程度，因此一对凸部205a、205b的截面形状是与处理对象膜202大致垂直的矩形形状，并且一对凸部205a、205b在与处理对象膜202垂直方向上具有足够的厚度。当掩模的空间尺寸变得微小时，由于微观负载效应(microloadingeffect)而蚀刻速率降低，掩模的选择性也倾向于恶化。所以，由于掩模在垂直方向具有足够的厚度，因此即使进行之后的处理对象膜202的蚀刻，也能够不损失掩模选择性地进行蚀刻。
另外，在一实施方式中，作为间隔膜205、衬膜206的一例，使用硅氧化物(SiO2)、硅氮化物(SiN)或者碳(C)进行了说明，但是本发明的技术并不限于此。例如，间隔膜205、衬膜206可以不是碳化硅(SiC)，而是具有硅氮氧化物(SiON)、硅氮碳化物(SiCN)这样的中间性的组成和性质的膜。
另外，在一实施方式中，作为蚀刻装置10的一例，对使用RLSA的微波等离子体处理装置进行了说明，但是本发明的技术并不限于此。只要是使用等离子体进行处理的装置即可，在CCP(Capacitively Coupled Plasma：电容耦合等离子体)、ICP(InductivelyCoupled Plasma：电感耦合等离子体)等使用其他方式的等离子体处理装置中也能够应用本发明的技术。
另外，在一实施方式中，以在一个蚀刻装置10的一个腔室12内，在维持为真空状态的状态下连续地进行成膜步骤、第一蚀刻步骤、第二蚀刻步骤、除去步骤和第三蚀刻步骤，以这样的情况为例进行了说明，但是本发明的技术并不限于此。例如可以使用经由被保持为真空的输送系统连结的多个腔室，连续地进行上述的步骤。
另外，在一实施方式中，可以包括在间隔膜205上形成衬膜206之前，在一个腔室12内在凸部形成间隔膜205的步骤，还可以包括在凸部形成间隔膜205的步骤之前，通过使用掩模的蚀刻对凸部进行加工的步骤。
附图标记说明
10 蚀刻装置
12 腔室
20 载置台
30 排气装置
32 微波发生器
201 基片
202 处理对象膜
203 芯层
203a 凸部
205 间隔膜
206 衬膜
FCG1、FCG2 流量控制单元组
GSG1、GSG2 气体源组。

Claims (6)

1.一种蚀刻方法，其特征在于，包括：
在被处理体形成第二膜的成膜步骤，其中所述被处理体具有：处理对象膜；形成于所述处理对象膜上的具有多个凸部的层；和覆盖所述多个凸部之间露出的所述处理对象膜及各所述凸部的第一膜；
第一蚀刻步骤，其以使所述第二膜残存于所述第一膜中覆盖各所述凸部的侧面的部分的状态对所述第二膜进行蚀刻；以及
第二蚀刻步骤，其在使所述第二膜残存于所述第一膜中覆盖各所述凸部的侧面的部分的状态下对所述第一膜进行蚀刻，由此使各所述凸部的顶部和所述多个凸部之间的所述处理对象膜露出。
2.如权利要求1所述的蚀刻方法，其特征在于：
所述第二蚀刻步骤蚀刻所述第一膜，以使在所述第一膜中覆盖各所述凸部的侧面的部分残存的所述第二膜的高度，成为各所述凸部的高度以上。
3.如权利要求1或2所述的蚀刻方法，其特征在于：
设在所述第二膜被蚀刻后所述第一膜中覆盖各所述凸部的顶部的部分的膜厚为A1，并设在所述第二膜被蚀刻后在所述第一膜中覆盖各所述凸部的侧面的部分残存的所述第二膜的、沿所述第一膜的该部分的假想面中的膜厚为B1时，
在所述第二蚀刻步骤中，所述第一膜相对于所述第二膜的选择比为A1/B1以上。
4.如权利要求1～3中任一项所述的蚀刻方法，其特征在于，还包括：
除去步骤，其选择性地除去所述第一膜被蚀刻后露出的各所述凸部和残存的所述第二膜；以及
第三蚀刻步骤，其将残存的所述第一膜作为掩模对所述处理对象膜进行蚀刻。
5.如权利要求1～3中任一项所述的蚀刻方法，其特征在于：
还包括第四蚀刻步骤，其将所述第一膜被蚀刻后露出的各所述凸部以及残存的所述第一膜和所述第二膜作为掩模对所述处理对象膜进行蚀刻。
6.一种蚀刻装置，其特征在于，包括：
能够将被处理体送入其中的腔室，其中所述被处理体具有：处理对象膜；形成于所述处理对象膜上的具有多个凸部的层；和覆盖所述多个凸部之间露出的所述处理对象膜及各所述凸部的第一膜；
用于对所述腔室内进行减压的排气部；
用于对所述腔室内供给处理气体的气体供给部；以及
控制部，其执行：在所述被处理体形成第二膜的成膜步骤；第一蚀刻步骤，其以使所述第二膜残存于所述第一膜中覆盖各所述凸部的侧面的部分的状态对所述第二膜进行蚀刻；和第二蚀刻步骤，其在使所述第二膜残存于所述第一膜中覆盖各所述凸部的侧面的部分的状态下对所述第一膜进行蚀刻，由此使各所述凸部的顶部及所述多个凸部之间的所述处理对象膜露出。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI825527B (zh) * 2021-06-23 2023-12-11 大陸商北京魯汶半導體科技有限公司 電漿蝕刻機以及電漿蝕刻機的激勵射頻系統

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009130035A (ja) * 2007-11-21 2009-06-11 Toshiba Corp 半導体装置の製造方法
JP2009152243A (ja) * 2007-12-18 2009-07-09 Toshiba Corp 半導体装置の製造方法
WO2010134176A1 (ja) * 2009-05-20 2010-11-25 株式会社 東芝 凹凸パターン形成方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030018134A (ko) * 2001-08-27 2003-03-06 한국전자통신연구원 조성과 도핑 농도의 제어를 위한 반도체 소자의 절연막형성 방법
JP5236983B2 (ja) 2007-09-28 2013-07-17 東京エレクトロン株式会社 半導体装置の製造方法、半導体装置の製造装置、制御プログラム及びプログラム記憶媒体
JP5632240B2 (ja) * 2010-08-31 2014-11-26 東京エレクトロン株式会社 微細パターンの形成方法
JP2012178378A (ja) 2011-02-25 2012-09-13 Tokyo Electron Ltd 半導体装置の製造方法
TWI518217B (zh) * 2011-07-13 2016-01-21 Tokyo Electron Ltd Etching method and etching device
US8431461B1 (en) * 2011-12-16 2013-04-30 Lam Research Corporation Silicon nitride dry trim without top pulldown
JP6096438B2 (ja) * 2012-08-27 2017-03-15 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
US9269590B2 (en) * 2014-04-07 2016-02-23 Applied Materials, Inc. Spacer formation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009130035A (ja) * 2007-11-21 2009-06-11 Toshiba Corp 半導体装置の製造方法
JP2009152243A (ja) * 2007-12-18 2009-07-09 Toshiba Corp 半導体装置の製造方法
WO2010134176A1 (ja) * 2009-05-20 2010-11-25 株式会社 東芝 凹凸パターン形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI825527B (zh) * 2021-06-23 2023-12-11 大陸商北京魯汶半導體科技有限公司 電漿蝕刻機以及電漿蝕刻機的激勵射頻系統

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