CN111754950A - Goa电路、显示面板和显示装置 - Google Patents

Goa电路、显示面板和显示装置 Download PDF

Info

Publication number
CN111754950A
CN111754950A CN202010661588.0A CN202010661588A CN111754950A CN 111754950 A CN111754950 A CN 111754950A CN 202010661588 A CN202010661588 A CN 202010661588A CN 111754950 A CN111754950 A CN 111754950A
Authority
CN
China
Prior art keywords
thin film
film transistor
circuit
signal input
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010661588.0A
Other languages
English (en)
Inventor
陶健
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuhan China Star Optoelectronics Technology Co Ltd
Original Assignee
Wuhan China Star Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuhan China Star Optoelectronics Technology Co Ltd filed Critical Wuhan China Star Optoelectronics Technology Co Ltd
Priority to CN202010661588.0A priority Critical patent/CN111754950A/zh
Priority to PCT/CN2020/105769 priority patent/WO2022007059A1/zh
Publication of CN111754950A publication Critical patent/CN111754950A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only

Abstract

本申请提供一种驱动电路、显示面板和显示装置，该驱动电路包括多个级联的驱动单元，每个驱动单元具体包括上拉控制电路、下拉电路、下拉保持电路、自举电路、放电电路和重置电路，其中，放电电路包括第十四薄膜晶体管和第十二薄膜晶体管，通过设置第十四薄膜晶体管，可以防止在扫黑阶段由于第十二薄膜晶体管的栅极的自举电压反灌而导致的栅极电压降低，从而使第十二薄膜晶体管充分打开，提高输出电压，使放电电路充分放电，避免了由于扫黑阶段电荷残留而引起的异常显示的情况的发生，在无须限制放电电路中薄膜晶体管的大小的情况下保证了扫黑效果，大大提高产品的信赖度。

Description

GOA电路、显示面板和显示装置
技术领域
本申请涉及显示技术领域，尤其涉及一种GOA电路、显示面板和显示装置。
背景技术
目前，液晶显示装置已经广泛地应用于各种电子产品中，其中，GOA(Gate DriverOn Array，阵列基板行驱动)电路是液晶显示装置中的一个重要组成部分，GOA是指利用现有薄膜晶体管液晶显示器阵列(Array)制程将栅极(Gate)行扫描驱动信号电路制作在阵列基板上，实现对栅极逐行扫描的驱动方式的一项技术。随着产品的像素密度越来越高，扫描的行数也越来越多，其发生级传错误的概率也在增大，同时，用户在对液晶显示装置的操作过程中有可能出现异常断电的情况，如果在断电后没有对显示区进行扫黑和重置，会造成由于电荷残留而引起的异常显示的情况发生。
现有的具有扫黑模块的GOA电路对扫黑模块中薄膜晶体管的要求很高，而且将栅极置高的效果并不好，如果薄膜晶体管的大小稍有不合适，就会影响断电后扫黑的效果，对画面的品味有潜在风险。
发明内容
本申请提供一种GOA电路、显示面板和显示装置，以缓解现有GOA电路无法保证扫黑效果的技术问题。
为解决上述问题，本申请提供的技术方案如下：
本申请提供一种驱动电路，所述驱动电路包括多个级联的驱动单元，每个所述驱动单元具体包括上拉控制电路、下拉电路、下拉保持电路、自举电路、放电电路和重置电路，所述上拉控制电路与所述下拉电路、所述下拉保持电路以及所述自举电路连接，所述下拉保持电路还与所述下拉电路连接，所述下拉保持电路、所述自举电路、所述放电电路和所述重置电路均与本级栅极驱动信号输出端连接，所述上拉控制电路还与上一级栅极驱动信号输入端连接：
其中，所述放电电路包括第十二薄膜晶体管和第十四薄膜晶体管，所述第十四薄膜晶体管的栅极与恒压高电平信号输入端连接，源极和漏极分别与第一全局控制信号输入端和所述第十二薄膜晶体管的栅极连接，所述第十二薄膜晶体管的源极和漏极分别与所述第一全局控制信号输入端和所述本级栅极驱动信号输出端连接，其中，当所述第一全局控制信号输入端输入的信号为高电平时，所述第十二薄膜晶体管的栅极的电压大于所述恒压高电平信号输入端的电压，使所述放电电路充分放电。
在本申请的驱动电路中，所述上拉控制电路包括第三薄膜晶体管和第一电容，所述第三薄膜晶体管的栅极与所述上一级栅极驱动信号输入端连接，源极和漏极分别与正向扫描直流控制信号输入端、以及所述自举电路连接，所述第一电容的两端分别与恒压低电平信号输入端和所述自举电路连接。
在本申请的驱动电路中，所述自举电路包括第六薄膜晶体管和第八薄膜晶体管，所述第六薄膜晶体管的栅极与所述恒压高电平信号输入端连接，源极和漏极分别与所述上拉控制电路和所述第八薄膜晶体管的栅极连接，所述第八薄膜晶体管的源极和漏极分别与本级时钟信号输入端和所述本级栅极驱动信号输出端连接，其中，所述自举电路用于在所述本级时钟信号输入端输入的本级时钟信号为恒压高电平时，控制所述本级栅极驱动信号输出端输出本级栅极驱动信号。
在本申请的驱动电路中，所述下拉电路包括第一薄膜晶体管、第二薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管和第九薄膜晶体管，所述第一薄膜晶体管的栅极与所述正向扫描直流控制信号输入端连接，源极和漏极分别与下一级时钟信号输入端和所述第五薄膜晶体管的栅极连接；所述第二薄膜晶体管的栅极与反向扫描直流控制信号输入端连接，源极和漏极分别与上一级时钟信号输入端和所述第五薄膜晶体管的栅极连接；所述第四薄膜晶体管的栅极与下一级栅极驱动信号输入端连接，源极和漏极分别与所述反向扫描直流控制信号输入端和第九薄膜晶体管的栅极连接；所述第五薄膜晶体管的源极和漏极分别与所述恒压高电平信号输入端和所述下拉保持电路连接，所述第九薄膜晶体管的源极和漏极分别与所述恒压低电平信号输入端和所述下拉保持电路连接，其中，所述下拉电路用于在所述下一级时钟信号输入端和所述下一级栅极驱动信号输入端输入的信号均为高电平时，拉低所述本级栅极驱动信号输出端输出的本级栅极驱动信号至恒压低电平。
在本申请的驱动电路中，所述下拉保持电路包括第七薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管和第二电容，所述第七薄膜晶体管的栅极与所述下拉电路连接，源极和漏极分别与所述恒压低电平信号输入端和所述上拉控制电路连接；所述第十薄膜晶体管的栅极与所述第一全局控制信号输入端连接，源极和漏极分别与所述恒压低电平信号输入端和所述第七薄膜晶体管的栅极连接；所述第十一薄膜晶体管的栅极与所述第七薄膜晶体管的栅极连接，源极和漏极分别与所述恒压低电平信号输入端和所述本级栅极驱动信号输出端连接，其中，所述下拉保持电路用于在所述本级栅极驱动信号输出端输出的本级栅极驱动信号为恒压低电平时，控制所述本级栅极驱动信号保持所述恒压低电平。
在本申请的驱动电路中，所述重置电路包括第十三薄膜晶体管，所述第十三薄膜晶体管的栅极与第二全局控制信号输入端连接，源极和漏极分别与所述恒压低电平信号输入端和所述本级栅极驱动信号输出端连接，其中，所述重置电路用于在所述第二全局控制信号输入端输入的第二全局控制信号为高电平时，将所述本级栅极驱动信号输出端输出的本级栅极驱动信号拉低至恒压低电平。
在本申请的驱动电路中，所述驱动电路为NMOS型驱动电路。
本申请还提供一种显示面板，包括上述任一项所述的驱动电路。
本申请还提供一种显示装置，包括上述显示面板。
在本申请提供的显示装置中，在所述显示装置的正常显示阶段，所述第一全局控制信号输入端输入的信号为低电平。
本申请的有益效果：本申请提供一种驱动电路、显示面板和显示装置，该驱动电路包括多个级联的驱动单元，每个驱动单元具体包括上拉控制电路、下拉电路、下拉保持电路、自举电路、放电电路和重置电路，其中，放电电路包括第十四薄膜晶体管和第十二薄膜晶体管，通过设置第十四薄膜晶体管，可以防止在扫黑阶段由于第十二薄膜晶体管的栅极的自举电压反灌而导致的栅极电压降低，从而使第十二薄膜晶体管充分打开，提高输出电压，使放电电路充分放电，避免了由于扫黑阶段电荷残留而引起的异常显示的情况的发生，在无须限制放电电路中薄膜晶体管的大小的情况下保证了扫黑效果，大大提高产品的信赖度。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为现有技术中的驱动电路中第N级驱动单元的结构示意图。
图2为本申请实施例提供的驱动电路中第N级驱动单元的结构示意图。
图3为本申请实施例提供的驱动电路的放电过程和重置过程的时序图。
图4为本申请实施例提供的放电电路的仿真方案的结构示意图。
图5为本申请实施例提供的仿真方案中GAS1的电压变化示意图。
图6为本申请实施例提供的仿真方案的输出电压示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。
在本申请的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
请参阅图1和图2，图1为现有驱动电路中第N级驱动单元的结构示意图，图2为本申请实施例提供的驱动电路中第N级驱动单元的结构示意图，现有驱动电路中第N级驱动单元10中的上拉控制电路11、自举电路12、下拉电路13、下拉保持电路14、以及重置电路16与本申请实施例提供的驱动电路中第N级驱动单元20中的上拉控制电路21、自举电路22、下拉电路23、下拉保持电路24、以及重置电路26均相同，区别仅在于放电电路(如图1中的15、图2中的25)。
由图1可知，现有驱动电路中第N级驱动单元10中的放电电路15包括第十二薄膜晶体管(T12)，其中，T12的栅极连接至第一全局控制信号输入端(GAS1)，且栅极和源极连接，漏极连接至本级栅极驱动信号输出端(Gate N)，这种栅极和源极连接的方式将栅极的电压置高的效果并不好，若想要提高本级栅极驱动信号输出端的输出电压，则对T12的大小具有很高的要求，如果T12的大小稍有不适，就会影响放电的效果，对画面的品味具有潜在风险。
因此，如图2所示，为了保证放电效果，在本申请实施例提供的驱动电路中第N级驱动单元20中，放电电路25包括第十四薄膜晶体管T14和第十二薄膜晶体管T12，其中，T14的栅极与恒压高电平信号输入端连接，源极和漏极分别与第一全局控制信号输入端(GAS1)和T12的栅极连接，T12的源极和漏极分别与GAS1和本级栅极驱动信号输出端(Gate N)连接。
具体地，当GAS1输入的信号为高电平时，T14相当于一个单向的二极管，可以防止T12的栅极(Q点)的自举电压反灌，当GAS1输入的信号为高电平时，由于T14和T12的电流均流至Q点，Q点的电压约为两倍的VGH，使T12充分打开，输出电压相应提高。
值得注意的是，当GAS1输入的信号为高电平时，在驱动电路的各级驱动单元中放电电路的T12均打开，使得各级栅极驱动信号输出端的输出电压升高，实现栅极全开(AllGate On)，以清空电路中残留的电荷。
请参阅图4、图5和图6，图4为本申请实施例提供的放电电路的仿真方案的结构示意图，图5为本申请实施例提供的仿真方案中GAS1的电压变化示意图，图6为本申请过实施例提供的放电电路的仿真方案的输出电压示意图，如图4所示，本申请提出了三种仿真方案(Case1、Case2、Case3),其中，Case1为本申请实施例提供的放电电路的仿真方案，即该放电电路包括T12和T14，T12的宽长比均为6um/7um；Case2和Case3均为现有驱动电路中放电电路的仿真方案，即放电电路只包括T12，二者的区别在于，Case2中T12的宽长比为35um/7um，Case3中T12的宽长比为4um/7um，值得注意的是，三种仿真方案中除了薄膜晶体管数量和宽长比的差异外，其他元件均相同，例如电阻、电容的值，以排除其他因素对输出电压(Gate)的影响。
如图5和图6所示，图5和图6分别出示了一个坐标轴，两个坐标轴的横轴均为时间T，纵轴均为电压U，具体地，请参阅图5，在20us时，CAS1由低电平(-7V)变为了高电平(7V)，同时，请参见图6，在20us时，三种仿真方案中放电电路的输出电压(Gate)均增大，其中，Case1为8.5V、Case2为6.2V、Case3为3.8V。这三种仿真方案进一步证实了T14将T12栅极电压置高的效果，以及现有放电电路对T12宽长比的要求。
请继续参阅图2，在本实施例中，上拉控制电路21包括第三薄膜晶体管T3和第一电容C1，第三薄膜晶体管T3的栅极与上一级栅极驱动信号输入端(Gate N-1)连接，源极和漏极分别与正向扫描直流控制信号输入端(U2D)、以及自举电路22连接，第一电容C1的两端分别与恒压低电平信号输入端(VGL)和自举电路22连接。
具体地，上拉控制电路21主要用于让上一级栅极驱动信号和正向扫描直流控制信号分别由上一级栅极驱动信号输入端(Gate N-1)、以及正向扫描直流控制信号输入端(U2D)输入，其中，当U2D输入的信号为高电平时，该驱动电路将由上到下逐行扫描。
在一些实施例中，当N为1时，即当该第N级驱动单元20为第一级驱动单元时，T3的栅极与扫描启动信号输入端连接。
在本实施例中，自举电路22包括第六薄膜晶体管T6和第八薄膜晶体管T8，第六薄膜晶体管T6的栅极与恒压高电平信号输入端(VGH)连接，源极和漏极分别与上拉控制电路21和第八薄膜晶体管T8的栅极连接，第八薄膜晶体管T8的源极和漏极分别与本级时钟信号输入端(CKN)和本级栅极驱动信号输出端(Gate N)连接。
具体地，自举电路22用于在本级时钟信号输入端(CKN)输入的本级时钟信号为恒压高电平时，控制本级栅极驱动信号输出端(Gate N)输出本级栅极驱动信号。
在本实施例中，下拉电路23包括第一薄膜晶体管T1、第二薄膜晶体管T2、第四薄膜晶体管T4、第五薄膜晶体管和T5第九薄膜晶体管T9，第一薄膜晶体管T1的栅极与正向扫描直流控制信号输入端(U2D)连接，源极和漏极分别与下一级时钟信号输入端(CKN+1)和第五薄膜晶体管T5的栅极连接；第二薄膜晶体管T2的栅极与反向扫描直流控制信号(D2U)输入端连接，源极和漏极分别与上一级时钟信号输入端(CKN-1)和第五薄膜晶体管T5的栅极连接；第四薄膜晶体管T4的栅极与下一级栅极驱动信号输入端(Gate N+1)连接，源极和漏极分别与反向扫描直流控制信号输入端(D2U)和第九薄膜晶体管T9的栅极连接；第五薄膜晶体管T5的源极和漏极分别与恒压高电平信号(VGH)输入端和下拉保持电路24连接，第九薄膜晶体管T9的源极和漏极分别与恒压低电平信号输入端(VGH)和下拉保持电路24连接，
具体地，下拉电路23用于在下一级时钟信号输入端(CKN+1)和下一级栅极驱动信号输入端(Gate N+1)输入的信号均为高电平时，拉低本级栅极驱动信号输出端(Gate N)输出的本级栅极驱动信号至恒压低电平。其中，当反向扫描直流控制信号(D2U)为高电平时，该驱动电路将由下向上逐行扫描。
优选地，本申请中的驱动电路有四级时钟信号CK1、CK2、CK3、以及CK4，值得注意的是，当第N级时钟信号CKN为CK1时，上一级时钟信号CKN-1为CK4，下一级时钟信号CKN+1为CK2；当第N级时钟信号CKN为CK4时，上一级时钟信号CKN-1为CK3，下一级时钟信号CKN+1为CK1。
值得注意的是，当该第N级驱动单元20为最后一级驱动单元时，第四薄膜晶体管T4的栅极与扫描启动信号输入端连接。
在本实施例中，下拉保持电路24包括第七薄膜晶体管T7、第十薄膜晶体管T10、第十一薄膜晶体管T11和第二电容C2，第七薄膜晶体管T7的栅极与下拉电路23连接，源极和漏极分别与恒压低电平信号输入端(VGL)和上拉控制电路21连接；第十薄膜晶体管T10的栅极与第一全局控制信号输入端(GAS1)连接，源极和漏极分别与恒压低电平信号输入端(VGL)和第七薄膜晶体管T7的栅极连接；第十一薄膜晶体管T11的栅极与第七薄膜晶体管T7的栅极连接，源极和漏极分别与恒压低电平信号输入端(VGL)和本级栅极驱动信号输出端(GateN)连接。
其中，下拉保持电路24用于在本级栅极驱动信号输出端(Gate N)输出的本级栅极驱动信号为恒压低电平时，控制本级栅极驱动信号保持恒压低电平。
在实施例中，重置电路26包括第十三薄膜晶体管T13，第十三薄膜晶体管T13的栅极与第二全局控制信号输入端(GAS2)连接，源极和漏极分别与恒压低电平信号输入端(VGL)和本级栅极驱动信号输出端(Gate N)连接。
其中，重置电路26用于在第二全局控制信号输入端(GAS2)输入的第二全局控制信号为高电平时，将本级栅极驱动信号输出端(Gate N)输出的本级栅极驱动信号拉低至恒压低电平。
具体地，请参阅图3，图3为本申请实施例提供的驱动电路的放电过程和重置过程的时序图，其中，t1为放电过程，t3为重置过程。
t1时刻，GAS1输入的信号为高电平，T12打开，由于Q点受到自举效应，所以Q点电位会被拉到大约2倍VGH的幅值，然而，由于Q点没有被预充到VGH，所以波形有些失真，但是对扫黑画面无碍，Gate N的输出波形也较好。
t2时刻，GAS1输入的信号为低电平，T12关闭，由于GAS2输入的信号还为低电平，T13还未打开，因此，Gate N的输出电平仍为高。
t3时刻，GAS2输入的信号为高电平，T13被打开，VGL将GateN的输出拉低，起到重置作用。
在本实施例中，本申请这种的驱动电路为NOMS型驱动电路。
具体地，常用的驱动电路包括CMOS型驱动电路和NMOS型驱动电路，CMOS型驱动电路中包括NTFT(N沟道薄膜晶体管)器件和PTFT(P沟道薄膜晶体管)器件，而NMOS型驱动电路中只包括NTFT器件，在本实施例中，放电电路25适用于所有非CMOS型GOA电路。
本申请还提供一种显示面板，包括上述任一实施例所述的驱动电路。
本申请还提供一种显示装置，包括上述实施例所述的显示面板。
在一些实施例中，在显示装置的正常显示阶段，第一全局控制信号输入端(GAS1)输入的信号为低电平。
同时，在显示装置的正常显示阶段，第二全局控制信号输入端(GAS2)输入的信号也为低电平。
具体地，显示装置通常需要搭配触摸屏(Touch Panel)功能进行使用，因此驱动电路需要实现信号中停以配合触摸屏的功能，如配合触摸屏的扫描。通常情况下，驱动电路在实现信号中停后，需将显示装置进行黑屏唤醒，此时，驱动电路需要在一段时间内将所有的栅线均设置为导通状态，通过向数据线施加黑电压以清空像素电容中残留的电位，以使得显示装置的显示效果良好，此段时间称为栅线全开(All Gate On)阶段。在All Gate On阶段，第一全局控制信号输入端输入的GAS1为高电平，第二全局控制信号输入端输入的GAS2为低电平。
此外，在All Gate On阶段后，为了避免All Gate On后各级栅极漏电而导致的栅极电压不正常，以及避免驱动电路出现失效的情况，在All Gate On阶段后，需要对驱动电路进行重置，在重置阶段，第一全局控制信号输入端输入的GAS1为低电平，第二全局控制信号输入端输入的GAS2为高电平。
根据上述实施例可知：本申请提供一种驱动电路、显示面板和显示装置，该驱动电路包括多个级联的驱动单元，每个驱动单元20具体包括上拉控制电路21、下拉电路23、下拉保持电路24、自举电路22、放电电路25和重置电路26，其中，放电电路25包括第十四薄膜晶体管T14和第十二薄膜晶体管T12，通过设置第十四薄膜晶体管，可以防止在扫黑阶段由于第十二薄膜晶体管的栅极的自举电压反灌而导致的栅极电压降低，从而使第十二薄膜晶体管充分打开，提高输出电压，使放电电路充分放电，避免了由于扫黑阶段电荷残留而引起的异常显示的情况的发生，在无须限制放电电路中薄膜晶体管的大小的情况下保证了扫黑效果，大大提高产品的信赖度。
综上所述，虽然本申请已以优选实施例揭露如上，但上述优选实施例并非用以限制本申请，本领域的普通技术人员，在不脱离本申请的精神和范围内，均可作各种更动与润饰，因此本申请的保护范围以权利要求界定的范围为准。

Claims (10)

1.一种驱动电路，其特征在于，所述驱动电路包括多个级联的驱动单元，每个所述驱动单元具体包括上拉控制电路、下拉电路、下拉保持电路、自举电路、放电电路和重置电路，所述上拉控制电路与所述下拉电路、所述下拉保持电路以及所述自举电路连接，所述下拉保持电路还与所述下拉电路连接，所述下拉保持电路、所述自举电路、所述放电电路和所述重置电路均与本级栅极驱动信号输出端连接，所述上拉控制电路还与上一级栅极驱动信号输入端连接：
其中，所述放电电路包括第十二薄膜晶体管和第十四薄膜晶体管，所述第十四薄膜晶体管的栅极与恒压高电平信号输入端连接，源极和漏极分别与第一全局控制信号输入端和所述第十二薄膜晶体管的栅极连接，所述第十二薄膜晶体管的源极和漏极分别与所述第一全局控制信号输入端和所述本级栅极驱动信号输出端连接，其中，当所述第一全局控制信号输入端输入的信号为高电平时，所述第十二薄膜晶体管的栅极的电压大于所述恒压高电平信号输入端的电压，使所述放电电路充分放电。
2.如权利要求1所述的驱动电路，其特征在于，所述上拉控制电路包括第三薄膜晶体管和第一电容，所述第三薄膜晶体管的栅极与所述上一级栅极驱动信号输入端连接，源极和漏极分别与正向扫描直流控制信号输入端、以及所述自举电路连接，所述第一电容的两端分别与恒压低电平信号输入端和所述自举电路连接。
3.如权利要求1所述的驱动电路，其特征在于，所述自举电路包括第六薄膜晶体管和第八薄膜晶体管，所述第六薄膜晶体管的栅极与所述恒压高电平信号输入端连接，源极和漏极分别与所述上拉控制电路和所述第八薄膜晶体管的栅极连接，所述第八薄膜晶体管的源极和漏极分别与本级时钟信号输入端和所述本级栅极驱动信号输出端连接，其中，所述自举电路用于在所述本级时钟信号输入端输入的本级时钟信号为恒压高电平时，控制所述本级栅极驱动信号输出端输出本级栅极驱动信号。
4.如权利要求1所述的驱动电路，其特征在于，所述下拉电路包括第一薄膜晶体管、第二薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管和第九薄膜晶体管，所述第一薄膜晶体管的栅极与所述正向扫描直流控制信号输入端连接，源极和漏极分别与下一级时钟信号输入端和所述第五薄膜晶体管的栅极连接；所述第二薄膜晶体管的栅极与反向扫描直流控制信号输入端连接，源极和漏极分别与上一级时钟信号输入端和所述第五薄膜晶体管的栅极连接；所述第四薄膜晶体管的栅极与下一级栅极驱动信号输入端连接，源极和漏极分别与所述反向扫描直流控制信号输入端和第九薄膜晶体管的栅极连接；所述第五薄膜晶体管的源极和漏极分别与所述恒压高电平信号输入端和所述下拉保持电路连接，所述第九薄膜晶体管的源极和漏极分别与所述恒压低电平信号输入端和所述下拉保持电路连接，其中，所述下拉电路用于在所述下一级时钟信号输入端和所述下一级栅极驱动信号输入端输入的信号均为高电平时，拉低所述本级栅极驱动信号输出端输出的本级栅极驱动信号至恒压低电平。
5.如权利要求1所述的驱动电路，其特征在于，所述下拉保持电路包括第七薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管和第二电容，所述第七薄膜晶体管的栅极与所述下拉电路连接，源极和漏极分别与所述恒压低电平信号输入端和所述上拉控制电路连接；所述第十薄膜晶体管的栅极与所述第一全局控制信号输入端连接，源极和漏极分别与所述恒压低电平信号输入端和所述第七薄膜晶体管的栅极连接；所述第十一薄膜晶体管的栅极与所述第七薄膜晶体管的栅极连接，源极和漏极分别与所述恒压低电平信号输入端和所述本级栅极驱动信号输出端连接，其中，所述下拉保持电路用于在所述本级栅极驱动信号输出端输出的本级栅极驱动信号为恒压低电平时，控制所述本级栅极驱动信号保持所述恒压低电平。
6.如权利要求1所述的驱动电路，其特征在于，所述重置电路包括第十三薄膜晶体管，所述第十三薄膜晶体管的栅极与第二全局控制信号输入端连接，源极和漏极分别与所述恒压低电平信号输入端和所述本级栅极驱动信号输出端连接，其中，所述重置电路用于在所述第二全局控制信号输入端输入的第二全局控制信号为高电平时，将所述本级栅极驱动信号输出端输出的本级栅极驱动信号拉低至恒压低电平。
7.如权利要求1所述的驱动电路，其特征在于，所述驱动电路为NMOS型驱动电路。
8.一种显示面板，其特征在于，包括如权利要求1至7任一项所述的驱动电路。
9.一种显示装置，其特征在于，包括如权利要求8所述的显示面板。
10.如权利要求9所述的显示装置，其特征在于，在所述显示装置的正常显示阶段，所述第一全局控制信号输入端输入的信号为低电平。
CN202010661588.0A 2020-07-10 2020-07-10 Goa电路、显示面板和显示装置 Pending CN111754950A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202010661588.0A CN111754950A (zh) 2020-07-10 2020-07-10 Goa电路、显示面板和显示装置
PCT/CN2020/105769 WO2022007059A1 (zh) 2020-07-10 2020-07-30 Goa电路、显示面板和显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010661588.0A CN111754950A (zh) 2020-07-10 2020-07-10 Goa电路、显示面板和显示装置

Publications (1)

Publication Number Publication Date
CN111754950A true CN111754950A (zh) 2020-10-09

Family

ID=72710169

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010661588.0A Pending CN111754950A (zh) 2020-07-10 2020-07-10 Goa电路、显示面板和显示装置

Country Status (2)

Country Link
CN (1) CN111754950A (zh)
WO (1) WO2022007059A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI767583B (zh) * 2021-02-04 2022-06-11 大陸商業成科技（成都）有限公司 多輸出之單級閘極驅動電路與閘極驅動裝置
WO2022183489A1 (zh) * 2021-03-05 2022-09-09 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104077992A (zh) * 2013-03-29 2014-10-01 北京京东方光电科技有限公司 一种移位寄存器单元、移位寄存器、显示面板以及显示器
CN104134425A (zh) * 2014-06-30 2014-11-05 上海天马有机发光显示技术有限公司 一种oled反相电路和显示面板
CN105206237A (zh) * 2015-10-10 2015-12-30 武汉华星光电技术有限公司 应用于In Cell型触控显示面板的GOA电路
WO2016070508A1 (zh) * 2014-11-03 2016-05-12 深圳市华星光电技术有限公司 基于低温多晶硅半导体薄膜晶体管的goa电路
CN106782366A (zh) * 2016-12-15 2017-05-31 武汉华星光电技术有限公司 一种栅极驱动电路及其驱动方法、显示装置
CN108630167A (zh) * 2018-07-26 2018-10-09 武汉华星光电技术有限公司 一种goa电路、显示面板及显示装置
CN111326096A (zh) * 2020-04-07 2020-06-23 武汉华星光电技术有限公司 Goa电路及显示面板

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104505036B (zh) * 2014-12-19 2017-04-12 深圳市华星光电技术有限公司 一种栅极驱动电路
KR102566782B1 (ko) * 2016-03-09 2023-08-16 삼성디스플레이 주식회사 스캔 구동부 및 이를 포함하는 표시 장치
CN105679239B (zh) * 2016-03-10 2018-06-22 北京大学深圳研究生院 一种集成栅极驱动电路、amoled像素电路及面板
CN110782855A (zh) * 2019-10-12 2020-02-11 武汉华星光电技术有限公司 G0a电路和显示面板

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104077992A (zh) * 2013-03-29 2014-10-01 北京京东方光电科技有限公司 一种移位寄存器单元、移位寄存器、显示面板以及显示器
CN104134425A (zh) * 2014-06-30 2014-11-05 上海天马有机发光显示技术有限公司 一种oled反相电路和显示面板
WO2016070508A1 (zh) * 2014-11-03 2016-05-12 深圳市华星光电技术有限公司 基于低温多晶硅半导体薄膜晶体管的goa电路
CN105206237A (zh) * 2015-10-10 2015-12-30 武汉华星光电技术有限公司 应用于In Cell型触控显示面板的GOA电路
CN106782366A (zh) * 2016-12-15 2017-05-31 武汉华星光电技术有限公司 一种栅极驱动电路及其驱动方法、显示装置
CN108630167A (zh) * 2018-07-26 2018-10-09 武汉华星光电技术有限公司 一种goa电路、显示面板及显示装置
CN111326096A (zh) * 2020-04-07 2020-06-23 武汉华星光电技术有限公司 Goa电路及显示面板

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI767583B (zh) * 2021-02-04 2022-06-11 大陸商業成科技（成都）有限公司 多輸出之單級閘極驅動電路與閘極驅動裝置
WO2022183489A1 (zh) * 2021-03-05 2022-09-09 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
GB2609871A (en) * 2021-03-05 2023-02-15 Boe Technology Group Co Ltd Shift register unit and driving method therefor, gate driving circuit and display device
US11915655B2 (en) 2021-03-05 2024-02-27 Boe Technology Group Co., Ltd. Shift register unit, method for driving shift register unit, gate driving circuit, and display device

Also Published As

Publication number Publication date
WO2022007059A1 (zh) 2022-01-13

Similar Documents

Publication Publication Date Title
US10210791B2 (en) Shift register unit, driving method, gate driver on array and display device
US10540923B2 (en) Shift register, method for driving same, gate driving circuit
CN108766380B (zh) Goa电路
TWI480882B (zh) 移位暫存器及其驅動方法
CN106782282A (zh) 移位寄存器、栅极驱动电路、显示面板及驱动方法
CN108257567A (zh) Goa单元及其驱动方法、goa电路、触控显示装置
CN107958656A (zh) Goa电路
KR102039726B1 (ko) 쉬프트 레지스터와 이를 이용한 표시장치
US20150028933A1 (en) Gate driving circuit for display
US11410608B2 (en) Shift register circuitry, gate driving circuit, display device, and driving method thereof
US11749166B2 (en) GOA circuit and display panel thereof
US10748465B2 (en) Gate drive circuit, display device and method for driving gate drive circuit
US20150123886A1 (en) Gate driving circuit for display
US20210264868A1 (en) Display panel, manufacturing method thereof, and display device
US20170103722A1 (en) Shift register unit, gate driving circuit and display apparatus
US20190080661A1 (en) Shift register and driving method thereof, gate driving circuit, and display device
WO2019179134A1 (zh) 移位寄存器及其驱动方法、栅极驱动电路和显示装置
CN106782281A (zh) 移位寄存器电路
CN111754950A (zh) Goa电路、显示面板和显示装置
US8354985B2 (en) Driving apparatus, liquid crystal display having the same and driving method thereof
US11527215B2 (en) Display device having gate driving circuit
CN111540327B (zh) Goa电路及显示面板
CN109119036A (zh) 液晶面板
CN112102768A (zh) Goa电路及显示面板
CN107578756B (zh) 一种goa电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20201009

RJ01 Rejection of invention patent application after publication