CN111710658A - 防分层mim电容及其制作方法 - Google Patents
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Abstract
本申请设计半导体制造技术领域，具体涉及一种防分层MIM电容及其制作方法。防分层MIM电容包括：第一导电层设于半导体器件上，形成MIM电容的下极板；第二导电层设于MIM电容区域位置处，形成MIM电容的上极板介质层设于MIM电容区域位置处，包括位于中间的中间氮化硅介质薄膜层，和，位于中间氮化硅介质薄膜层上、下两侧的上层氧化薄膜层和下层氧化薄膜层；上层氧化薄膜层的上表面与第二导电层的下表面接触，下层氧化薄膜层的下表面和第一导电层的上表面接触。本申请能够在保留氮化硅介质薄膜层较高的热稳定性和化学稳定性的同时，解决氮化硅介质薄膜层具有较大应力的问题，使得介质层具有良好的界面特性，避免膜层出现分层隆起的问题。
Description
技术领域
本申请设计半导体制造技术领域，具体涉及一种防分层MIM电容及其制作方法。
背景技术
随着超大规模集成电路的发展，对单位面积电容密度的需求与日俱增。为了创建高精度电容的同时确保器件的高水平性能，MIM电容器是关键手段。MIM电容器通常是一种三明治结构，包括位于上层的金属电极和位于下层的金属电极，上层金属电极和下层金属电极之间隔离有介质层。
在相关技术中，尤其后段铜互连线工艺通常需要多层叠加，由于MIM电容器的金属电极薄膜和介质层直接接触，在金属电极薄膜和介质层应力不匹配的情况下容易发生金属电极薄膜分层或隆起的问题。尤其对于应力较大的膜层，该防分层MIM电容的时间相关点机制击穿TDDB(Time Dependent Dielectric Breakdown)等可靠性也面临较大问题。
发明内容
本申请提供了一种防分层MIM电容及其制作方法，可以解决相关技术中膜层出现分层隆起的问题。
作为本申请的第一方面，提供一种防分层MIM电容，所述防分层MIM电容包括：由下至上依次层叠的第一导电层、介质层和第二导电层；
所述第一导电层设于半导体器件上，形成MIM电容的下极板；
所述第二导电层设于MIM电容区域位置处，形成所述MIM电容的上极板
所述介质层设于所述MIM电容区域位置处，包括位于中间的中间氮化硅介质薄膜层，和，位于所述中间氮化硅介质薄膜层上、下两侧的上层氧化薄膜层和下层氧化薄膜层；所述上层氧化薄膜层的上表面与所述第二导电层的下表面接触，所述下层氧化薄膜层的下表面和所述第一导电层的上表面接触。
可选地，所述中间氮化硅介质薄膜层的厚度为10A～1000A。
可选地，所述上层氧化薄膜层和下层氧化薄膜层的材料均采用二氧化硅。
可选地，所述上层氧化薄膜层和下层氧化薄膜层的厚度为10A～100A。
作为本申请的第二方面，提供一种防分层MIM电容的制作方法，所述防分层MIM电容的制作方法包括：
提供半导体器件，在所述半导体器件上制作第一导电层；
在所述第一导电层上依次淀积下层氧化薄膜层、中间氮化硅介质薄膜层和上层氧化薄膜层；
在所述上层氧化薄膜层上制作第二导电层；
在所述第二导电层上，通过光刻胶定义出MIM电容区域图形；
根据所述MIM电容区域图形刻蚀第二导电层，形成MIM电容的上极板。
可选地，所述在所述第一导电层上依次淀积下层氧化薄膜层、中间氮化硅介质薄膜层和上层氧化薄膜层的步骤包括：
采用化学气相沉淀工艺在所述第一导电层上依次淀积下层氧化薄膜层、中间氮化硅介质薄膜层和上层氧化薄膜层。
可选地，以140A/min～180A/min的生长速率生长出折射率为1.45至1.53，厚度为10A～100A，应力为0.8×108Pa～5×108Pa的下层氧化薄膜层和上层氧化薄膜层。
可选地，以70A/min～100A/min的生长速率生长出折射率为1.99至2.10，厚度为10A～1000A，应力为1×109Pa～3×109Pa的中间氮化硅介质薄膜层。
本申请技术方案，至少包括如下优点：在氮化硅介质薄膜层与其他层直接接触的的界面上形成氧化薄膜层，在所述上层氧化薄膜层上制作第二导电层，由于氧化薄膜层对氮化硅介质薄膜层应力的传递具有阻挡作用，能够降低氮化硅介质薄膜层应力向氧化薄膜层的界面上传递，从而能够在保留氮化硅介质薄膜层较高的热稳定性和化学稳定性的同时，解决氮化硅介质薄膜层具有较大应力的问题，使得介质层具有良好的界面特性，避免膜层出现分层隆起的问题。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的一种防分层MIM电容结构的示意图；
图2是在图1的基础上制作带有铜互连结构的防分层MIM电容结构示意图；
图3是为本申请实施例提供的一种防分层MIM电容的制作方法流程图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
图1为本申请实施例提供的一种防分层MIM电容结构，该防分层MIM电容包括：由下至上依次层叠的第一导电层、介质层和第二导电层。
所述第一导电层110设于半导体器件上，形成MIM电容的下极板；
所述第二导电层120设于MIM电容区域位置处，形成所述MIM电容的上极板
所述介质层130设于所述MIM电容区域位置处，包括位于中间的中间氮化硅介质薄膜层131，和，位于所述中间氮化硅介质薄膜层上、下两侧的上层氧化薄膜层132和下层氧化薄膜层133；所述上层氧化薄膜层132的上表面与所述第二导电层120的下表面接触，所述下层氧化薄膜层133的下表面和所述第一导电层110的上表面接触。
图2为在图1所示MIM电容结构的基础上制作铜互连结构，如图2所示包括，覆盖图1所示MIM电容结构周围的互连层210，该互连层中形成若干条铜互连线220，一部分铜互连线220向下与第一导电层110的上表面接触，一部分铜互连线220向下与第二导电层120的上表面接触。
由于中间氮化硅介质薄膜层含有较大的内应力，在热处理和后续的工艺过程中会使得其与其他层直接接触的界面产生分层或隆起的问题。在氮化硅介质薄膜层与其他层直接接触的的界面上形成氧化薄膜层，由于氧化薄膜层对氮化硅介质薄膜层应力的传递具有阻挡缓冲作用，能够降低氮化硅介质薄膜层应力向氧化薄膜层的界面上传递，从而能够在保留氮化硅介质薄膜层较高的热稳定性和化学稳定性的同时，解决氮化硅介质薄膜层具有较大应力的问题，使得介质层具有良好的界面特性，避免膜层出现分层隆起的问题。
其中，该中间氮化硅介质薄膜层采用化学气相沉淀技术，以70A/min～100A/min的生长速率生长而成，其出折射率为1.99至2.10，厚度为10～1000A，应力为1×109Pa～3×109Pa。
该上层氧化薄膜层和下层氧化薄膜层的材料均采用二氧化硅，该二氧化硅为在反应腔中采用化学气相沉淀技术，以140A/min～180A/min的生长速率生长而成，其出折射率为1.45至1.53，厚度为10A～100A，应力为0.8×108Pa～5×108Pa。
图3为本申请实施例提供的一种防分层MIM电容的制作方法，如图3所示，该防分层MIM电容的制作方法包括以下步骤：
步骤S310，提供半导体器件，在所述半导体器件上制作第一导电层。
该第一导电层作为MIM电容的下极板，其材料可以采用金属、ITO等导电材料。
步骤S320，在所述第一导电层上依次淀积下层氧化薄膜层、中间氮化硅介质薄膜层和上层氧化薄膜层。
其中，该下层氧化薄膜层和上层氧化薄膜层的材料均采用二氧化硅，该二氧化硅为在反应腔中采用化学气相沉淀技术，以140A/min～180A/min的生长速率生长而成，其出折射率为1.45至1.53，厚度为10A～100A，应力为0.8×108Pa～5×108Pa。
该中间氮化硅介质薄膜层采用化学气相沉淀技术，以70～100A/min的生长速率生长而成，其出折射率为1.99至2.10，厚度为10A～1000A，应力为1×109Pa～3×109Pa。
步骤S330，在所述上层氧化薄膜层上制作第二导电层。
该该第二导电层作为MIM电容的上极板，其材料可以采用金属、ITO等导电材料。
步骤S340，在所述第二导电层上，通过光刻胶定义出MIM电容区域图形。
步骤S350，根据所述MIM电容区域图形刻蚀第二导电层，形成MIM电容的上极板。
在进行MIM电容上极板刻蚀过程中，位于第二导电层和中间氮化硅介质薄膜层之间的上层氧化薄膜层，能够提升刻蚀工艺的控制量，避免过度刻蚀提升了最终所形成的MIM电容的可靠性。
本申请实施例提供的防分层MIM电容的制作方法，通过在所述半导体器件上制作第一导电层，在所述第一导电层上依次淀积下层氧化薄膜层、中间氮化硅介质薄膜层和上层氧化薄膜层，在氮化硅介质薄膜层与其他层直接接触的的界面上形成氧化薄膜层，在所述上层氧化薄膜层上制作第二导电层，由于氧化薄膜层对氮化硅介质薄膜层应力的传递具有阻挡作用，能够降低氮化硅介质薄膜层应力向氧化薄膜层的界面上传递，从而能够在保留氮化硅介质薄膜层较高的热稳定性和化学稳定性的同时，解决氮化硅介质薄膜层具有较大应力的问题，使得介质层具有良好的界面特性，避免膜层出现分层隆起的问题。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。
Claims (8)
1.一种防分层MIM电容，其特征在于，所述防分层MIM电容包括：由下至上依次层叠的第一导电层、介质层和第二导电层；
所述第一导电层设于半导体器件上，形成MIM电容的下极板；
所述第二导电层设于MIM电容区域位置处，形成所述MIM电容的上极板
所述介质层设于所述MIM电容区域位置处，包括位于中间的中间氮化硅介质薄膜层，和，位于所述中间氮化硅介质薄膜层上、下两侧的上层氧化薄膜层和下层氧化薄膜层；所述上层氧化薄膜层的上表面与所述第二导电层的下表面接触，所述下层氧化薄膜层的下表面和所述第一导电层的上表面接触。
2.如权利要求1所述的防分层MIM电容，其特征在于，所述中间氮化硅介质薄膜层的厚度为10A～1000A。
3.如权利要求1所述的防分层MIM电容，其特征在于，所述上层氧化薄膜层和下层氧化薄膜层的材料均采用二氧化硅。
4.如权利要求1所述的防分层MIM电容，其特征在于，所述上层氧化薄膜层和下层氧化薄膜层的厚度为10A～100A。
5.一种防分层MIM电容的制作方法，其特征在于，所述防分层MIM电容的制作方法包括：
提供半导体器件，在所述半导体器件上制作第一导电层；
在所述第一导电层上依次淀积下层氧化薄膜层、中间氮化硅介质薄膜层和上层氧化薄膜层；
在所述上层氧化薄膜层上制作第二导电层；
在所述第二导电层上，通过光刻胶定义出MIM电容区域图形；
根据所述MIM电容区域图形刻蚀第二导电层，形成MIM电容的上极板。
6.如权利要求5所述的防分层MIM电容的制作方法，其特征在于，所述在所述第一导电层上依次淀积下层氧化薄膜层、中间氮化硅介质薄膜层和上层氧化薄膜层的步骤包括：
采用化学气相沉淀工艺在所述第一导电层上依次淀积下层氧化薄膜层、中间氮化硅介质薄膜层和上层氧化薄膜层。
7.如权利要求5所述的防分层MIM电容的制作方法，其特征在于，
以140A/min～180A/min的生长速率生长出折射率为1.45至1.53，厚度为10～100A，应力为0.8×108Pa～5×108Pa的下层氧化薄膜层和上层氧化薄膜层。
8.如权利要求5所述的防分层MIM电容的制作方法，其特征在于，以70A/min～100A/min的生长速率生长出折射率为1.99至2.10，厚度为10～1000A，应力为1×109Pa～3×109Pa的中间氮化硅介质薄膜层。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112259521A (zh) * | 2020-10-20 | 2021-01-22 | 华虹半导体(无锡)有限公司 | 改善电极板接触应力的mim电容 |
| CN115955913A (zh) * | 2023-02-13 | 2023-04-11 | 广州粤芯半导体技术有限公司 | 电容结构及其制备方法、半导体结构 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1541404A (zh) * | 2001-06-11 | 2004-10-27 | ���﹫˾ | 高压高温电容结构及其制造方法 |
| CN101577227A (zh) * | 2008-05-05 | 2009-11-11 | 中芯国际集成电路制造(北京)有限公司 | 氮化硅薄膜及mim电容的形成方法 |
-
2020
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1541404A (zh) * | 2001-06-11 | 2004-10-27 | ���﹫˾ | 高压高温电容结构及其制造方法 |
| CN101577227A (zh) * | 2008-05-05 | 2009-11-11 | 中芯国际集成电路制造(北京)有限公司 | 氮化硅薄膜及mim电容的形成方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112259521A (zh) * | 2020-10-20 | 2021-01-22 | 华虹半导体(无锡)有限公司 | 改善电极板接触应力的mim电容 |
| CN112259521B (zh) * | 2020-10-20 | 2022-08-16 | 华虹半导体(无锡)有限公司 | 改善电极板接触应力的mim电容 |
| CN115955913A (zh) * | 2023-02-13 | 2023-04-11 | 广州粤芯半导体技术有限公司 | 电容结构及其制备方法、半导体结构 |
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