CN111699550A - 三维器件及其形成方法 - Google Patents

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塔皮利·N·坎达巴拉
约迪·格热希科维亚克
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Abstract

披露了一种半导体器件，该半导体器件包括多个第一源极/漏极和在第一源极/漏极上方形成的多个第一源极/漏极(S/D)触点。该器件还包括多个第一电介质盖。该多个第一电介质盖中的每一个均定位在相应的第一S/D触点上方以覆盖该相应的第一S/D触点的顶部部分和多个侧部部分的至少一部分。该器件还包括多个第二源极/漏极和多个第二S/D触点，该多个第二源极/漏极和多个第二S/D触点在该多个第一S/D触点上方交错布置以形成阶梯构型。多个第二电介质盖在该多个第二S/D触点上方形成。该多个第二电介质盖中的每一个均定位在相应的第二S/D触点上方以覆盖该相应的第二S/D触点的顶部部分和多个侧部部分的至少一部分。

Description

三维器件及其形成方法
相关申请的交叉引用
本申请要求于2018年3月19日提交的美国临时专利申请号62/645,102的优先权，该美国专利申请的全部内容通过引用结合在此。
技术领域
本发明涉及半导体微细加工，包括用于图案化、沉积和去除给定衬底或晶圆上的材料的系统和工艺。
背景技术
本披露涉及一种制造半导体器件(诸如，集成电路、晶体管以及用于集成电路晶体管部件)的方法。在制造半导体器件时(尤其是在微观尺度上)，要重复执行各种加工过程，诸如成膜沉积、蚀刻掩模创建、图案化、材料蚀刻和去除、以及掺杂处理，以在衬底上形成期望的半导体器件元件。从历史上看，已经利用微细加工在一个平面上创建晶体管，并在上方形成接线/金属化层，并且因此，这被表征为二维(2D)电路或2D加工。虽然缩放工作已经极大地增加了2D电路中每单位面积的晶体管数量，但是随着缩放进入个位数纳米半导体器件加工节点，缩放工作也将面临更大的挑战。半导体器件加工商已经表达出对晶体管堆叠在彼此的顶部之上的三维(3D)半导体器件的期望。
本披露中披露的技术通过提供用于在三维逻辑器件中创建多层(阶梯状)源极/漏极触点的自对准技术来促进3D半导体电路的制造。
应当注意的是，本文所描述的不同制造步骤的顺序是为了清楚起见而呈现的。通常，这些步骤可以以任何合适的顺序执行。另外，尽管可能在本披露的不同地方讨论了本文中的不同特征、技术、配置等中的每一个，但是旨在可以彼此独立地或彼此组合地执行每个概念。相应地，可以以许多不同的方式来实施和查看本披露。
应当理解的是，发明内容部分未指定本披露或所要求保护的发明的每个实施例和/或递增的新颖方面。相反，发明内容仅提供了对不同实施例的初步讨论以及相对于常规技术的相应新颖之处。本披露和实施例的附加细节和/或可能的观点应当指向本披露的具体实施方式部分和相应的附图，如下文进一步讨论的。
发明内容
本披露结合了互补场效应晶体管(CFET)器件，其中，在CFET设计中，NMOS或PMOS源极和漏极电极/触点中的一些或全部彼此竖直堆叠。各个NMOS和PMOS源极和漏极(S/D)电极(触点)相互交错布置或呈阶梯状，使得通过BEOL中的某些布线轨迹(即，布线金属线路)可实行对NMOS S/D触点或PMOS S/D触点的接入。通过引入NMOS和PMOS S/D电极(触点)的这种交错布置或阶梯构型，可以提供对BEOL中公共布线轨迹的接入。因此，从上部金属层连接的任何过孔到漏极都可以接入上部或下部S/D电极(触点)。
本披露包括一种创建在过孔到漏极结构与层S/D触点(即，分层的NMOS S/D触点和PMOS S/D触点)之间的自对准连接的方法。该方法防止过孔到漏极结构在非故意的情况下短接任何其他分层的S/D触点。由于物理单元高度的限制、堆叠的上部和下部S/D触点的交错布置特性以及下部S/D触点的有限接触面积，连接BEOL金属线路与目标S/D触点之间的过孔到漏极结构可以很容易地与邻近的分层的S/D触点短接。本披露提供了一种引导过孔到源极结构自对准目标S/D触点的新颖结构。
在本披露中，示出了两个分层的S/D触点作为示例。然而，在给定的标准单元中，分层的S/D触点的数量可以超过两个。例如，在6T SRAM标准单元的情况下，引入了三个堆叠的S/D电极。注意，本文所使用的“标准单元”不等同于“常规”，而是指提供给定逻辑功能的一组或一个单位的器件和互连。因此，本文披露的标准单元是新的。
根据本披露的一方面，提供了一种半导体器件。该半导体器件包括多个第一源极/漏极(S/D)触点和多个第一源极/漏极。该多个第一S/D触点中的每一个均在相应的第一源极/漏极上方形成，并且具有条形形状的一个顶部部分、一个底部部分和多个侧部部分，使得该底部部分覆盖该相应的第一源极/漏极。该半导体器件还包括在该多个第一S/D触点上方形成的多个第一电介质盖。该多个第一电介质盖中的每一个均定位在相应的第一S/D触点上方以覆盖该相应的第一S/D触点的顶部部分和这些侧部部分的至少一部分。
在所披露的器件中，多个第二S/D触点和多个第二源极/漏极定位在该多个第一S/D触点上方以形成阶梯构型。该多个第二S/D触点中的每一个均在相应的第二S/D上方形成，并且具有条形形状的一个顶部部分、一个底部部分和多个侧部部分，使得该底部部分覆盖该相应的第二源极/漏极。该器件进一步包括在该多个第二S/D触点上方形成的多个第二电介质盖。该多个第二电介质盖中的每一个均定位在相应的第二S/D触点上方以覆盖该相应的第二S/D触点的顶部部分和这些侧部部分的至少一部分。
在一些实施例中，该第一电介质盖可以完全覆盖该第一S/D触点的这些侧部部分。类似地，该第二电介质盖可以完全覆盖该第二S/D触点的这些侧部部分。
在一些实施例中，该第一电介质盖包括定位在该第一S/D触点的顶部部分上的底部层、以及在该底部层上方形成以覆盖该第一S/D触点的顶部部分和这些侧部部分的顶部层。在一些实施例中，该第二电介质盖包括定位在该第二S/D触点的顶部部分上的底部层、以及在该底部层上方形成以覆盖该第二S/D触点的顶部部分和这些侧部部分的顶部层。
该半导体器件包括多个电源轨，该多个电源轨埋入衬底中并布置在该多个第一S/D触点下方以形成阶梯构型。在一些实施例中，该多个第一S/D触点中的至少一个通过第一过孔到轨结构连接到该多个电源轨中的第一电源轨，并且该多个第二S/D触点中的至少一个通过第二过孔到轨结构连接到该多个电源轨中的第二电源轨。
该半导体器件还包括在该多个电源轨上形成方的多个第三电介质盖。该多个第三电介质盖中的每一个均在相应的电源轨上方形成。相应地，该第一过孔到轨结构穿过该第三电介质盖，并且该第二过孔到轨结构穿过该第三电介质盖。
该半导体器件进一步包括多个过孔到漏极结构。在一些实施例中，该多个第一S/D触点和该多个第二S/D触点呈阶梯状，使得该多个过孔到漏极结构中的至少一个穿过该第一电介质盖以连接到该多个第一S/D触点之一，并且该多个过孔到漏极结构中的至少另一个穿过该第二电介质盖以连接到该多个第二S/D触点之一。该半导体器件还具有多个金属线路。该多个金属线路与该多个过孔到漏极结构电耦合。
在一些实施例中，该多个第一电介质盖中的每一个被配置为将相应的第一S/D触点与邻近的第一S/D触点、邻近的过孔到漏极结构、邻近的第一过孔到轨结构、以及邻近的第二过孔到轨结构中的至少一个分隔开。在一些实施例中，该多个第二电介质盖中的每一个被配置为将相应的第二S/D触点与邻近的第二S/D触点、邻近的过孔到漏极结构、以及邻近的第二过孔到轨结构中的至少一个分隔开。
该半导体器件进一步包括：沿着该电源轨的长度方向形成的第一沟道区域、沿着该电源轨的长度方向形成的第二沟道区域、以及多个栅极结构。在一些实施例中，该多个栅极结构围绕该第一沟道区域和该第二沟道区域。进一步地，该多个第一源极/漏极围绕该第一沟道结构，并且该多个第二源极/漏极围绕该第二沟道结构。该多个栅极结构和该多个第一源极/漏极通过多个低K间隔物彼此间隔开并且交替设置，并且该多个栅极结构和该多个第二源极/漏极通过该多个低K间隔物彼此间隔开并且交替设置。
根据本披露的另一方面，提供了一种用于制造半导体器件的方法。在所披露的方法中，形成半导体结构。该半导体结构包括第一沟道结构、第二沟道结构、以及埋入衬底中的多个电源轨。该多个电源轨定位在该第一沟道结构下方以形成阶梯构型，并且该第二沟道结构在该第一沟道结构上方形成。该第一沟道结构和该第二沟道结构沿着该多个电源轨的长度方向延伸。
随后，形成多个第一源极/漏极以围绕该第一沟道结构，并且该多个第一源极/漏极被嵌入第一电介质层中。进一步地，形成多个第一源极/漏极(S/D)触点，使得该多个第一S/D触点中的每一个均在相应的第一源极/漏极上方形成。该多个第一S/D触点中的每一个均具有条形形状的一个顶部部分、一个底部部分和多个侧部部分，使得该底部部分覆盖该相应的第一源极/漏极。
在所披露的方法中，在该多个第一S/D触点上方形成多个第一电介质盖。该多个第一电介质盖中的每一个均定位在相应的第一S/D触点上方以覆盖该相应的第一S/D触点的顶部部分和这些侧部部分的至少一部分。进一步地，形成多个第二源极/漏极。该多个第二源极/漏极定位在该多个第一源极/漏极上方，围绕该第二沟道结构，并且被嵌入第二电介质层中。
随后，形成多个第二源极/漏极(S/D)触点，使得该多个第二S/D触点中的每一个均设置在相应的第二源极/漏极上方。该多个第二S/D触点中的每一个均具有条形形状的一个顶部部分、一个底部部分和多个侧部部分，使得该底部部分覆盖该相应的第二源极/漏极。该多个第二S/D触点在该多个第一S/D触点上方交错布置以形成阶梯构型。
进一步地，在该多个第二S/D触点上方形成多个第二电介质盖。该多个第二电介质盖中的每一个均定位在相应的第二S/D触点上方以覆盖该相应的第二S/D触点的顶部部分和这些侧部部分的至少一部分。
在又另一个实施例中，提供了一种半导体器件。该半导体器件包括衬底、埋入该衬底中的多个电源轨、以及在该多个电源线上方形成的多个第一源极/漏极。在所披露的器件中，多个第一源极/漏极(S/D)触点在该多个第一源极/漏极上方形成。该多个第一S/D触点中的每一个均在相应的第一源极/漏极上方形成，并且具有条形形状的一个顶部部分、一个底部部分和多个侧部部分，使得该底部部分覆盖该相应的第一源极/漏极。
该半导体器件还包括在该多个第一S/D触点上方形成的多个第一电介质盖。该多个第一电介质盖中的每一个均定位在相应的第一S/D触点上方以覆盖该相应的第一S/D触点的顶部部分和这些侧部部分的至少一部分，从而将该相应的第一S/D触点与邻近的第一S/D触点、邻近的过孔到漏极结构、邻近的第一过孔到轨结构、以及邻近的第二过孔到轨结构中的至少一个分隔开。
在所披露的半导体器件中，多个第二源极/漏极在该多个第一源极/漏极上方形成以形成阶梯构型。进一步地，多个第二源极/漏极(S/D)触点在该多个第二源极/漏极上方形成。该多个第二S/D触点中的每一个均在相应的第二源极/漏极上方形成，并且具有条形形状的一个顶部部分、一个底部部分和多个侧部部分，使得该底部部分覆盖该相应的第二源极/漏极。
该半导体器件进一步包括在该多个第二S/D触点上方形成的多个第二电介质盖。该多个第二电介质盖中的每一个均定位在相应的第二S/D触点上方以覆盖该相应的第二S/D触点的顶部部分和这些侧部部分的至少一部分，从而将该相应的第二S/D触点与邻近的第二S/D触点、邻近的过孔到漏极结构、以及邻近的第二过孔到轨结构中的至少一个分隔开。
在所披露的器件中，该多个第一S/D触点中的至少一个通过第一过孔到轨结构连接到该多个电源轨中的第一电源轨，并且该多个第二S/D触点中的至少一个通过第二过孔到轨结构连接到该多个电源轨中的第二电源轨。
与相关示例相比，所披露的半导体器件具有几个优点。首先，通过将NMOS S/D触点、PMOS S/D触点、和电源轨交错布置成阶梯构型，可以减小半导体器件的总面积，同时可以提供对BOEL的布线轨迹(金属线路)的接入。其次，通过在S/D触点的侧部部分(侧面)上引入电介质盖，可以在制造期间通过建立选择性蚀刻来实现将过孔到漏极结构或过孔到轨结构自对准到目标S/D触点或目标电源轨上的图案，其中，定位在S/D触点侧部部分上的电介质盖可以与用于放置S/D触点的电介质层具有不同的蚀刻选择性，并且与金属栅极上方的电介质盖和低k栅极间隔物具有蚀刻选择性。第三，在S/D触点的顶部部分和侧部部分上的所引入的电介质盖可以有效地减小S/D触点与邻近的触点之间、或S/D触点与邻近的过孔到漏极结构之间、或S/D触点与邻近的过孔到轨结构之间的寄生电容。
前述段落已经通过总体介绍被提供，并且不旨在限制以下权利要求书的范围。参考以下结合附图的详细描述，将最好地理解所描述的实施例以及其他优点。
附图说明
当与附图一起阅读时，从以下详细描述中最好地理解本披露的方面。注意，根据行业中的标准实践，各种特征未按比例绘制。事实上，为了讨论的清楚起见，不同特征的尺寸可以被任意增大或减小。
图1A是根据一些实施例的呈阶梯构型的半导体器件的示意性视图。
图1B是根据一些实施例的呈阶梯构型的半导体器件的另一示意性视图。
图2A是根据一些实施例的3D CFET器件的截面视图。
图2B是根据一些实施例的3D CFET器件的另一截面视图。
图3是根据一些实施例的相关3D CFET器件的截面视图。
图4A是根据一些实施例的相关3D CFET器件的放大截面视图。
图4B是根据一些实施例的相关3D CFET器件的另一放大截面视图。
图5A是根据一些实施例的3D CFET器件的放大截面视图。
图5B是根据一些实施例的3D CFET器件的另一放大截面视图。
图6A是根据一些实施例的3D CFET器件的示意性电路图。
图6B是根据一些实施例的3D CFET器件的示意性布局图。
图7A至图18C是根据一些实施例的制造3D CFET器件的各个中间步骤的截面视图。
图19是根据一些实施例的用于制造3D CFET器件的过程的流程图。
具体实施方式
以下披露提供了用于实施所提供的主题的不同特征的许多不同的实施例或示例。以下描述了部件和布置的特定示例以简化本披露。当然，这些仅是示例，并且不旨在进行限制。另外，本披露可能会在各个示例中重复使用附图标记。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。
进一步地，为了便于描述，在本文中可以使用诸如“之下”、“下方”、“下部”、“上方”、“上部”等空间相关的术语来描述如附图中所展示的一个元素或特征与一个或多个其他元素或特征的关系。除了在附图中所描绘的取向之外，空间相关的术语还旨在涵盖装置在使用或操作中的不同取向。可以以其他方式定向该装置(旋转90度或处于其他取向)，并且相应地可以以同样的方式解释本文使用的空间相关的描述符。
贯穿本说明书对“一个实施例”或“实施例”的提及意味着与实施例相结合描述的特定特征、结构、材料、或特性包括在至少一个实施例中，但是不表示它们存在于每个实施例中。因此，贯穿本说明书在各处出现的短语“在一个实施例中”不一定指代同一个实施例。此外，在一个或多个实施例中，可以以任何合适的方式来组合特定特征、结构、材料或特性。
本披露包括3D器件(诸如互补FET(场效应晶体管)器件)内的电路设计和相应的制造方法。互补FET器件(CFET)是三维堆叠的逻辑标准单元，其中，NMOS或PMOS定位在其互补者上方。这种结构通过将逻辑单元“折叠”到其自身上来实现对逻辑标准单元的面积缩放和布线拥塞的改善。
互补FET通过使NMOS S/D、PMOS S/D和栅极的分布从横向构型到堆叠构型来提供面积缩放的益处。互补FET逻辑标准单元的另一个使能益处是，S/D触点可以交错布置或呈阶梯状，以使得能够从公共布线线路接入下部S/D触点或上部S/D触点。这种阶梯构型取代了对附加金属化层以创建nFET到pFET交叉的需要，因为该阶梯构型能够在器件内部实施。
图1A和图1B是呈阶梯构型的半导体器件的示意图。图1A可以是在CFET器件中金属层(即，M0)到上部电极和下部电极(或S/D触点)的阶梯连接的表示。图1B提供了在CFET器件中金属层(即，M0)到上部电极和下部电极(或S/D触点)的阶梯连接的另一表示。在图1A和图1B的实施例中，下部电极可以是在NMOS源极/漏极上方形成的NMOS S/D触点，并且顶部电极可以是定位在PMOS源极/漏极上方的PMOS S/D触点。CFET器件的益处之一是，基于在CFET器件内触点相对于彼此交错布置的方式，任何外部金属轨迹(即，元件A、B或C)都可以与NMOS或PMOS S/D触点接触。内部过孔到漏极结构中的每一个(即，VD(下部)或VD(上部))优选地仅与相应的目标S/D触点连接，并且任何图案错位都可能导致VD(下部)与上部S/D电极接触。
上部和下部S/D漏极触点(或电极)的交错特性会导致CFET器件的内部布线特性，因为金属布线线路(即，图1中的M0)可以连接到NMOS或PMOS S/D触点。与CFET器件相比，相关示例，诸如FINFET器件，可能需要附加的金属层，以在标准单元内进行NMOS到PMOS的连接。因此，上部和下部S/D漏极触点的交错特性进一步降低了金属拥塞。
然而，S/D触点的交错构型对在金属布线轨迹(或布线线路)与上部和下部S/D触点之间进行准确的过孔到漏极(VD)连接提出了挑战。金属布线轨迹与下部S/D触点之间的任何未对准都会导致在非故意的情况下连接到上部S/D触点，从而导致连接到PMOS S/D，而不是按照设计连接到NMOS S/D。即使是部分未对准也会产生显著的影响。例如，如图1所示，如果过孔到漏极结构(诸如图1中的VD(上部))被设计成连接到上部S/D电极，但是过孔到漏极结构仅与上部S/D电极部分接触，并且进一步沿着上部触点的侧壁向下以致与下部S/D电极的另一部分触点。结果是，这种未对准会导致在CFET器件内形成反相器。
三维CFET器件不仅通过NMOS和PMOS有源区的竖直堆叠获得了减小尺寸的益处，还获得了可以通过竖直堆叠构型而实现的布线益处。布线益处可以显著减少相应器件的布线轨迹(金属线路)。另外，在所披露的3D CFET器件中，提供了埋式电源轨结构，其中，多个电源轨(即，图1中的VSS和VDD)被埋入衬底中并定位在NMOS和PMOS有源区下方(埋入电源轨)。埋式电源轨结构可以提供附加的益处。根据常规微细加工技术，电源轨可以定位在NMOS有源区和PMOS有源区上方，并且在BEOL(后道工序)中占据显著空间。如果电源轨定位在CFET器件的BEOL中，则可能预期会增大出错的可能性。这种配置将主要具有3轨迹或4轨迹单元高度，这意味着在布线轨迹与预期的(或目标的)S/D电极之间进行连接时，正确对准的裕量很小。
例如，对于给定的铸造N5器件(即，5nm逻辑器件)，其中，BEOL布线轨迹可以缩小大约12nm的半间距，过孔到漏极结构与邻近的S/D触点之间需要最小间隔以防止短路)，并且S/D触点到邻近的标准单元之间也需要该最小间隔。最小距离可以由电气约束来确定，并且同样可以小至几纳米。使用N5器件的这些尺寸意味着，对于旨在用于使BEOL中的金属布线线路(即，图1中的M0)与S/D触点之一(即，图1中的上部电极、下部电极)之间接触的12nm的过孔到漏极结构，如果S/D触点正最大可能地实现到BEOL的接入点，则需要小于3nm的边缘放置容差。当将当前光刻工艺的工艺变化纳入考虑，诸如覆盖控制、CD均匀性、间距飘移(如果BEOL布线轨迹是通过任何多重图案化工艺来定义的)，在整个晶圆所需的数十亿个连接上，这样的3nm容差在物理上无法实现。因此，从器件制造的角度来看，由于过孔到漏极结构(即，图1中的VD(上部)或VD(下部))连接到不正确的S/D触点或者过孔到漏极结构不慎接触了多层S/D触点，可能会导致显著的产量下降。
因此，如本文所指出的，需要将BEOL金属布线轨迹自对准到正确的源极和漏极触点的方法，以成功地创建器件。自对准方法包括以下能力：将过孔到漏极结构向下引导到正确的分层的S/D触点，以及在S/D触点与金属栅极盖之间并在S/D触点与低k栅极间隔物之间提供附加的自对准。除了解决这些挑战之外，本披露可以包含自对准集成流程的元素。这样的流程可以在过孔到漏极结构与邻近的S/D触点之间、或在过孔到漏极结构与邻近的单元之间提供固定或稳妥的距离。
图2A和图2B是3D CFET器件100的截面视图。如图2A所示，器件100可以包括多个底部源极/漏极102a至102c和多个顶部源极/漏极104a至104c。底部源极/漏极102和顶部源极/漏极104设置在金属前电介质(PMD)层132中，并且顶部源极/漏极104在底部源极/漏极102上方交错布置。在实施例中，底部源极/漏极可以是NMOS源极/漏极，并且顶部源极/漏极可以是PMOS源极/漏极。在另一实施例中，基于电路设计，底部源极/漏极可以是PMOS源极/漏极，并且顶部源极/漏极可以是NMOS源极/漏极。器件100可以包括多个底部S/D触点106a至106c和多个顶部S/D触点108a至108c。该多个顶部S/D触点在该多个底部S/D触点上方交错布置，以形成阶梯构型。顶部S/D触点和底部S/D触点可以由钨、钴、铜、钌等制成。底部S/D触点106中的每一个均在相应的底部源极/漏极102上方形成，并且可以具有一个顶部部分、一个底部部分和多个侧部部分(侧面)，使得该底部部分覆盖该相应的底部源极/漏极102。例如，如图2A所示，在底部S/D 102a上方形成底部S/D触点106a，并且底部S/D触点106a的底部部分覆盖底部S/D 102a。类似地，顶部S/D触点108中的每一个均在相应的顶部源极/漏极104上方形成，并且可以具有一个顶部部分、一个底部部分和多个侧部部分(侧面)，使得该底部部分覆盖该相应的顶部源极/漏极。
器件100可以包括在多个底部S/D触点106a至106c上方形成的多个底部电介质盖110a至110c。该底部电介质盖中的每一个均定位在相应的底部S/D触点上方以覆盖该相应的底部S/D触点的顶部部分和这些侧部部分的至少一部分。例如，如图2A所示，底部电介质盖110a设置在底部S/D触点106a上方。底部电介质盖110a覆盖底部S/D触点106a的顶部部分和这些侧部部分的至少一部分。器件100还可以包括在多个顶部S/D触点108a至108c上方形成的多个顶部电介质盖112a至112c。该顶部电介质盖中的每一个均可以定位在相应的顶部S/D触点上方以覆盖相应的顶部S/D触点的顶部部分和这些侧部部分的至少一部分。例如，如图2A所示，顶部电介质盖112a设置在顶部S/D触点108a上方。顶部电介质盖112a覆盖顶部S/D触点108a的侧部部分的一部分和顶部部分。
器件100还包括在多个底部S/D触点下方形成并埋入衬底101中的多个电源轨114a至114d。电源轨114和底部源极/漏极102还可以呈阶梯构型交错布置。电源轨可以是图1A至图1B中所展示的VDD或VSS。另外，器件100中可以包括多个过孔到轨结构。例如，图2A中展示了两个过孔到轨结构116a至116b。过孔到轨结构被配置为连接顶部或底部S/D触点和电源轨。例如，如图2A所示，过孔到轨结构116a连接顶部S/D触点108a与电源轨114b。过孔到轨结构116b连接底部S/D触点106b与电源轨114c。器件100可以包括在电源轨114上方形成的多个轨电介质盖120a至120c。如图2A所示，轨电介质盖中的每一个可以设置在相应的电源轨上。例如，轨电介质盖120b在电源轨114b上方形成。另外，如图2A所示，过孔到轨结构可以穿过轨电介质盖以连接到电源轨。
器件100可以包括多个过孔到漏极结构118a至118c。过孔到漏极结构被配置为连接底部或顶部S/D触点与初始金属层(即，图1A和图1B中的M0层)122a至122c。例如，过孔到漏极结构118a连接底部S/D触点106a与初始金属层122a，并且过孔到漏极结构118b连接顶部S/D触点108b与初始金属层122b。应当注意的是，过孔到漏极结构可以穿过底部或顶部电介质盖以分别连接到底部或顶部S/D触点。例如，过孔到漏极结构118a可以穿过底部电介质盖110a以连接到底部S/D触点106a。
如图2A所示，3D互补FET器件100(也称为CFET)的分层的S/D触点106和108(也称为电极)可以具有与常规FINFET器件的S/D触点不同的条形结构。常规FINFET器件的S/D触点是传统的单点过孔。由于侧向堆叠，使用条形S/D触点是有益的。基于彼此侧向堆叠的NMOS和PMOS S/D触点，S/D触点可以从金属轨迹线路(即122a至122c)上拉或下拉，或分接到电源轨(即，114b或114c)。本文中的CFET器件(或其他3D器件)中的电源轨可以定位在BEOL中(诸如，采用常规FINFET标准单元设计)，或者电源轨也可以埋入器件的体硅内，从而通过轨迹高度降低缩放来提供显著面积缩放的益处。本文中给定的金属S/D触点可以提供到尽可能多的金属布线轨迹的连接，以便使相应的标准单元设计具有更大的灵活性。在本文中的交错构型的情况下，层触点可以在多个取向上相互交错布置，以向最底部的S/D金属触点提供多达2个引脚连接。如上文所述，本文所使用的“标准单元”不等同于“常规”，而是指提供给定逻辑功能的一组或一个单位的器件和互连。因此，本文披露的标准单元是新的。
仍然参考图2A，NMOS和PMOS S/D触点相互交错布置或呈阶梯状，使得通过BEOL中的某些布线轨迹(即，布线金属线路)可实行对NMOS S/D触点或PMOS S/D触点的接入。通过引入NMOS和PMOS S/D电极/触点的这种交错或阶梯构型，可以提供对BEOL中公共布线轨迹的接入。因此，从上部金属层连接的任何过孔到漏极都可以接入上部或下部S/D电极/触点。
在所披露的器件100中，在S/D触点的侧部部分上形成的电介质盖可以有效地防止S/D触点短接邻近的部件。例如，在底部S/D触点106a的侧部部分上形成的底部电介质盖110a可以将底部S/D触点106a与邻近的过孔到轨结构116a分隔开。类似地，在顶部S/D触点108a的侧部部分上形成的顶部电介质盖112a可以防止顶部S/D触点108a短接邻近的过孔到漏极结构118a、或邻近的顶部S/D触点108b。
在S/D触点的顶部部分和侧部部分上形成的电介质盖可以进一步有效地减小S/D触点与邻近的S/D触点之间、或S/D触点与邻近的过孔到漏极结构之间、或S/D触点与邻近的过孔到轨结构之间的寄生电容。
图2B从不同的截面位置示出了器件100的另一截面视图。如图2B所示，器件100可以包括底部沟道区域124。底部沟道区域124可以进一步包括两个纳米片124a和124b。底部沟道区域124可以沿着电源轨114的长度方向形成，并突出通过多个低k栅极间隔物128。器件100还可以具有顶部沟道区域126。顶部沟道区域126可以包括两个纳米片126a和126b。在实施例中，底部沟道区域可以是NMOS沟道区域，并且顶部沟道区域可以是PMOS沟道区域。在另一实施例中，根据电路设计，底部沟道区域可以是PMOS沟道区域，并且顶部沟道区域可以是NMOS沟道区域。在一些实施例中，底部沟道区域和顶部沟道区域可以包括纳米线、纳米片或纳米环。
仍然参考图2B，器件100可以具有多个栅极结构130。如图2B所示，多个栅极结构130可以围绕底部沟道区域124和顶部沟道区域126。多个栅极电介质盖131可以在多个栅极结构130上方形成，并且定位在两个低k栅极间隔物128之间。在图2B中，可以在低k栅极间隔物128之间形成多个S/D区域。S/D区域可以包括底部源极/漏极102和顶部源极/漏极104。S/D区域和栅极结构130交替设置，并通过低k栅极间隔物128彼此间隔开。进一步地，在S/D区域中，多个底部源极/漏极102a围绕底部沟道区域124，并且多个顶部源极/漏极104a围绕顶部沟道区域126。
如图2A所示，多个栅极结构130和多个底部源极/漏极102a通过多个低k栅极间隔物128彼此间隔开并且交替设置。类似地，多个栅极结构130和多个顶部源极/漏极104a通过多个低k栅极间隔物128彼此间隔开并且交替设置。
在本披露中，可以通过蚀刻选择性和涉及沉积在分层的S/D触点中的每一个上方的膜或盖的膜矩阵来实现自对准，其中，放置在堆叠的S/D触点上方的电介质盖(即，图2A中的110和112)可以与用于放置这些S/D触点的金属前电介质(即，132)具有不同的蚀刻选择性，并且与金属栅极(即，栅极结构130)上方的栅极电介质盖(即，131)和低k栅极间隔物(即，128)具有不同的蚀刻选择性。另外，蚀刻选择性盖(即，134)可以用于在覆盖金属栅极的栅极电介质盖、低k栅极间隔物以及包括底部和顶部源极/漏极与底部和顶部S/D触点的S/D区域之间提供初始蚀刻选择性，以实现初始有源栅极上触点(COAG)自对准策略。
在本披露中，为了沿着S/D触点的侧部部分选择性地沉积电介质盖，可以在S/D触点金属化之后使S/D区域内的金属前电介质(即132)凹陷，以暴露S/D触点的侧部部分，并且随后可以沿着S/D触点的竖直侧面(侧部部分)沉积电介质盖。沿着S/D触点的侧部部分形成的电介质盖可以提供用于自对准的附加手段，其中，可以在S/D触点与邻近的过孔到漏极结构之间提供充足的电介质间隔。
沿着S/D触点的侧面(侧部部分)进行电介质的选择性沉积可以在金属前电介质(PMD)层132内提供固定的沟道，该沟道可以在S/D区域中引导任何过孔到漏极结构或过孔到轨结构的图案转移。沿着S/D触点的侧面进行电介质盖的选择性沉积还可以通过选择性沉积/原子层沉积来提供原子级精度的固定距离。这样的距离可以有效地减小与过孔到漏极结构或过孔到轨结构与邻近的S/D触点的意外接近相关联的寄生电容或减少与之相关联的短路。
在一些实施例中，底部电介质盖和顶部电介质盖可以包括定位在S/D触点的顶部部分上的第一层和在该第一层上方形成以覆盖S/D触点的顶部部分和侧部部分的第二层。第一层可以由诸如AlO的金属氧化物材料制成。第一层也可以由SiO、SiC、SiN、SiOC、SICN、SiOCN、基于有机的材料等制成。第一层可以进一步是由钨、钌、钴、铜、包含金属(诸如TaN、TiN、Ta、和Ti)的衬垫材料制成的金属膜。第二层可以包括SiO、SiC、SiN、SiOC、SICN、SiOCN、基于有机的材料等。
在本披露中，还可以基于蚀刻选择性盖(即，134)、金属栅极的栅极电介质盖(即，131)、低k栅极间隔物(即，128)、以及在堆叠的S/D触点所处的一般S/D区域中使用的电介质材料(即，PMD 132)来实现附加的自对准。附加的自对准有助于纳米加工，使得当过孔到漏极结构的图案从掩模图案转移到S/D区域中的PMD 132时，和/或当在纳米加工期间打开S/D触点上方的任何电介质盖以连接过孔到漏极结构时，任何过孔到漏极结构都只会与预期的(目标)S/D触点接触，而不会不慎与栅极结构130接触或者对低k栅极间隔物128造成任何损害。
用于在源极和漏极触点上形成电介质盖的加盖材料可以在所有S/D触点上都是相同材料，或可以有意地是具有不同蚀刻选择性的不同电介质材料，以便提供更好的自对准。例如，如上文所述，电介质盖可以包括第一层和第二层。第一层和第二层可以由相同的材料制成，或者也可以由不同的材料制成。如果可选地使用电介质盖在S/D触点与金属栅极(栅极结构)上方的栅极电介质盖/低k栅极间隔物之间提供某初始自对准，则材料选择可以类似于在S/D触点上方使用的电介质盖，或者可以不同，以便进一步提高纳米加工的自对准能力。类似的材料选择选项也可以应用于蚀刻选择性盖(即，134)，以便增强整体自对准。
可以通过多种方法在S/D触点上方形成电介质盖。在示例中，可以应用选择性沉积以将电介质盖直接沉积在S/D触点的已暴露上表面(顶部部分)上。例如，东京电子(TokyoElectron)已经已知用于将电介质膜直接选择性地沉积在诸如铜、钨、钴、钌、及其合金的导电材料的表面上的工艺。在另一示例中，可以基于底部填充工艺来形成定位在S/D触点正上方的电介质盖，其中，在通过光刻/蚀刻工艺的组合而形成的打开的触点沟槽/孔中沉积电介质材料会使沿着触点沟槽/孔的侧壁的适形状沉积更多，而在触点沟槽/孔的底部的填充物更多。在进行了电介质的底部填充之后，可以通过蚀刻工艺各向同性地去除沿着触点沟槽/孔的侧壁的适形沉积。在又另一个示例中，可以将电介质盖材料完全填充在触点沟槽/孔中，并且然后可以应用各向同性或各向异性蚀刻工艺以使盖凹陷至期望的厚度。
在一些实施例中，已经沉积在S/D触点上方的电介质盖还可以用作上覆S/D金属触点之间的定量电介质间隔。这样的过程包括在形成上部S/D触点的沟槽图案化期间将底部电介质盖用作蚀刻停止点，从而确保交错布置触点之间的可量化的间隔裕量。
图3是相关3D CFET器件200的截面视图。与3D CFET器件100相比，在CFET器件200中形成的电介质盖210和212仅覆盖源极/漏极触点206和208的顶部部分。
如上文所述，CFET器件200的主要益处是面积缩放潜力。在FINFET器件中，两个有源区被迫存在于FINFET器件内的不同位置。然而，在CFET器件200中，通过互补堆叠，两个有源区(即，底部S/D 202和顶部S/D 204)可以彼此堆叠。第二个益处是，因为CFET器件200的沟道区域是由纳米线、纳米片或纳米环限定的，所以芯片间缩放是可行的。相应地，芯片间缩放提供了显著增加的缩放途径。第三个益处是S/D触点(即，206和208)可以交错布置，使得S/D触点可以连接到BEOL中的多个布线轨迹，这从而使得器件能够从用于常规铸造N7类型器件的包含多达6个布线轨迹减少到只包含3或4个布线轨迹。
与基于轨迹高度的面积缩放相关联的挑战之一是：CFET器件200的源极和漏极区域内的空间拥塞。与器件100相似，S/D区域定位在低k栅极间隔物之间。即使对于其中仅单个NMOS区域和PMOS区域彼此竖直堆叠的简单CFET器件，也可能仍然需要多个连接来分别将Vdd/Vss电源轨连接到NMOS S/D触点和PMOS S/D触点，并将NMOS和PMOS S/D触点连接到BEOL中的互连金属层。连接的路径以及S/D触点的尺寸至关重要，并且需要进行缩小，使得路径和尺寸都不会产生不想要的寄生电容。另外，路径和尺寸需要足够小以使得不会在器件中产生过大的电阻，并且以最小的距离彼此分隔开以实现本文的CFET器件所提供的单元高度优点。
图4A至图4B是CFET器件200的S/D区域的放大截面视图。图4A和图4B提供了从两种不同的S/D区域获得的两个截面。这些截面包括CFET器件200的三个并排的CFET标准单元。图4A和图4B中的每个标记都对应于CFET器件200中的两个部件之间的不同放置间隔。例如，如图4A所示，P是过孔到漏极结构与邻近的标准单元(诸如邻近的过孔到漏极结构)之间的间隔。Q是上部分层的S/D触点(即，PMOS S/D触点)与邻近的标准单元中的向下连接到下部分层的S/D触点(即，NMOS S/D触点)的过孔到漏极结构之间的间隔。R是两个邻近的标准单元中的两个下部分层的S/D触点的间隔。S是上部和下部层S/D触点之间的放置。在图4B中，T可以是下部层S/D触点与内部“抽头”过孔(诸如连接上部S/D触点与目标电源轨的过孔到轨结构)之间的间隔。间隔T可以在同一标准单元内或两个邻近的标准单元之间形成。U是两个邻近的标准单元之间的两个上部层S/D触点之间的间隔。
仍然参考图4A至4B，任何两个部件之间的错位都可能导致CFET器件200中的非故意连接。因此，需要提供在过孔到漏极结构与S/D触点之间或在过孔到轨结构与电源轨之间进行自对准的解决方案。自对准可以防止过孔到漏极结构或过孔到轨结构连接非目标部件。
图5A至图5B是器件100的S/D区域的放大截面视图。图5A至图5B示出了与图4A至图4B类似的截面，但作为仅在S/D触点的顶部平面表面上方放置蚀刻选择性电介质盖的替代方案，在将分层的S/D触点金属化以暴露S/D触点的侧面之后，使金属前电介质(PMD)层(即，图2A中的132)稍微凹陷。然后可以使用选择性沉积工艺来沿着S/D触点的顶部和侧壁形成电介质盖。图5A至图5B的结构为CFET器件100或其他3D器件提供了自对准能力。
图5A至图5B展示了可以防止过孔到漏极结构或过孔到轨结构连接非目标部件的自对准策略。首先，在S/D触点上方形成的电介质盖可以包括与邻近的电介质膜(诸如PMD)不同的膜组成和蚀刻选择性。不同的膜组成和蚀刻选择性可以在器件100的纳米加工期间帮助打开上部(顶部)或下部(底部)S/D触点。其次，通过引入覆盖S/D触点侧部部分的电介质盖可以实现另一自对准能力。如上文所述，可以通过在S/D金属触点金属化之后，在S/D区域中使金属前电介质(PMD)层凹陷，以便实施覆盖S/D触点的侧部部分的电介质盖。在S/D区域中PMD层的凹陷可以使可以为条形形状的S/D触点的侧部部分暴露出来。随后，可以沿着S/D触点的侧部部分选择性地沉积电介质盖。如图5A至图5B所示，沿着S/D触点的侧部部分形成的电介质盖可以有效地形成“沟道”，其中，可以在PMD层中形成过孔到漏极结构或内部过孔到轨结构，而不会导致到任何未接触的S/D触点的不想要的连接。另外，所形成的沟道提供了固定的距离来防止过孔到漏极结构或过孔到轨结构连接任何邻近的S/D触点，这进而为器件100内的寄生控制提供了裕量。
图6A可以是器件100的示意性电路图，并且图6B可以是器件100的相应的示意性布局图。图6A披露了与或反相器(AOI)电路300。电路300可以包括三个PMOS晶体管P1至P3和三个NMOS晶体管N1至N3。如图6A所示，P1的源极区域和P2的源极区域连接到公共Vdd电压，并且N3的源极区域连接到Vss电压。在操作期间，第一输入电压A1被施加到P1和N2，第二输入电压A1被施加到P2和N1。第三栅极电压B被施加到P3和N3。电路300中的ZN可以是输出电压。图6B是电路300的对应布局图，其中，610至616对应于PMOS S/D触点，618至624对应于NMOSS/D触点，并且626至630对应于被施加三个输入信号的栅极结构。Vss和Vdd电源轨可以埋入体硅中，因此器件100可以充作3轨迹单元高度。应当注意的是，图6A和图6B仅是器件100的示例性电路结构。器件100可以基于应用要求包括其他合适的电路结构。
图7至图18是制造3D CFET器件100的各个中间步骤的截面视图。为了简单起见，器件100可以示出为4轨迹单元高度，并且S/D触点、过孔到漏极结构与过孔到轨结构之间的所有关键间隔均基于4轨迹单元高度。另外，底部沟道区域可以包括三个并排的纳米片或纳米线。并且，顶部沟道区域也可以包括三个并排的纳米片或纳米线。然而，底部和顶部沟道区域可以基于电路设计而包括任何数量的纳米片或纳米线。
应当注意的是，图7至图18仅描述了制造CFET器件100的示例性工艺流程。示例性流程包括制造器件100的方法，该方法包含通过过孔到漏极结构来连接BEOL布线轨迹与分层的S/D触点的自对准能力。在所披露的工艺流程中，金属上电介质选择性沉积工艺可以通过提供可以用于封装任何特定特征的侧向和顶向间隔件(或盖)，来实现几乎任何三维器件的自对准。本文中的技术并没有涵盖和实现许多变体和其他3D器件。
如图7A所示，可以形成半导体结构700。半导体结构700可以包括多个底部沟道区域124、125和127。底部沟道结构中的每一个可以进一步包括三个纳米片。半导体结构700还包括在底部沟道结构上方形成的多个顶部沟道区域126、136和138，并且顶部沟道结构中的每一个均包括三个纳米片。在图7A的实施例中，底部沟道结构可以是NMOS沟道结构，并且顶部沟道结构是PMOS沟道结构。NMOS沟道结构和PMOS沟道结构都可以由Si、SiGe或Ge制成。半导体结构700包括多个替换栅极140。沿着替换栅极140的侧壁形成了多个低k栅极间隔物128。在以后的步骤中，替换栅极可以用高k/金属栅极来替换。
仍然参考图7A，NMOS和PMOS沟道结构可以突出通过低k栅极间隔物128和替换栅极140。半导体结构700进一步包括埋入衬底101中的多个电源轨114a至114d。该多个电源轨可以定位在NMOS沟道结构下方，以在NMOS沟道结构与电源轨之间形成阶梯构型。电源轨可以与Vdd或Vss输入电压电耦合。NMOS和PMOS沟道结构沿着电源轨的长度方向延伸。半导体结构700还可以在替换栅极上方包括多个氮化物盖144。该多个氮化物盖144中的每一个可以设置在相应的替换栅极140上。
在图7B中，可以将第一PMD层132a底部填充到在半导体结构700中的低k间隔物之间形成的间隙142中，以覆盖底部NMOS沟道结构并使顶部PMOS沟道结构暴露出来。在示例中，第一PMD层132a层可以由SiO、TEOS氧化物、SiH4氧化物、BPSG、PSG、USG、SOD等制成。在另一示例中，可以可选地沉积第一PMD层，以完全填充间隙142。随后，可以应用诸如CMP工艺等平坦化工艺来将第一PMD层132a向下平坦化至氮化物盖144，并且然后可以进行蚀刻工艺以使第一PMD层132a凹陷至目标高度，从而使得底部NMOS沟道结构被第一PMD覆盖并且顶部PMOS沟道结构暴露出来。在一些实施例中，与沉积/CMP/蚀刻凹陷工艺相比，底部填充工艺是优选的，因为底部填充工艺可以以更高的精度来实施。沉积/CMP/蚀刻凹陷工艺可能会从三个不同步骤引入可变性。
在图7C中，一旦仅暴露出PMOS硅纳米片，就可以通过诸如TEL CERTAS蚀刻工艺(气相蚀刻)等蚀刻工艺来使PMOS硅纳米片凹陷，并且然后利用蚀刻选择性氮化物膜146加盖于该硅纳米片。在另一示例中，可以通过使用常规的原子层沉积来利用氮化物层覆盖PMOS硅纳米片，并且然后通过间隔件打开蚀刻来使该硅纳米片凹陷，以便塞住(加盖于)PMOS沟道。
在图8A中，然后可以去除第一PMD层132a以使下部(底部)层NMOS纳米结构(即，纳米片、纳米线)暴露出来。相应地，可以在半导体结构700中形成多个间隙148。在图8B中，一旦底部纳米片暴露出来，就可以通过外延生长工艺形成多个底部源极/漏极102a至102c。底部NMOS源极/漏极102a至102c可以由掺杂有磷的硅制成。底部NMOS源极和漏极可以围绕底部沟道结构，并且设置在低k间隔物之间。在一些实施例中，随后可以执行Ti层的原子层沉积，以在源极和漏极的表面上形成TiSi层。在源极和漏极的表面上形成TiSi层之后，可以通过选择性蚀刻工艺来去除在半导体结构700的其余区上保留的Ti层。在图8C中，可以将第二PMD层132b填充到间隙148中，并且通过CMP工艺进行平坦化，其中，氮化物盖144可以用作CMP工艺的停止层。
在图9和图10中，可以形成底部S/D触点和过孔到轨结构。可以应用几种方法来形成底部S/D触点和过孔到轨结构。在示例中，可以使用双金属镶嵌方法(结构)，其中，可以以类似于在BEOL中形成初始金属层(即，图2A中的122)的方式来形成底部S/D触点。双金属镶嵌结构可以包括条形触点和过孔。过孔可以用作过孔到轨结构，以在埋式电源轨与底部S/D触点之间提供连接。在双金属镶嵌方法中，可以通过借助于蚀刻工艺将图案从硬掩模叠层转移到PMD层中来形成包括S/D触点开口和过孔开口的双金属金属镶嵌开口。双金属镶嵌开口可以使用常规或自对准阻挡方法，通过诸如EUV直接打印、EUV LELE(光刻/蚀刻/光刻/蚀刻)、间隔物辅助LELE、以及多重图案化(即，SADP/SAQP(自对准双/四图案化))等多种可选技术来形成。
如图9A所示，可以形成并图案化包括TiN/TiO硬掩模层150和TEOS层152的第一硬掩模叠层。在第一硬掩模叠层上形成的图案可以用于形成S/D触点开口。在图9B中，可以在第一硬掩模叠层上方形成并图案化包括旋涂碳层154、SiON层156和光刻胶层158的第二硬掩模叠层。在第二硬掩模叠层上形成的图案可以用于形成过孔到轨开口。在图9C中，可以应用第一蚀刻工艺(诸如干法蚀刻工艺)来将过孔到轨开口的图案从第二硬掩模转移到第二PMD层132b。在第一蚀刻工艺之后，可以在第二PMD层132b中形成多个过孔到轨开口160。在实施例中，过孔到轨开口160可以止于电源轨的轨电介质盖120。在另一实施例中，过孔到轨开口160可以穿过电源轨的轨电介质盖120，以使电源轨暴露出来。
在图10A中，可以应用第二蚀刻工艺来将第一硬掩模叠层的图案转移到PMD层，从而形成多个S/D触点开口。当完成第二蚀刻工艺时，TEOS层152、旋涂碳层154、SiON层156和光刻胶层158可以被第二蚀刻工艺消耗掉，并且仅TiN/TiO硬掩模层150保留下来。如双金属镶嵌方法所示，可以将底部S/D触点开口的图案记忆在给定的硬掩模(即，150、152)中，并且随后利用旋涂碳材料(即，154、156和158)来填充该硬掩模。可以在旋涂碳材料中形成过孔到轨开口的图案，并且然后将其转移到PMD层。所披露的双金属镶嵌工艺提供了过孔到漏极结构与埋式电源轨之间的初始自顶向下自对准。可以通过沉积在埋式电源轨表面正上方的轨电介质盖(即，120)来实现过孔到漏极结构与埋式电源轨之间的自对准，其中，电介质盖的蚀刻选择性与PMD层的氧化物相比是不同的。
仍然参考图10A，第二蚀刻工艺可以是直接氧化物蚀刻，随后一旦到达底部NMOS源极和漏极102，就进行原子层或准原子层蚀刻，以便在第二PMD层132b的氧化物与在底部NMOS源极和漏极102的表面上形成的TiSi或沉积在TiSi上方的任何接触蚀刻停止层(CESL)衬垫之间提供最大的选择性。应当注意的是，当完成第二蚀刻工艺时，过孔到轨开口160可以穿过电源轨的轨电介质盖120。
在图10B中，可以利用触点(导电)材料来底部填充底部S/D触点开口162和过孔到轨开口160。触点材料可以是钨、钴、铜、钌等。触点材料的选择可以取决于在随后的工艺步骤中可能引入的一个或多个热处理。由于随后引入的热处理，诸如S/D掺杂剂激活和高k退火，触点材料的选择通常限于金属，诸如钌。在一些实施例中，可以在沉积触点材料之前沉积衬垫材料。衬垫材料可以是例如TaN，以便提供最佳的填充能力。
仍然参考图10B，可以蚀刻去除沉积在底部S/D触点开口中的任何过量的钌，以达到期望的厚度。当完成蚀刻去除工艺时，可以形成条形形状的底部NMOS S/D触点106和沟槽形的过孔到轨结构(诸如116b)。过孔到轨结构可以连接底部S/D触点与目标电源轨。条形底部NMOS S/D触点可以具有顶部部分(表面)、底部部分(表面)和两个侧部部分(表面)。另外，可以通过蚀刻去除工艺来去除在底部NMOS S/D触点的顶部表面上方形成的TaN衬垫。相应地，底部S/D触点的顶部部分包括钌而不含任何衬垫材料。
在图10C中，可以在底部NMOS S/D触点的顶部部分上方选择性地沉积底部电介质盖的第一层110’。第一层110’可以由诸如AlO等金属氧化物材料制成。第一层也可以由SiO、SiC、SiN、SiOC、SICN、SiOCN、基于有机的材料等制成。第一层可以是由钨、钌、钴、铜、包含金属的衬垫材料(诸如TaN、TiN、Ta、和Ti)制成的金属膜。在图10C的实施例中，第一层110’是AlO，并且可以通过原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺、扩散工艺或其他合适的沉积工艺来形成。在另一实施例中，第一层110’可以通过其他手段(诸如，填充/CMP/蚀刻凹陷、或者直接底部填充到沟槽中)来沉积。
在图11A中，然后可以利用诸如SiO等氧化物来填充底部S/D触点开口162，以形成完整的第二PMD层132b。随后，可以通过CMP工艺将第二PMD层132b向下平坦化至氮化物盖144。在图11B中，可以通过第三蚀刻工艺、将第一层110’用作停止层再次使第二PMD层132b凹陷，使得可以使底部S/D触点的侧部部分暴露出来。在实施例中，第三蚀刻工艺使第二PMD层132b凹陷，并且使在底部S/D触点的侧部部分上形成的TaN衬垫暴露出来。在另一实施例中，第三蚀刻工艺可以进一步从底部S/D触点的侧部部分去除衬垫材料(诸如TiN)，并且使触点材料(诸如钌)暴露出来。在图11C中，可以在第一层110’上方形成底部电介质盖的第二层110”。第二层110”可以进一步覆盖底部S/D触点的侧部部分。第二层可以包括SiO、SiC、SiN、SiOC、SICN、SiOCN、基于有机的材料等。如图11C所示，当沉积第二层110”时，形成底部电介质盖110。
图12至图13提供了双金属镶嵌方法以形成包括顶部S/D触点开口和过孔到轨开口的双金属镶嵌开口。可以通过将硬掩模叠层的图案转移到PMD层中来形成顶部S/D触点开口和过孔到轨开口。可以通过以下各种方法来实施硬掩模叠层中图案的形成和转移，诸如：(a)直接EUV曝光、(b)EUV LELE、(c)间隔物辅助LELE、(d)多重图案化，诸如结合直接阻挡/切割层的SADP/SAQP、或集成的自对准阻挡工艺。
如图12A所示，然后可以去除覆盖包括三个纳米片的顶部PMOS沟道区域的蚀刻选择性氮化物膜146。随后，可以使SiGe:B顶部源极和漏极104从基于硅的纳米片外延生长。进一步地，可以在所生长的PMOS源极和漏极上应用Ti的原子层沉积，以选择性地形成TiSi。在形成TiSi层之后，可以去除保留在半导体结构700的其余区上的Ti层。
在图12B中，可以利用氧化物来填充通过第三蚀刻工艺形成的间隙164，以形成PMD层132。在图12C中，可以形成并图案化包括TiN/TiO硬掩模层166和TEOS层168的第三硬掩模叠层。在第三硬掩模叠层上形成的图案可以用于形成顶部S/D触点开口。在图13A中，可以在第三硬掩模叠层上方形成并图案化包括旋涂碳层170、SiON层172和光刻胶层174的第四硬掩模叠层。在第四硬掩模叠层上形成的图案可以用于形成过孔到轨开口。在图13B中，可以应用第四蚀刻工艺(诸如干法蚀刻工艺)来将过孔到轨开口的图案从第四硬掩模转移到PMD层132。在第四蚀刻工艺之后，可以在PMD层中形成多个过孔到轨开口176。在实施例中，过孔到轨开口176可以止于电源轨的轨电介质盖120。在另一实施例中，过孔到轨开口176可以穿过电源轨的轨电介质盖120，以使电源轨暴露出来。
在图13C中，可以应用第五蚀刻工艺来将图案从第三硬掩模叠层转移到PMD层132，从而形成多个顶部S/D触点178开口。当完成第五蚀刻工艺时，TEOS层168、旋涂碳层170、SiON层172和光刻胶层174可以被第五蚀刻工艺消耗掉，并且仅TiN/TiO硬掩模层166保留下来。
如图14A所示，一旦在PMD层132中形成了顶部S/D触点开口178和过孔到轨开口176，就可以将金属层沉积到顶部S/D触点开口178和过孔到轨开口176中。在实施例中，可以应用自底向上的填充工艺来更好地控制顶部S/D触点的最终高度，并确保对过孔到轨开口176的完全填充。使用底部填充工艺可以有益于控制S/D触点的最终高度的可变性、以及减少步骤/成本/循环时间的总数，从而使该工艺在经济上更有益。在实施例中，可以在沉积金属层之前形成衬垫，诸如TaN。随后，可以应用各向同性蚀刻来去除沿着顶部S/D触点开口的侧壁形成的过量的金属层。当完成各向同性蚀刻时，可以形成顶部PMOS S/D触点108以及过孔到轨结构116a和116c。过孔到轨结构可以将顶部S/D触点连接到目标电源轨。顶部PMOSS/D触点108可以具有条形形状的一个顶部部分、一个底部部分和多个侧部部分。各向同性蚀刻还可以去除在顶部PMOS S/D触点的顶部部分上方形成的任何衬垫。
在图14B中，可以将顶部电介质盖112的第一层112’选择性地沉积在顶部S/D触点的顶部部分上。在另一示例中，可以通过沉积/CMP/凹陷蚀刻工艺来形成第一层112’。一旦顶部电介质盖112的第一层112’就位，就可以通过第六蚀刻工艺、将第一层112’用作停止层再次使PMD层132凹陷，使得可以使顶部S/D触点的侧部部分暴露出来。在实施例中，第六蚀刻工艺使PMD层凹陷，并且使在顶部S/D触点的侧部部分上形成的TaN衬垫暴露出来。在另一实施例中，第六蚀刻工艺可以进一步从顶部S/D触点的侧部部分去除衬垫材料(诸如TaN)，并且使金属层(诸如钌)暴露出来。在一些实施例中，第六蚀刻工艺可以包括直接蚀刻，随后是原子层蚀刻或准原子层蚀刻，以更精确地限定顶部S/D触点的最终深度。在一些实施例中，第六蚀刻工艺可以结合氧化物或替换触点材料的气相循环蚀刻(化学氧化物去除或类似工艺)。
在图15A中，可以在第一层112’上方形成第二层112”。第二层可以进一步覆盖顶部S/D触点的侧部部分。第二层可以包括SiO、SiC、SiN、SiOC、SICN、SiOCN、基于有机的材料等。如15A所示，当沉积第二层112”时，形成顶部电介质盖112。
在图15B中，可以利用氧化物来填充通过第六蚀刻工艺形成的间隙180，以形成完整的PMD层132。在一些实施例中，可以应用诸如CMP工艺等表面平坦化工艺来去除氮化物盖144上方的过量的氧化物。在图15C中，一旦完成CMP，就可以使PMD层132向下凹陷，以便为蚀刻选择性盖(即，134)留出空间。在一些实施例中，在凹陷之后，可以将PMD层132的顶部表面132’定位在顶电介质盖112上方。蚀刻选择性盖(即，134)可以用作蚀刻选择性全局S/D区域盖，其可以被应用于提供过孔到漏极结构与S/D触点之间的自对准。蚀刻选择性盖可以防止过孔到漏极结构被不慎打开或短接到金属栅极。反之亦然，蚀刻选择性盖可以防止过孔到栅极结构被不慎打开或短接到任何分层的S/D触点。
应当注意的是，当使PMD层132凹陷以留出用于沉积蚀刻选择性盖134的空间时，可以通过去除替换栅极，沉积高k层，随后沉积金属栅极层，来将替换栅极140转换为高k/金属栅极。
在图16A中，可以在PMD层132的凹陷部分中形成蚀刻选择性盖134。在图16B中，可以形成并图案化包括第一氧化物层182、硬掩模层184和第二氧化物层186的第五硬掩模叠层。在第五硬掩模叠层上形成的图案可以用于形成初始金属层(即，M0)开口。在图16B中，可以在第五硬掩模叠层上方形成并图案化包括旋涂碳层188、SiON层190和光刻胶层192的第六硬掩模叠层。在第六硬掩模叠层上形成的图案可以用于形成过孔到漏极开口。在图17A中，可以应用第七蚀刻工艺(诸如干法蚀刻工艺)来将过孔到漏极开口的图案从第六硬掩模转移到第一氧化物层182中，从而形成多个过孔到漏极开口194。过孔到漏极开口194可以止于蚀刻选择性盖134。
在图17B中，可以在第六硬掩模叠层的表面上方沉积旋涂碳层196。旋涂碳层196可以填充过孔到漏极开口194。进一步地，可以应用光刻工艺来在旋涂碳层196上形成多个过孔图案197。随后，可以通过蚀刻工艺将过孔图案197转移到第一氧化物层182，以形成多个过孔到漏极开口198。
在图17C中，可以通过蚀刻工艺去除旋涂碳层196和第六硬掩模叠层(即，188、190和192)，并且可以应用第八蚀刻工艺来延伸过孔到漏极开口194和198，从而使得过孔到漏极开口194和198可以穿过蚀刻选择性盖134。在一些实施例中，当完成第八蚀刻工艺时，仅第五硬掩模叠层(即，182、184和186)保留下来。
在图18A中，可以应用第九蚀刻工艺，该工艺将第五硬掩模中的图案向下转移到PMD层132中。在第九蚀刻工艺之后，过孔到漏极开口194和198可以进一步延伸到PMD层132中并且止于顶部和底部电介质盖。另外，可以在第九蚀刻工艺之后形成多个初始金属层(即，M0)开口199。在图18B中，可以应用冲压工艺来延伸过孔到漏极开口194和198穿过顶部和底部电介质盖。当完成冲压工艺时，仅第一氧化物层182保留下来。
在图18C中，可以在过孔到漏极开口194和198以及初始金属层开口199中形成诸如钨或铜等金属层。随后，可以应用表面平坦化工艺来去除过量的金属层。当完成表面平坦化工艺时，可以形成与器件100完全相同的半导体器件。
图19是用于制造3D CFET器件的过程1900的流程图。过程1900开始于步骤1904，在该步骤中，形成半导体结构。该半导体结构可以包括第一沟道结构、第二沟道结构和多个电源轨。该多个电源轨可以定位在第一沟道结构下方，以形成阶梯构型。第二沟道结构可以在第一沟道结构上方形成。该第一沟道结构和该第二沟道结构沿着该多个电源轨的长度方向延伸。在一些实施例中，步骤1904可以如参考图7A所展示地那样执行。
然后，过程1900继续进行到步骤1906，在该步骤中，可以形成多个第一源极/漏极。该多个第一源极/漏极可以围绕第一沟道结构，并且被嵌入第一电介质层(诸如PMD层)中。在一些实施例中，步骤1906可以如参考图7B至图8C所展示地那样执行。
过程1900继续进行到步骤1908，在该步骤中，可以形成多个第一源极/漏极(S/D)触点。该多个第一S/D触点中的每一个均可以在相应的第一源极/漏极上方形成，并且具有条形形状的一个顶部部分、一个底部部分和多个侧部部分，使得该底部部分覆盖相应的第一源极/漏极。在一些实施例中，步骤1908可以如参考图9A至图10B所展示地那样执行。
在过程1900的步骤1910中，可以在多个第一S/D触点上方形成多个第一电介质盖。该多个第一电介质盖中的每一个均可以定位在相应的第一S/D触点上方以覆盖相应的第一S/D触点的顶部部分和这些侧部部分的至少一部分。在一些实施例中，步骤1910可以如参考图10C至图11C所展示地那样执行。
然后，过程1900继续进行到步骤1912，在该步骤中，可以形成多个第二源极/漏极，并且可以在第二源极/漏极上方形成多个第二源极/漏极(S/D)触点。该多个第二源极/漏极可以定位在多个第一源极/漏极上方，围绕第二沟道结构，并且被嵌入第二电介质层(诸如PMD层)中。该多个第二S/D触点中的每一个均可以在相应的第二源极/漏极上方形成，并且具有条形形状的一个顶部部分、一个底部部分和多个侧部部分，使得该底部部分覆盖相应的第二源极/漏极。在一些实施例中，步骤1912可以如参考图12A至图14A所展示地那样执行。
过程1900进一步继续进行到步骤1914，在该步骤中，可以在该多个第二S/D触点上方形成多个第二电介质盖。该多个第二电介质盖中的每一个均可以定位在相应的第二S/D触点上方以覆盖相应的第二S/D触点的顶部部分和这些侧部部分的至少一部分。在一些实施例中，步骤1914可以如参考图14B至图15B所展示地那样执行。
过程1900可以进一步包括形成初始金属层和多个过孔到漏极结构的步骤。在一些实施例中，形成初始金属层和多个过孔到漏极结构的步骤可以如参考图15C至图18C所展示地那样执行。
在本披露中，沿着S/D触点的侧面的侧壁电介质引导过孔到漏极结构，并在过孔到漏极结构向下转移到预期的(目标)分层的S/D触点时提供附加的自对准手段。一旦打开电介质盖中的每一个并建立连接，就可以同时金属化所有过孔到漏极结构和初始金属层。在过程1900的示例中，可以引入过孔到栅极结构，以连接栅极结构与第二金属层而不是连接栅极结构与初始金属层。如果需要过孔到栅极结构连接到初始金属层，则可选地使用利用旋涂有机膜的插塞工艺来允许在过孔到漏极连接之前或之后实行过孔到栅极结构。
应当注意的是，可以在过程1900之前、期间和之后提供附加的步骤，并且对于过程1900的附加实施例，可以替换、消除或以不同的顺序执行所描述的一些步骤。在随后的工艺步骤中，可以在半导体器件100上方形成各种附加的互连结构(例如，具有导线和/或过孔的金属化层)。这样的互连结构将半导体器件100与其他接触结构和/或有源器件电连接在一起以形成功能电路。也可以形成附加的器件特征，诸如钝化层、输入/输出结构等。
在前面的描述中，已经阐明了具体细节，诸如处理系统的特定几何形状以及其中使用的各种部件和工艺的描述。然而，应当理解，本文的技术可以在脱离这些具体细节的其他实施例中实践，并且这些细节是出于解释而非限制的目的。已经参考附图描述了本文披露的实施例。类似地，出于解释的目的，已经提出了具体的数字、材料和配置以便提供透彻的理解。然而，可以在没有这些具体细节的情况下实践实施例。具有基本相同的功能结构的部件由相似的附图标记表示，并且因此可以省略任何多余的描述。
已经将各种技术描述为多个分立的操作以帮助理解各种实施例。描述的顺序不应当解释为意味着这些操作一定是依赖于顺序的。实际上，这些操作无需按照呈现的顺序执行。可以以与所描述的实施例不同的顺序来执行所描述的操作。在附加实施例中，可以执行各种附加操作和/或可以省略所描述的操作。
如本文所使用的，“衬底”或“目标衬底”通常是指根据本发明被处理的对象。衬底可以包括器件(特别是半导体或其他电子器件)的任何材料部分或结构，并且可以例如是基础衬底结构，诸如半导体晶圆、掩膜版、或基础衬底结构之上或上覆的层(诸如薄膜)。因此，衬底不限于图案化或未图案化的任何特定基础结构、下层或上覆层，而是设想为包括任何这种层或基础结构、以及层和/或基础结构的任何组合。该描述可以参考特定类型的衬底，但这仅出于说明目的。
本领域技术人员还将理解，在仍然实现本发明的相同目的的同时，可以对上述技术的操作做出许多改变。这种改变旨在被本披露的范围覆盖。因此，本发明的实施例的前述描述不旨在是限制性的。相反，对本发明实施例的任何限制在所附权利要求中进行了呈现。

Claims (20)

1.一种半导体器件，包括：
多个第一源极/漏极(S/D)触点和多个第一源极/漏极，该多个第一S/D触点中的每一个均在相应的第一源极/漏极上方形成，并且具有条形形状的一个顶部部分、一个底部部分和多个侧部部分，使得该底部部分覆盖该相应的第一源极/漏极；
在该多个第一S/D触点上方形成的多个第一电介质盖，该多个第一电介质盖中的每一个均定位在相应的第一S/D触点上方以覆盖该相应的第一S/D触点的顶部部分和这些侧部部分的至少一部分；
定位在该多个第一S/D触点上方的多个第二S/D触点和多个第二源极/漏极，该多个第二S/D触点中的每一个均在相应的第二S/D上方形成，并且具有条形形状的一个顶部部分、一个底部部分和多个侧部部分，使得该底部部分覆盖该相应的第二源极/漏极，该多个第二S/D触点在该多个第一S/D触点上方交错布置以形成阶梯构型；以及
在该多个第二S/D触点上方形成的多个第二电介质盖，该多个第二电介质盖中的每一个均定位在相应的第二S/D触点上方以覆盖该相应的第二S/D触点的顶部部分和这些侧部部分的至少一部分。
2.如权利要求1所述的半导体器件，其中，该第一电介质盖完全覆盖该第一S/D触点的这些侧部部分。
3.如权利要求1所述的半导体器件，其中，该第二电介质盖完全覆盖该第二S/D触点的这些侧部部分。
4.如权利要求1所述的半导体器件，其中，该第一电介质盖包括定位在该第一S/D触点的顶部部分上的底部层、以及在该底部层上方形成以覆盖该第一S/D触点的顶部部分和这些侧部部分的顶部层。
5.如权利要求1所述的半导体器件，其中，该第二电介质盖包括定位在该第二S/D触点的顶部部分上的底部层、以及在该底部层上方形成以覆盖该第二S/D触点的顶部部分和这些侧部部分的顶部层。
6.如权利要求1所述的半导体器件，进一步包括：
多个电源轨，该多个电源轨埋入衬底中并布置在该多个第一S/D触点下方以形成阶梯构型，其中：
该多个第一S/D触点中的至少一个通过第一过孔到轨结构连接到该多个电源轨中的第一电源轨，并且
该多个第二S/D触点中的至少一个通过第二过孔到轨结构连接到该多个电源轨中的第二电源轨。
7.如权利要求6所述的半导体器件，进一步包括：
在该多个电源轨上方形成的多个第三电介质盖，该多个第三电介质盖中的每一个均在相应的电源轨上方形成，该第一过孔到轨结构穿过该第三电介质盖，该第二过孔到轨结构穿过该第三电介质盖。
8.如权利要求6所述的半导体器件，进一步包括：
多个过孔到漏极结构，该多个第一S/D触点和该多个第二S/D触点呈阶梯状，使得该多个过孔到漏极结构中的至少一个穿过第一电介质盖以连接到该多个第一S/D触点之一，并且该多个过孔到漏极结构中的至少另一个穿过第二电介质盖以连接到该多个第二S/D触点之一；以及
多个金属线路，该多个金属线路与该多个过孔到漏极结构电耦合。
9.如权利要求8所述的半导体器件，其中，该多个第一电介质盖中的每一个被配置为将相应的第一S/D触点与邻近的第一S/D触点、邻近的过孔到漏极结构、邻近的第一过孔到轨结构、以及邻近的第二过孔到轨结构中的至少一个分隔开。
10.如权利要求8所述的半导体器件，其中，该多个第二电介质盖中的每一个被配置为将相应的第二S/D触点与邻近的第二S/D触点、邻近的过孔到漏极结构、以及邻近的第二过孔到轨结构中的至少一个分隔开。
11.如权利要求1所述的半导体器件，进一步包括：
第一沟道区域，该第一沟道区域沿着该电源轨的长度方向形成，
第二沟道区域，该第二沟道区域沿着该电源轨的长度方向形成，以及
多个栅极结构，其中：
该多个栅极结构围绕该第一沟道区域和该第二沟道区域，
该多个第一源极/漏极围绕该第一沟道结构，
该多个第二源极/漏极围绕该第二沟道结构，
该多个栅极结构和该多个第一源极/漏极通过多个低K间隔物彼此间隔开并且交替设置，并且
该多个栅极结构和该多个第二源极/漏极通过该多个低K间隔物彼此间隔开并且交替设置。
12.一种用于制造半导体器件的方法，该方法包括：
形成半导体结构，该半导体结构包括第一沟道结构、第二沟道结构和埋入衬底中的多个电源轨，该多个电源轨定位在该第一沟道结构下方以形成阶梯构型，该第二沟道结构在该第一沟道结构上方形成，该第一沟道结构和该第二沟道结构沿着该多个电源轨的长度方向延伸；
形成多个第一源极/漏极，该多个第一源极/漏极围绕该第一沟道结构，并且被嵌入第一电介质层中；
形成多个第一源极/漏极(S/D)触点，该多个第一S/D触点中的每一个均在相应的第一源极/漏极上方形成，并且具有条形形状的一个顶部部分、一个底部部分和多个侧部部分，使得该底部部分覆盖该相应的第一源极/漏极；
在该多个第一S/D触点上方形成多个第一电介质盖，该多个第一电介质盖中的每一个均定位在相应的第一S/D触点上方以覆盖该相应的第一S/D触点的顶部部分和这些侧部部分的至少一部分；
形成多个第二源极/漏极，该多个第二源极/漏极定位在该多个第一源极/漏极上方并围绕该第二沟道结构，并且被嵌入第二电介质层中；
形成多个第二源极/漏极(S/D)触点，该多个第二S/D触点中的每一个均在相应的第二源极/漏极上方形成，并且具有条形形状的一个顶部部分、一个底部部分和多个侧部部分，使得该底部部分覆盖该相应的第二源极/漏极，该多个第二S/D触点在该多个第一S/D触点上方交错布置以形成阶梯构型；以及
在该多个第二S/D触点上方形成多个第二电介质盖，该多个第二电介质盖中的每一个均定位在相应的第二S/D触点上方以覆盖该相应的第二S/D触点的顶部部分和这些侧部部分的至少一部分。
13.如权利要求12所述的方法，其中，形成该多个第一源极/漏极(S/D)触点进一步包括：
在该第一电介质层中形成多个第一双金属镶嵌开口，以使该多个电源轨中的至少一个以及该多个第一源极/漏极暴露出来；以及
在该第一双金属镶嵌开口和至少第一过孔到轨结构中形成该多个第一S/D触点，该多个第一S/D触点中的每一个均在相应的第一源极/漏极上方形成，并且具有条形形状的一个顶部部分、一个底部部分和多个侧部部分，使得该底部部分覆盖该相应的第一源极/漏极，该多个第一S/D触点中的至少一个通过该第一过孔到轨结构连接到该多个电源轨之一。
14.如权利要求13所述的方法，其中，在该多个第一S/D触点上方形成该多个第一电介质盖进一步包括：
在该多个第一S/D触点的顶部部分上方形成多个底部电介质层，该多个底部电介质层中的每一个均定位在相应的第一S/D触点的顶部部分上；
利用第三电介质层来填充该多个双金属镶嵌开口；
使该第一电介质层和该第三电介质层凹陷以使该多个第一S/D触点的顶部部分和侧部部分暴露出来；以及
在该多个底部电介质层上方形成多个顶部电介质层，该多个顶部电介质层中的每一个均定位在相应的底部层上方以覆盖该相应的第一S/D触点的顶部部分和这些侧部部分。
15.如权利要求12所述的方法，其中，形成该多个第二源极/漏极(S/D)触点进一步包括：
在该第二电介质层中形成多个第二双金属镶嵌开口，以使该多个电源轨中的至少一个以及该多个第二源极/漏极暴露出来；以及
在该第二双金属镶嵌开口和至少第二过孔到轨结构中形成该多个第二S/D触点，该多个第二S/D触点中的每一个均在相应的第二源极/漏极上方形成，并且具有条形形状的一个顶部部分、一个底部部分和多个侧部部分，使得该底部部分覆盖该相应的第二源极/漏极，该多个第二S/D触点中的至少一个通过该第二过孔到轨结构连接到该多个电源轨之一。
16.如权利要求15所述的方法，其中，在该多个第二S/D触点上方形成该多个第二电介质盖进一步包括：
在该多个第二S/D触点的顶部部分上方形成多个底部电介质层，该多个底部电介质层中的每一个均定位在相应的第二S/D触点的顶部部分上；
使该第二电介质层凹陷以使该多个第二S/D触点的侧部部分暴露出来；以及
在该多个底部电介质层上方形成多个顶部电介质层，该多个顶部电介质层中的每一个均定位在相应的底部层上方以覆盖该相应的第二S/D触点的顶部部分和这些侧部部分。
17.如权利要求12所述的方法，进一步包括：
形成多个栅极结构，其中：
该多个栅极结构围绕该第一沟道区域和该第二沟道区域，
该多个栅极结构和该多个第一源极/漏极通过多个低K间隔物彼此间隔开并且交替设置，并且
该多个栅极结构和该多个第二源极/漏极通过该多个低K间隔物彼此间隔开并且交替设置。
18.一种半导体器件，包括：
衬底；
埋入该衬底中的多个电源轨；
多个第一源极/漏极，该多个第一源极/漏极在该多个电源轨上方形成以形成阶梯构型；
在该多个第一源极/漏极上方形成的多个第一源极/漏极(S/D)触点，该多个第一S/D触点中的每一个均在相应的第一源极/漏极上方形成，并且具有条形形状的一个顶部部分、一个底部部分和多个侧部部分，使得该底部部分覆盖该相应的第一源极/漏极；
在该多个第一S/D触点上方形成的多个第一电介质盖，该多个第一电介质盖中的每一个均定位在相应的第一S/D触点上方以覆盖该相应的第一S/D触点的顶部部分和这些侧部部分的至少一部分，从而将该相应的第一S/D触点与邻近的第一S/D触点、邻近的过孔到漏极结构、邻近的第一过孔到轨结构、以及邻近的第二过孔到轨结构中的至少一个分隔开；
多个第二源极/漏极，该多个第二源极/漏极在该多个第一源极/漏极上方形成以形成阶梯构型；
在该多个第二源极/漏极上方形成的多个第二源极/漏极(S/D)触点，该多个第二S/D触点中的每一个均在相应的第二源极/漏极上方形成，并且具有条形形状的一个顶部部分、一个底部部分和多个侧部部分，使得该底部部分覆盖该相应的第二源极/漏极，该多个第二S/D触点在该多个第一S/D触点上方交错布置以形成阶梯构型；以及
在该多个第二S/D触点上方形成的多个第一电介质盖，该多个第二电介质盖中的每一个均定位在相应的第二S/D触点上方以覆盖该相应的第二S/D触点的顶部部分和这些侧部部分的至少一部分，从而将该相应的第二S/D触点与邻近的第二S/D触点、邻近的过孔到漏极结构、以及邻近的第二过孔到轨结构中的至少一个分隔开，
其中，该多个第一S/D触点中的至少一个通过第一过孔到轨结构连接到该多个电源轨中的第一电源轨，并且该多个第二S/D触点中的至少一个通过第二过孔到轨结构连接到该多个电源轨中的第二电源轨。
19.如权利要求18所述的半导体器件，进一步包括：
多个过孔到漏极结构，该多个第一S/D触点和该多个第二S/D触点呈阶梯状，使得该多个过孔到漏极结构中的至少一个穿过该第一电介质盖以连接到该多个第一S/D触点之一，并且该多个过孔到漏极结构中的至少另一个穿过该第二电介质盖以连接到该多个第二S/D触点之一；以及
多个金属线路，该多个金属线路与该多个过孔到漏极结构电耦合。
20.如权利要求18所述的半导体器件，进一步包括：
第一沟道区域，该第一沟道区域沿着该电源轨的长度方向形成，
第二沟道区域，该第二沟道区域沿着该电源轨的长度方向形成，以及
多个栅极结构，其中：
该多个栅极结构围绕该第一沟道区域和该第二沟道区域，
该多个第一源极/漏极围绕该第一沟道结构，
该多个第二源极/漏极围绕该第二沟道结构，
该多个栅极结构和该多个第一源极/漏极通过多个低K间隔物彼此间隔开并且交替设置，并且
该多个栅极结构和该多个第二源极/漏极通过该多个低K间隔物彼此间隔开并且交替设置。
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