CN111668296A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明公开了半导体装置及其制造方法。本发明提供了一种抑制了沟槽的角处的电流集中的III族氮化物半导体装置。半导体装置具有其中正六边形元胞以蜂窝状图案布置的图案。半导体层被沟槽划分为正六边形图案。凹部具有包含在被沟槽划分的半导体层的正六边形图案中的小的正六边形图案，其中该小的正六边形图案是通过以相同中心缩小半导体层的正六边形而获得的。此外，凹部的正六边形图案相对于半导体层的正六边形旋转30°。p型层的在沟槽的角附近的Mg活化率低于p型层的在沟槽的侧壁附近的其他区域中的Mg活化率。

Description

半导体装置及其制造方法
技术领域
本发明涉及III族氮化物半导体装置及其制造方法。
背景技术
专利文献1公开了在III族氮化物半导体沟槽栅型FET中，在p型层与沟槽的侧壁之间形成了Mg浓度低于p型层的Mg浓度的p型区域。这样的结构使得能够减小导通电压，从而减小沟道电阻。
专利文献2公开了具有平面图案的沟槽栅型FET，在该平面图案中，元胞(unitcell)是正六边形并且这些元胞以蜂窝状图案布置。该专利文献还公开了一种凹部结构，在该凹部结构中通过去除在p型层上形成的n型层的一部分而形成用于暴露p型层的凹槽(凹部)，并且形成有与p型层接触的电极。该凹部具有通过缩小元胞的正六边形而获得的正六边形图案。
当半导体装置的元胞具有正六边形图案时，通常凹部也具有正六边形图案(例如，专利文献3)。在设计具有凹部结构的半导体装置时，凹部图案通常是最小的可制造图案。
通过对GaN进行干法蚀刻来形成凹部，并且通过光刻法来形成在干法蚀刻中使用的干法蚀刻掩模。然而，凹部图案小并且因此由于光刻分辨率的限制而不能精确地再现，从而导致圆形的角。
因此，常规上，预先通过OPC(光学邻近校正)对用于光刻的掩模图案进行校正。
专利文献1：日本公开特许公报(特开)第2018-125441号
专利文献2：日本公开特许公报(特开)第2009-117820号
专利文献3：日本公开特许公报(特开)第2015-159138号
然而，在专利文献1中公开的结构的形成需要半导体层的再生长或离子注入，并且因此该过程复杂。还有一个问题是，当在围绕沟槽侧壁的低浓度p型区域中空穴浓度的面分布恒定时，电流在沟槽的角处集中。
为了确定通过OPC校正的掩模图案，需要重复过程模拟或检查。每次修订装置设计时，都必须重复此操作。因此，期望提供用于更容易地形成具有小图案的凹槽例如凹部的方法。
发明内容
鉴于前述内容，本发明的一个目的是提供一种抑制沟槽的角处的电流集中的III族氮化物半导体装置。本发明的另一目的是提供一种用于制造半导体装置的方法，其中通过该方法可以在III族氮化物半导体层上形成具有小图案的凹部。
在本发明的一方面，提供了一种半导体装置，其包括：
III族氮化物半导体层，其具有第一n型层、形成在该第一n型层上的p型层以及形成在该p型层上的第二n型层；
沟槽，其具有从第二n型层的表面到达第一n型层的深度，并且将半导体层划分为元胞以具有预定的平面图案；以及
凹部，其具有从第二n型层的表面到达p型层的深度，
其中，凹部的平面图案是包含在半导体层的平面图案中的正多边形，该正多边形的边与半导体层的平面图案的边不平行，当将平面图中从沟槽的角到凹部的最短距离定义为a并且将从沟槽的边到凹部的最短距离定义为b时，a>b，并且p型层的在沟槽的角附近的Mg活化率低于p型层的在沟槽的侧壁附近的其他区域中的Mg活化率。
在本发明中，沟槽优选地具有这样的平面图案：在该平面图案中，半导体层的平面图案的正六边形以蜂窝状图案布置。凹部可以具有正六边形的平面图案，该正六边形的平面图案是通过以相同中心缩小半导体层的平面图案的正六边形而获得的，并且可以相对于半导体层的平面图案的正六边形旋转。在这种情况下，凹部的平面图案相对于半导体层的平面图案的正六边形优选地旋转25°至35°。
在本发明中，凹部的平面图案的正六边形的内切圆的直径优选地为0.8μm至2.0μm。在该范围内，可以在用于活化p型层的热处理期间从凹部有效地去除氢。此外，可以减小元胞尺寸，并且可以增大沟槽的侧壁面积，从而改善电特性。
在本发明中，沟槽的侧壁优选地是a面，并且凹部的侧壁优选地是m面。由此，提高了沟槽的平面图案和凹部的平面图案的再现性。
在本发明中，a减b优选地为0.8μm至1.9μm。在该范围内，可以更大程度地抑制沟槽的角处的电流集中。另外，半导体装置优选地是垂直沟槽栅型场效应晶体管。
在本发明的另一方面，提供了一种用于制造半导体装置的方法，该方法包括：
在具有c面主表面的III族氮化物半导体层上形成蚀刻掩模；
使用具有内切圆直径为0.8μm至2.0μm的正六边形图案的光掩模，在蚀刻掩模上形成抗蚀剂层，所述抗蚀剂层具有内切于正六边形的圆形图案的开口；
通过干法蚀刻在抗蚀剂层的开口中暴露的蚀刻掩模，在该蚀刻掩模中形成圆形图案的开口；
通过干法蚀刻在蚀刻掩模的开口中暴露的半导体层来形成圆形图案的凹槽；
通过湿法蚀刻凹槽的侧壁以在凹槽的侧壁上暴露m面来形成正六边形图案的凹槽。
凹槽的深度优选地为0.2μm至0.5μm，以提高凹槽图案的再现性并且更容易形成凹槽。
光掩模的正六边形的边优选地与半导体层的m轴方向或a轴方向平行，以提高凹槽图案的再现性并且更容易形成凹槽。
半导体装置优选地是具有凹部结构的垂直FET，并且凹槽优选地是形成有体电极的凹部。在具有凹部结构的垂直FET中，凹部通常是用于设计装置的最小图案。因此，本发明适用于形成凹部。
根据本发明，可以抑制沟槽的角处的电流集中。根据另一发明的用于制造半导体装置的方法，可以在III族氮化物半导体层上容易地形成具有小图案的凹槽。
附图说明
由于参考结合附图考虑的以下对优选实施方式的详细描述会更好地理解本发明的各种其他目的、特征以及许多附带优点，因此将容易地理解本发明的各种其他目的、特征以及许多附带优点，在附图中：
图1是根据第一实施方式的半导体装置的结构的视图；
图2是示出沟槽T1和凹部R1的图案的视图；
图3A至图3D是示出用于制造根据第一实施方式的半导体装置的过程的概图；
图4是示出沟槽T1和凹部R1的图案的视图；
图5是示出沟槽T1和凹部R1的图案的视图；
图6A至图6D是根据第二实施方式的制造方法中的用于形成凹部R1的过程的概图；
图7是示出第二实施方式中的光掩模M2的图案与抗蚀剂层RS1的开口之间的关系的视图；
图8是示出第二实施方式中的蚀刻掩模M1的开口图案与凹部R1的图案之间的关系的视图；
图9A至图9B是图8的截面图；
图10是示出根据第二实施方式的变型的凹部R1和沟槽T1的平面图案的视图。
具体实施方式
接下来将参照附图描述本发明的具体实施方式。然而，这些实施方式不应被解释为将本发明限制于这些实施方式。
第一实施方式
图1是示出根据第一实施方式的半导体装置的结构的视图。如图1所示，根据第一实施方式的半导体装置是沟槽栅型FET，其包括衬底110、第一n型层120、p型层130、第二n型层140、沟槽T1、凹部R1、栅绝缘膜F1、栅电极G1、源电极S1、体电极B1以及漏电极D1。
衬底110是由具有c面主表面并且厚度为300μm的Si掺杂的n型GaN制成的平坦衬底。Si浓度为1×1018/cm3。衬底可以由能够用作用于III族氮化物半导体的生长衬底的任何导电材料制成。例如，可以使用ZnO和Si。然而，就晶格匹配而言，如本实施方式中一样，优选地使用GaN衬底。
第一n型层120是沉积在衬底110(衬底110的一个表面100a)上的具有c面主表面的Si掺杂的n型GaN层。第一n型层120的厚度为10μm并且Si浓度为1×1016/cm3。
p型层130是沉积在第一n型层120上的具有c面主表面的Mg掺杂的p型GaN层。p型层130的厚度为1.0μm，并且Mg浓度为2×1018/cm3。p型层130在平行于其主表面的面中具有Mg活化率(关于与Mg结合的氢的浓度的还原率)分布。在距凹部R1更远的区域中，Mg活化率较低。p型层130的在沟槽T1的角T1d附近的Mg活化率低于p型层130的在沟槽T1的侧壁T1b附近的其他区域中的Mg活化率(换句话说，p型层130的在沟槽T1的角T1d附近的氢浓度高于p型层130的在沟槽T1的侧壁T1b附近的其他区域中的氢浓度)。
第二n型层140是沉积在p型层130上的具有c面主表面的Si掺杂的n型GaN层。第二n型层140的厚度为0.2μm并且Si浓度为1×1018/cm3。
沟槽T1是在第二n型层140的表面上的预定位置处形成的凹槽，并且具有穿过第二n型层140和p型层130并到达第一n型层120的深度。第一n型层120暴露在沟槽T1的底表面T1a中。第一n型层120、p型层130和第二n型层140暴露在沟槽T1的侧壁T1b上。p型层130的在沟槽T1的侧壁T1b上暴露的侧表面是用作第一实施方式的FET中的沟道的区域。沟槽T1的侧壁T1b是a面(11-20)，并且在该a面上形成有微小的不规则物。这些不规则物使得能够加宽沟槽T1的侧壁T1b的区域，从而改善半导体装置的电特性。
由Al2O3制成的栅绝缘膜F1沿着沟槽T1的底表面T1a、侧壁T1b和顶表面T1c以膜的形式连续地形成。沟槽T1的顶表面是第二n型层140的表面，并且是沟槽T1的侧壁T1b附近的区域。栅绝缘膜F1的厚度为100nm。栅绝缘膜F1可以由SiO2、SiN、SiON、AlN、AlON、ZrON、HfO2、ZrO2以及除Al2O3之外的其他材料制成。栅绝缘膜F1不一定是单层，而可以是多层。
栅电极G1在栅绝缘膜F1上形成。即，栅电极G1经由栅绝缘膜F1在沟槽T1的底表面Tla、侧壁T1b和顶表面T1c上以膜的形式连续地形成。栅电极G1由Al制成。
凹部R1是在第二n型层140的表面上未形成栅绝缘膜F1的区域中设置的凹槽，并且具有穿过第二n型层140并到达p型层130的深度。p型层130暴露在凹部R1的底表面中。p型层130和第二n型层140暴露在凹部R1的侧壁上。凹部R1的侧壁是m面(10-10)。
图2是示出沟槽T1和凹部R1的平面图案的视图。如图2所示，根据第一实施方式的半导体装置具有其中正六边形元胞以蜂窝状图案布置的平面图案。半导体层(第一n型层120、p型层130和第二n型层140)被沟槽T1划分为正六边形图案。即，第二n型层140和p型层130被沟槽T1划分为正六边形图案，并且第一n型层120是公共层。
凹部R1具有包含在通过沟槽T1划分的半导体层(第二n型层140)的正六边形图案中的小的正六边形图案，该小的正六边形图案是通过以相同中心缩小半导体层(第二n型层140)的正六边形而获得的。凹部的正六边形图案相对于半导体层(第二n型层140)的正六边形旋转30°。
在凹部R1的图案不旋转的常规结构中，在沟槽T1的侧壁T1b处Mg活化率几乎相等，并且当装置导通时电流在沟槽T1的角T1d处集中。另一方面，在凹部R1的图案旋转的第一实施方式中，p型层130的在沟槽T1的角T1d处的Mg活化率低于p型层130的属于沟槽T1的侧壁T1b的其他区域中的Mg活化率，从而抑制了沟槽T1的角T1d处的电流集中。这是因为，当将平面图中从沟槽T1的角T1d到凹部R1的最短距离定义为a并且将从沟槽T1的边T1e到凹部R1的最短距离定义为b时，a减b的值由于旋转凹部R1的图案而变大。
凹部R1的图案不一定旋转30°。凹部R1可以具有任何图案，只要图案被旋转以使得在平面图中凹部R1的边与沟槽T1的边不平行即可。即，旋转角度可以在0°至30°的范围内。然而，为了抑制沟槽T1的角T1d处的电流集中，图案优选地旋转25°至35°，并且最优选地旋转30°以使得a减b的值最大。
此外，a减b优选地为0.8μm至1.9μm。在该范围内，可以抑制沟槽T1的角T1d处的电流集中。a减b更优选地为1.0μm至1.6μm。
凹部R1的正六边形的内切圆的直径优选地为0.8μm至2.0μm。在该范围内，可以在用于活化p型层130的热处理期间从p型层130有效地去除氢。即，凹部R1被用作窗口，其中通过该窗口将与p型层130中的Mg结合并由于热处理而变得自由的氢排出。此外，可以减小元胞尺寸，并且可以增大沟槽的侧壁面积，从而改善电特性。凹部R1的正六边形的内切圆的直径更优选地为0.9μm至1.5μm，并且进一步优选地为1.0μm至1.2μm。
凹部R1不一定是正六边形，也可以是任意多边形图案，其中，在平面图中凹部R1的边与沟槽T1的边不平行，并且a减b的值大于0。然而，就设计或形成的容易度而言，凹部R1的图案优选地是通过缩小并旋转半导体层的每个元胞中的正六边形图案(第二n型层140的图案)而获得的图案。
体电极B1在凹部R1的底表面中形成。体电极B1由Pd制成。
源电极S1在体电极B1和第二n型层140上连续形成。源电极S1由Ti/Al制成。
漏电极D1在衬底110的背表面(与形成有第一n型层120的表面相对的表面100b)上形成。漏电极D1由与源电极S1的材料相同的材料制成，并且由Ti/Al制成。
在根据第一实施方式的半导体装置中，p型层130在其表面中具有Mg活化率分布。在距凹部R1更远的区域中，Mg活化率较低。p型层130的在沟槽T1的角T1d附近的Mg活化率低于p型层130的在沟槽T1的侧壁T1b附近的其他区域中的Mg活化率。因此，在根据第一实施方式的半导体装置导通时，沟槽T1的角T1d处的电流集中被抑制并且导通电阻减小。
接下来，将参照附图描述用于制造根据第一实施方式的半导体装置的过程。
首先，制备具有c面主表面的n型GaN衬底110。然后，通过MOCVD顺序地形成第一n型层120、p型层130和第二n型层140(参照图3A)。在MOCVD中，氨气(NH3)被用作氮源，并且三甲基镓(Ga(CH3)3:TMG)被用作镓源。三甲基铟(In(CH3)3:TMI)被用作铟源，并且三甲基铝(Al(CH3)3:TMA)被用作铝源。硅烷(SiH4)被用作n型掺杂气体，并且双环戊二烯基镁(Mg(C5H5)2:CP2Mg)被用作p型掺杂气体。氢气或氮气用作载气。
通过对第二n型层140的表面上的预定位置进行干法蚀刻来形成沟槽T1(参照图3B)。沟槽T1具有其中半导体层的图案(第二n型层140的图案)的正六边形以蜂窝状图案布置的图案，并且沟槽T1的侧壁T1b是a面。执行干法蚀刻直到第一n型层120暴露。诸如Cl2、SiCl4和CCl4的基于氯的气体被用于干法蚀刻。可以使用诸如ICP蚀刻的任何干法蚀刻方法。
使用TMAH(四甲基氢氧化铵)溶液执行湿法蚀刻。可以使用TMAH溶液对III族氮化物半导体的除了c面之外的面进行湿法蚀刻，并且进行湿法蚀刻直到m面暴露。此处，沟槽T1的侧壁T1b是a面。因此，沟槽T1的侧壁T1b被蚀刻成包括m面的锯齿图案，从而增加了沟槽T1的侧壁T1b的面积，并改善了半导体装置的电特性。除了TMAH之外，还可以使用NaOH(氢氧化钠)、KOH(氢氧化钾)和H3PO4(磷酸)作为湿法蚀刻溶液。
随后，通过在第二n型层140的表面上的预定位置处进行干法蚀刻来形成凹部R1(参照图3C)。执行蚀刻直到p型层130暴露。蚀刻气体与形成沟槽T1时的蚀刻气体相同。
此处，凹部R1的平面图案是通过以相同中心缩小第二n型层140的正六边形而得到的正六边形，并且是相对于第二n型层140的正六边形旋转了30°的正六边形图案。
在第一实施方式中，在形成沟槽T1之后形成凹部R1。然而，可以在形成凹部R1之后形成沟槽T1。
在凹部R1形成之后，可以使用TMAH溶液对凹部R1的侧壁进行湿法蚀刻。可以更精确地形成凹部R1的正六边形图案。所使用的湿法蚀刻溶液与对沟槽T1的侧壁T1b进行湿法蚀刻时使用的湿法蚀刻溶液相同。
然后，通过在氮气气氛中进行加热来活化p型层130。从暴露在凹部R1的底表面中的p型层130有效地去除氢，从而有效地活化p型层130中的Mg。几乎不会从沟槽T1的侧壁T1b去除氢。
在该热处理中，从更靠近凹部R1的区域更容易去除p型层130中的氢，而从更远离凹部R1的区域更难以去除p型层130中的氢。另一方面，如上所述，没有从沟槽T1的侧壁T1b去除氢。因此，p型层130的氢浓度出现根据凹部R1的图案的分布。
在凹部R1的正六边形图案相对于第二n型层140的正六边形图案不旋转的常规图案中，从沟槽T1的角T1d到凹部R1的最短距离a与从沟槽T1的边T1e到凹部R1的最短距离b之间的差a减b小。因此，p型层130的在沟槽的角T1d附近去除的氢的量与p型层130的在沟槽T1的每个边的中心附近去除的氢的量几乎没有差异，并且Mg活化率几乎没有差异。结果，在凹部R1的常规图案中，在p型层130的在沟槽T1的侧壁T1b附近的区域中，Mg活化率几乎恒定。
另一方面，在凹部R1的正六边形图案相对于第二n型层140的正六边形图案旋转了30°的第一实施方式中，与常规图案相比，从沟槽T1的角T1d到凹部R1的最短距离a与从沟槽T1的边T1e到凹部R1的最短距离b之间的差a减b较大。因此，p型层130的在沟槽的角T1d附近去除的氢的量与p型层130的在沟槽T1的每个边的中心附近去除的氢的量存在差异，并且Mg活化率存在差异。结果，在第一实施方式中的凹部R1的图案中，p型层130的在沟槽T1的角T1d附近的Mg活化率低于p型层130的在沟槽T1的侧壁T1b附近的其他区域中的Mg活化率。
通过ALD(原子层沉积)在沟槽T1的底表面T1a和侧壁T1b上以及在第二n型层140的表面上在沟槽T1附近形成栅绝缘膜F1(参见图3D)。
通过剥离(lift-off)顺序地形成栅电极G1、体电极B1和源电极S1。另外，通过剥离在衬底110的背表面上形成漏电极D1。电极形成的顺序不限于此，并且可以以任何顺序形成电极。因此，制造出如图1所示的根据第一实施方式的半导体装置。
第一变型
在第一实施方式中，由沟槽T1划分的元胞中的每个元胞具有正六边形图案，半导体层被划分为正六边形图案，并且元胞以蜂窝状图案布置。然而，图案不限于此。例如，可以以三角形晶格或正方形晶格布置正方形。凹部R1可以具有任何平面图案，只要它是包含在半导体层(第二n型层140)的平面图案中的这样的正多边形即可：该正多边形的边与半导体层的平面图案的边不平行，并且当将平面图中从沟槽的角到凹部的最短距离定义为a并且将从沟槽的边到凹部的最短距离定义为b时，a>b。
当通过沟槽T1将半导体层划分成正多边形时，凹部R1优选地具有通过以相同中心缩小并旋转正多边形而获得的图案。图4示出了示例。图4示出了其中半导体层(第二n型层140)被划分成元胞以便具有正方形图案的图案，元胞以正方形晶格布置，并且凹部R1具有通过以相同中心缩小每个元胞的正方形而获得的图案。在这种情况下，凹部R1的正方形相对于半导体层(第二n型层140)的正方形优选地旋转45°，以使得a减b为最大值(参照图4)。
由沟槽T1划分的元胞中的每个元胞可以具有长矩形图案或长六边形，并且元胞可以以条带布置。在这种情况下，可以在纵向方向上以预定间隔布置具有正多边形图案的多个凹部R1。图5示出了示例。图5示出了其中半导体层具有长六边形图案的图案，并且在半导体层的长六边形中在纵向方向上布置有具有正六边形图案的多个凹部R1。该长六边形是通过延伸六边形的两个平行的边而获得的。凹部R1的正六边形的每个边相对于半导体层的长六边形的每个边具有30°的角度。
第二实施方式
第二实施方式涉及用于制造根据第一实施方式的沟槽栅型垂直场效应晶体管(FET)的凹部R1的方法。半导体装置(FET)具有与图1所示的第一实施方式的结构相同的结构。图1中的第一n型层120、p型层130和第二n型层140对应于制造方法发明中的半导体层。
在第二实施方式中的制造方法中，凹部R1的正六边形的内切圆的直径优选地为0.8μm至2.0μm。虽然这样的小尺寸的凹部R1难以形成，但是通过根据第二实施方式的制造方法可以更容易地形成这样的小尺寸的凹部R1。凹部R1的正六边形的内切圆的直径更优选地为0.9μm至1.5μm，并且进一步优选地为1.0μm至1.2μm。
凹部R1可以具有任何深度，只要深度到达p型层130即可。然而，凹部R1的深度优选地为0.2μm至0.5μm。在该范围内，凹部R1的正六边形图案的再现性提高。凹部R1的深度更优选地为0.2μm至0.4μm，并且进一步优选地为0.25μm至0.3μm。
如第一实施方式中所描述的，执行从图3A至图3B的沟槽形成步骤。第二实施方式的制造方法在形成图3C所示的凹部R1的方法方面具有特征。在第二n型层140的表面上的预定位置处形成蚀刻掩模M1，并且通过对在蚀刻掩模M1的开口中暴露的第二n型层140的表面进行干法蚀刻来形成凹部R1(参照图3C)。执行蚀刻，直到p型层130暴露。
接下来将参照图6A至图6D详细描述用于形成凹部R1的方法。首先，在第二n型层140上形成由SiO2制成的蚀刻掩模M1(参照图6A)。除了SiO2之外，蚀刻掩模M1可以由SiN制成。
随后，抗蚀剂层RS1被形成，以便通过光刻在蚀刻掩模M1上的预定位置处具有圆形图案的开口(参照图6B)。如图7所示，抗蚀剂层RS1的光刻中使用的光掩模M2具有正六边形图案，该正六边形的内切圆的直径为0.8μm至2.0μm。当抗蚀剂为正性时，光掩模M2具有正六边形开口图案。然而，当抗蚀剂为负性时，光掩模M2具有与凹部R1相对应的正六边形的遮蔽图案，并且在其他区域中具有开口图案。当正六边形的内切圆的直径为2μm时，2μm是在光刻中使用的曝光装置的分辨率极限，并且图案保真度差。因此，当使用具有0.8μm至2μm的内切圆直径的正六边形图案的光掩模M2时，正六边形用作OPC，抗蚀剂层RS1的开口具有正六边形的内切圆图案(参照图7)。结果，可以以良好的再现性形成具有内切圆图案的开口的抗蚀剂层RS1。
如图6C所示，以抗蚀剂层RS1作为掩模对暴露在抗蚀剂层RS1的开口中的蚀刻掩模M1进行干法蚀刻。基于氟的气体用作蚀刻气体。执行干法蚀刻，直到第二n型层140暴露。干法蚀刻方法例如ICP蚀刻。因此，形成了具有通过照原样转移抗蚀剂层RS1的图案而获得的图案的蚀刻掩模M1。即，形成了在与抗蚀剂层RS1的开口相同的位置处具有相同的圆形开口的蚀刻掩模M1(参照图6C)。
如图6D所示，去除抗蚀剂层RS1，并且以蚀刻掩模M1作为掩模对暴露在蚀刻掩模M1的开口中的第二n型层140进行干法蚀刻。基于氟的气体用作蚀刻气体。执行干法蚀刻直到p型层130暴露。因此，形成了具有通过照原样转移蚀刻掩模M1的图案而获得的图案的凹部R1。即，在与蚀刻掩模M1的开口相同的位置处形成了作为相同圆形凹槽的凹部R1(参照图6D)。
如图9A和图9B所示，在留下蚀刻掩模M1的情况下使用TMAH溶液对凹部R1的侧壁进行湿法蚀刻。如上所述，进行使用TMAH溶液的湿法蚀刻，直到m面暴露。因此，不对圆形凹部R1的m面暴露的区域进行湿法蚀刻，而在圆形凹部R1的其他区域中进行湿法蚀刻直到m面暴露。除了TMAH之外，NaOH(氢氧化钠)、KOH(氢氧化钾)和H3PO4(磷酸)也可以用作湿法蚀刻溶液。
结果，凹部R1被湿法蚀刻为正六边形图案。凹部R1的侧壁都是GaN的m面。如图8所示，凹部R1的正六边形是外接蚀刻掩模M1的圆形开口的正六边形。因此，凹部R1的正六边形与光刻中使用的光掩模M2的正六边形或者通过使光掩模M2的正六边形绕中心轴旋转而获得的正六边形几乎相同。之后，蚀刻掩模M1被去除。
图8示出了蚀刻掩模M1的开口图案和湿法蚀刻之后的凹部R1的图案。图9A示出了沿图8中的线A-A的横截面，并且图9B示出了沿图8中的线B-B的横截面。如图9A所示，由于a面随着凹部R1的侧壁在A-A横截面方向上暴露，因此进行湿法蚀刻直至m面暴露，并且在蚀刻掩模M1的开口的侧表面与第二n型层140的侧表面之间形成台阶。即，在图9A中，两个相邻的m面的交线出现在凹部R1的侧壁上。另一方面，如图9B所示，由于m面随着凹部R1的侧壁在B-B横截面方向上暴露，因此不执行湿法蚀刻，并且在蚀刻掩模M1的开口的侧表面与第二n型层140的侧表面之间没有形成台阶。
因此，可以容易地形成具有0.8μm至2μm的内切圆直径的正六边形图案的凹部R1，而无需使用复杂的掩模图案。
为了提高凹部R1的正六边形图案的再现性并容易地形成凹部R1的正六边形图案，优选地执行以下操作。用于形成抗蚀剂层RS1的光掩模M2的正六边形的内切圆的直径(图7)优选地为0.9μm至1.5μm，并且更优选地为1.0μm至1.2μm。半导体层中的凹部R1的深度优选地为0.2μm至0.5μm，更优选地为0.2μm至0.4μm，并且进一步优选地为0.25μm至0.3μm。光掩模M2的正六边形的边优选地与第二n型层140的m轴方向或a轴方向平行。
在第一实施方式和第二实施方式中，在形成沟槽T1之后形成凹部R1。然而，可以在形成凹部R1之后形成沟槽T1。
通过在氮气气氛中进行加热来活化p型层130。从通过凹部R1暴露的p型层130有效地去除氢，并且可以有效地活化p型层130。
通过ALD在沟槽T1的底表面T1a和侧壁T1b上以及在第二n型层140的表面上在沟槽T1附近形成栅绝缘膜F1(参照图3D)。
通过剥离顺序地形成栅电极G1、体电极B1和源电极S1。另外，在衬底110的背表面上形成漏电极D1。形成电极的顺序不限于此，并且可以以任何顺序形成电极。因此，制造出如图1所示的根据第一实施方式的半导体装置。
由以上可知，可以在不设计复杂掩模(例如OPC)的情况下通过用于制造根据第一实施方式的半导体装置的方法容易地形成具有0.8μm至2.0μm的内切圆直径的凹部R1。此外，可以使凹部R1变小。结果，还可以使根据第一实施方式的半导体装置的元胞变小，并且可以使用作沟道的沟槽T1的侧壁的总面积变大，从而改善通过根据第二实施方式的制造方法制造的半导体装置的电特性。例如，正六边形元胞的内切圆的直径可以是1.0μm至1.2μm。
第二变型
在第二实施方式中，正六边形凹部R1的侧壁是m面，并且通过沟槽T1以岛屿形状留下的正六边形的侧壁是a面。然而，如图10所示，正六边形凹部R1的侧壁可以是m面，并且通过沟槽T1以岛屿形状留下的正六边形的侧壁也可以是m面。即，在图1中侧壁T1b可以是m面，并且可以在m面上形成沟道。在这种情况下，在通过图3B所示的干法蚀刻形成沟槽T1之后，当以图3C所示的湿法蚀刻暴露出m面时蚀刻停止。因此，沟槽T1(图1)的六个侧壁T1b都是m面。在这种情况下，凹部R1的侧壁和沟槽T1的周边侧壁是平行的并且是m面。
第三变型
在第二实施方式中，本发明用于形成垂直FET的凹部R1。然而，本发明不限于凹部R1的形成，并且还可以应用于任何凹槽的形成。在设计垂直FET时，凹部R1通常具有最小图案。因此，本发明适于形成垂直FET的凹部R1。
第二实施方式是沟槽栅型FET。然而，该实施方式也可以应用于任何半导体装置，例如二极管、IGBT和HFET。
本发明可以应用于诸如FET的半导体装置。

Claims (12)

1.一种半导体装置，包括：
III族氮化物半导体层，其包括第一n型层、形成在所述第一n型层上的p型层以及形成在所述p型层上的第二n型层；
沟槽，其具有从所述第二n型层的表面到达所述第一n型层的深度，并且将所述半导体层划分成元胞以具有预定的平面图案；以及
凹部，其具有从所述第二n型层的表面到达所述p型层的深度，
其中，所述凹部的平面图案是包含在所述半导体层的平面图案中的正多边形，所述正多边形的边与所述半导体层的平面图案的边不平行，当将平面图中从所述沟槽的角到所述凹部的最短距离定义为a并且将从所述沟槽的边到所述凹部的最短距离定义为b时，a>b，并且
所述p型层的在所述沟槽的角附近的Mg活化率低于所述p型层的在所述沟槽的侧壁附近的其他区域中的Mg活化率。
2.根据权利要求1所述的半导体装置，其中：
所述沟槽具有如下平面图案：在所述平面图案中，所述半导体层的平面图案的正六边形以蜂窝状图案布置，并且
所述凹部具有正六边形的平面图案，其中，所述正六边形的平面图案是通过以相同中心缩小所述半导体层的平面图案的正六边形而获得的，并且相对于所述半导体层的平面图案的正六边形旋转。
3.根据权利要求2所述的半导体装置，其中，所述凹部的平面图案相对于所述半导体层的平面图案的正六边形旋转25°至35°。
4.根据权利要求2所述的半导体装置，其中，所述凹部的平面图案的正六边形的内切圆的直径为0.8μm至2.0μm。
5.根据权利要求1至4中任一项所述的半导体装置，其中，所述沟槽的侧壁是a面，并且所述凹部的侧壁是m面。
6.根据权利要求1至4中任一项所述的半导体装置，其中，a减b是0.8μm至1.9μm。
7.根据权利要求5所述的半导体装置，其中，a减b是0.8μm至1.9μm。
8.根据权利要求1至4中任一项所述的半导体装置，其中，所述半导体装置是垂直沟槽栅型场效应晶体管。
9.一种用于制造半导体装置的方法，所述方法包括：
在具有c面主表面的III族氮化物半导体层上形成蚀刻掩模；
使用具有内切圆直径为0.8μm至2.0μm的正六边形图案的光掩模，在所述蚀刻掩模上形成抗蚀剂层，所述抗蚀剂层具有内切于正六边形的圆形图案的开口；
通过干法蚀刻在所述抗蚀剂层的开口中暴露的所述蚀刻掩模，在所述蚀刻掩模中形成圆形图案的开口；
通过干法蚀刻在所述蚀刻掩模的所述开口中暴露的所述半导体层来形成圆形图案的凹槽；
通过湿法蚀刻所述凹槽的侧壁以在所述凹槽的侧壁上暴露m面来形成正六边形图案的凹槽。
10.根据权利要求9所述的用于制造半导体装置的方法，其中，所述光掩模的正六边形的边与所述半导体层的m轴方向或a轴方向平行。
11.根据权利要求9所述的用于制造半导体装置的方法，其中，所述凹槽的深度为0.2μm至0.5μm。
12.根据权利要求9至11中任一项所述的用于制造半导体装置的方法，其中，所述半导体装置是具有凹部结构的垂直场效应晶体管，并且所述凹槽是形成有体电极的凹部。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7151620B2 (ja) * 2019-05-15 2022-10-12 株式会社デンソー 半導体装置の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040217418A1 (en) * 2003-05-01 2004-11-04 Semiconductor Components Industries, Llc. Method of forming a transistor and structure therefor
CN104183636A (zh) * 2013-05-24 2014-12-03 富士通株式会社 半导体器件及其制造方法
JP2015115430A (ja) * 2013-12-11 2015-06-22 豊田合成株式会社 半導体装置およびその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008226914A (ja) * 2007-03-08 2008-09-25 Rohm Co Ltd ＧａＮ系半導体素子
JP2009117820A (ja) 2007-10-16 2009-05-28 Rohm Co Ltd 窒化物半導体素子および窒化物半導体素子の製造方法
JP5442229B2 (ja) * 2008-09-04 2014-03-12 ローム株式会社 窒化物半導体素子の製造方法
JP5110153B2 (ja) * 2010-11-08 2012-12-26 住友電気工業株式会社 半導体装置およびその製造方法
JP2015125441A (ja) 2013-12-27 2015-07-06 キヤノン株式会社 レンズ鏡筒、及び撮像装置
JP2015159138A (ja) 2014-02-21 2015-09-03 豊田合成株式会社 半導体装置およびその製造方法
JP6194516B2 (ja) * 2014-08-29 2017-09-13 豊田合成株式会社 Ｍｉｓ型半導体装置
JP6515842B2 (ja) * 2016-03-10 2019-05-22 豊田合成株式会社 半導体装置
JP2020145316A (ja) * 2019-03-06 2020-09-10 豊田合成株式会社 半導体装置
JP7204570B2 (ja) * 2019-04-15 2023-01-16 株式会社東芝 半導体装置及びその製造方法
JP7476485B2 (ja) * 2019-05-17 2024-05-01 富士電機株式会社 窒化物半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040217418A1 (en) * 2003-05-01 2004-11-04 Semiconductor Components Industries, Llc. Method of forming a transistor and structure therefor
CN104183636A (zh) * 2013-05-24 2014-12-03 富士通株式会社 半导体器件及其制造方法
JP2015115430A (ja) * 2013-12-11 2015-06-22 豊田合成株式会社 半導体装置およびその製造方法

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