CN111627891B - 半导体结构及芯片的封装方法 - Google Patents

Abstract

本发明提供了一种半导体结构及芯片的封装方法，导电牺牲图案至少将不同引出端组中的引出端临时短接，相当于将不同引出端组中的引出端之间的器件结构或介质被临时短路，在将芯片安装至线路板上时，同一引出端组中的引出端在工作时电压相同，相当于同一引出端组中的引出端之间已经实现金属互联，无需进行ESD防护，而不同引出端组中的引出端之间，即使某些引出端被接触后引入了静电电荷，静电电荷也会从引出端进入导电牺牲图案中，最后以诸如热量等形式消耗掉，不会进入芯片中进而导致不同引出端组中的引出端之间的器件结构或介质被击穿，实现了ESD防护功能。

Description

半导体结构及芯片的封装方法

技术领域

本发明涉及半导体制备技术领域，尤其是一种半导体结构及芯片的封装方法。

背景技术

芯片制备完成后，与芯片内部的器件结构电性连接的引出端会露出于芯片的表面。在进行芯片封装时，首先会将芯片安装至线路板上，此时当外界物体(人或机械)与裸露的引出端接触时，引入的静电电荷会通过引出端进入芯片中，形成瞬间的高压/大电流，当电压或电流超过器件结构能够承受的最大值后，静电电荷将以极短的瞬间在具有压差的引出端之间放电，产生静电释放(Electro-Static discharge，ESD)现象，使得具有压差的引出端之间的器件结构或者介质被击穿，导致芯片老化甚至被损坏，降低了生产成品率。

通常可以在可能产生ESD现象的引出端处并联放电二极管来防止ESD现象，但是对于诸如MEMS芯片等不采用半导体前道工艺的芯片而言，难以在芯片制造过程中同时集成制备放电二极管，因此也就无法进行ESD防护，并且，通过并联放电二极管的方法进行ESD防护也会增加芯片的面积和成本。

发明内容

本发明的目的在于提供一种半导体结构及芯片的封装方法，以解决现有技术中的芯片难以通过并联放电二极管的方式来进行ESD防护以及利用并联放电二极管的方式导致芯片的面积和成本上升的问题。

为了达到上述目的，本发明提供了一种半导体结构，包括：

芯片，所述芯片具有至少两个引出端组，同一引出端组中的引出端在工作时电压相同，不同引出端组中的引出端在工作时的电压不同；以及，

导电牺牲图案，形成于所述芯片的表面，所述导电牺牲图案用于将不同引出端组中的引出端临时短接，且所述导电牺牲图案至少露出每个所述引出端的部分顶面。

可选的，所述导电牺牲图案还用于将同一引出端组中的至少两个引出端短接。

可选的，所述导电牺牲图案还用于将所有引出端均短接。

可选的，所述导电牺牲图案为一体结构；或者，所述导电牺牲图案包括至少两个第一图案，所述至少两个第一图案之间电性隔离。

可选的，所述导电牺牲图案至少覆盖所述引出端的部分顶面，以与所述引出端电性连接。

可选的，所述导电牺牲图案中具有与若干所述引出端一一对应的开口，所述开口露出对应的引出端的部分顶面。

可选的，所述导电牺牲图案的电阻率小于100Ω·CM。

可选的，所述导电牺牲图案的材质与所述引出端的材质以及所述芯片表面的材质均不同。

可选的，所述导电牺牲图案的材质包括未掺杂的锗材料、掺杂的锗材料、未掺杂的多晶硅、掺杂的多晶硅、砷化镓、钨材料、钼材料、钛材料或金属氮化物中的一种或多种。

可选的，所述芯片上还形成有导电图案，所述导电图案的顶面至少部分被露出所述芯片的表面，所述导电图案与所述引出端之间具有间隙，所述导电牺牲图案至少位于所述间隙上并延伸覆盖所述引出端的至少部分顶面以及所述导电图案的至少部分顶面，通过所述导电牺牲图案将所述导电图案与所述引出端电性连接。

可选的，所述导电图案为一体结构；或者，所述导电图案包括至少两个第二图案，所述至少两个第二图案之间电性隔离。

可选的，所述导电图案的电阻率小于所述导电牺牲图案的电阻率。

本发明还提供了一种芯片的封装方法，包括：

提供芯片，所述芯片中形成有至少两个引出端组，同一引出端组中的引出端在工作时电压相同，不同引出端组中的引出端在工作时的电压不同；

形成导电牺牲图案于所述芯片的表面，所述导电牺牲图案用于将不同引出端组中的引出端临时短接，且所述导电牺牲图案至少露出每个所述引出端的部分顶面；

将所述芯片安装至一线路板上，并将所述引出端与所述线路板上对应的焊盘电性连接；以及，

去除所述导电牺牲图案。

可选的，形成所述导电牺牲图案的步骤包括：

形成牺牲材料层于所述芯片的表面；以及，

对所述牺牲材料层进行图案化以形成所述导电牺牲图案。

可选的，对所述牺牲材料层进行图案化以形成所述导电牺牲图案的步骤包括：

去除部分所述牺牲材料层，剩余的牺牲材料层至少覆盖所述引出端的部分顶面以与所述引出端电性连接，剩余的牺牲材料层构成所述导电牺牲图案。

可选的，对所述牺牲材料层进行图案化以形成所述导电牺牲图案的步骤包括：

在所述牺牲材料层中形成若干开口，若干所述开口与若干引出端一一对应，所述开口露出对应的引出端的部分顶面，剩余的牺牲材料层至少覆盖所述引出端剩余的至少部分顶面以与所述引出端电性连接，剩余的牺牲材料层构成所述导电牺牲图案。

可选的，在形成所述芯片的引出端的同时，在所述芯片中形成导电图案，所述导电图案的顶面至少部分露出所述芯片的表面，所述导电图案与所述引出端之间具有间隙；以及，

在形成所述导电牺牲图案之后，所述导电牺牲图案至少位于所述间隙上并延伸覆盖所述引出端与所述导电图案的至少部分顶面，通过所述导电牺牲图案将所述导电图案与所述引出端电性连接。

可选的，所述导电图案的电阻率小于所述导电牺牲图案的电阻率。

可选的，通过释放工艺去除所述导电牺牲图案。

可选的，利用焊线和/或凸点将所述引出端与所述线路板上对应的焊盘电性连接。

本发明提供的半导体结构及芯片的封装方法具有如下有益效果：

1)导电牺牲图案至少将不同引出端组中的引出端临时短接(相当于将不同引出端组中的引出端之间的器件结构或介质被临时短路)，在将芯片安装至线路板上时，同一引出端组中的引出端在工作时电压相同(相当于同一引出端组中的引出端之间已经实现金属互联)，无需进行ESD防护，而不同引出端组中的引出端之间，即使某些引出端被接触后引入了静电电荷，静电电荷也会从引出端进入导电牺牲图案中，最后以诸如热量等形式消耗掉，不会进入芯片中进而导致不同引出端组中的引出端之间的器件结构或介质被击穿，实现了芯片在安装过程中的ESD防护功能；

2)所述导电牺牲图案至少露出每个所述引出端的部分顶面，不会影响将芯片安装至线路板上的步骤，并且由于导电牺牲图案是作为ESD防护的临时结构，为了不影响芯片的性能，后续可以利用诸如释放工艺直接去除，使得芯片能够正常工作，因而不会对芯片产生不良影响；

3)导电牺牲图案为一体结构时，相当于将导电牺牲图案连成整片，通过增加面积的方式降低了导电牺牲图案的电阻，且制备工艺更加简单；

4)考虑到便于去除的问题，导电牺牲图案的材质难以使用与引出端的材质相似的良好导体制成，而通过在芯片中形成导电图案，导电图案可以使用与引出端材质相同或相似的良好导体制成，导电图案与引出端之间具有间隙以进行电性隔离，利用导电牺牲图案搭接导电图案与引出端，由于此时导电牺牲图案的仅作为搭接作用，长度可以较短，从而可以更容易将两个引出端短接。

附图说明

图1a及图1b为本发明实施例一提供的一种半导体结构的结构示意图，其中，图1b为图1a中沿A-A’方向的剖面示意图；

图2a及图2b为本发明实施例一提供的另一种半导体结构的结构示意图，其中，图2b为图2a中沿A-A’方向的剖面示意图；

图3为本发明实施例一提供的芯片封装方法的流程图；

图4a～图4c为本发明实施例一提供的芯片封装方法的过程结构图，其中，图4b为图4a中沿A-A’方向的剖面示意图，图4c是将图4b中的芯片安装至线路板上的示意图；

图5为本发明实施例二提供的半导体结构的结构示意图；

图6a及图6b为本发明实施例三提供的一种半导体结构的结构示意图，其中，图6b为图6a中沿A-A’方向的剖面示意图；

图7为本发明实施例三提供的另一种半导体结构的结构示意图；

图8为本发明实施例四提供的一种半导体结构的结构示意图；

其中，附图标记为：

100-芯片；

101-器件结构；

200-导电牺牲图案；

201-开口；

300-导电图案；

200'-牺牲材料层；a1'、d2'-焊盘；

400-线路板；

a1、a2、b1、b2、c1、c2、d1、d2-引出端；

200a、200b、200c、200d、200e-第一图案；

300a、300b、300c、300d-第二图案。

具体实施方式

下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

实施例一

图1a及图1b为本发明实施例提供的一种半导体结构的结构示意图，其中，图1b为图1a中沿A-A’方向的剖面示意图。

结合图1a及图1b所示，所述半导体结构包括芯片100及导电牺牲图案200，所述芯片100具有一电性连接面，所述电性连接面例如是指封装过程中需将芯片安装在一线路板上的那一面，所述导电牺牲图案200被配置在所述电性连接面上并覆盖至少部分所述电性连接面。

所述芯片100的电性连接面例如为所述芯片100的正面(也即图1a及图1b中芯片100的上表面)，但不以此为限。

所述芯片100可以是CIS芯片、MEMS芯片或BIOS芯片等，也可以是任何需要进行ESD防护的芯片，此处不再一一举例说明。

所述芯片100中还可以形成有至少两个引出端组，用于将芯片100中的电极引出至所述电性连接面上，便于所述芯片100后续执行封装工艺，因而所述引出端的至少部分顶面被暴露出所述电性连接面。

本实施例中，同一引出端组中的引出端在工作时电压相同，不同引出端组中的引出端在工作时的电压不同。同一引出端组中的引出端在所述芯片100的制备时已经通过金属互连工艺实现了互联，从而在工作时具有相同的功能，需要施加相同的电压，彼此之间不存在电压差，后续封装时也可能会将同一引出端组中的引出端封装为芯片100的一个引脚，进而通过一个引脚为同一引出端组中的所有引出端同时施加电压。所以，同一引出端组中的引出端之间本身就是互联状态，不会产生ESD现象。而不同引出端组中的引出端之间则是可能电性连接有器件结构或是通过介质电性隔离的，在工作时实现不同的功能，需要施加不同的电压，所以不同引出端组中的任意两个引出端之间都存在压差，静电电荷可以在不同引出端组中的任意两个引出端之间放电，产生ESD现象，导致引出端之间的器件结构或者介质被击穿，进而导致芯片老化甚至被损坏。

举例而言，对于同一个芯片来说，不同类别的端口属于不同的引出端组，例如，电源线对应的引出端、地线对应的引出端、数据线对应的引出端、I/O口对应的引出端或复位线对应的引出端用于实现不同的功能，其必然是属于不同的引出端组。需要说明的是，同一类别的端口也可能属于不同的引出端组，比如，同一芯片中可能具有传输不同电压的电源线，其对应的引出端也属于不同的引出端组，例如提供1.5V电压的电源线和提供3.5V电压的电源线对应的引出端也是属于不同的引出端组。众所周知，芯片的端口种类繁多，此处不再一一解释说明。

可以理解的是，某些芯片由于设计原因，不同的引出端组之间也可能不会产生ESD效应，也就无需进行ESD防护，这种情况由于不在本发明的讨论范围之类，故将此类引出端归类为其他引出端，本实施例中所指的引出端，均是需要进行ESD防护的引出端。

进一步地，每个引出端组至少包括一个引出端，当然，在实际情况下，每个引出端组可能包括两个、三个、甚至数十个引出端，不同引出端组之间包含的引出端的数量可以相同或不同，本发明不作限制。

本实施例中所指的器件结构可以是用于实现诸如存储、运算、比较或控制等各种功能的结构，相应的，依据功能的不同，不同的芯片中可能形成有不同的器件结构。举例而言，所述器件结构可以是晶体管、电容结构、电阻结构或电感结构等，亦可以是由上述结构组合搭建而成的其他功能结构，在此不再一一举例说明。

具体的，如图1a及图1b所示，本实施例中，所述芯片100中具有四个引出端组，每个引出端组具有两个引出端，共计8个引出端。8个引出端分别为引出端a1、a2、b1、b2、c1、c2、d1、d2，其中，引出端a1、a2属于同一引出端组，引出端b1、b2属于同一引出端组，引出端c1、c2属于同一引出端组，引出端d1、d2属于同一引出端组。

本实施例中，引出端a1和引出端d2之间电性连接一器件结构101。具体的，引出端a1和引出端d2可以通过诸如导电插塞或再布线等互连结构与对应的器件结构101电性连接。当然，其他属于不同引出端组中的引出端之间也可以电性连接一个器件结构，或者属于不同引出端组中的引出端之间仅是通过介质电性隔离。

请继续参阅图1b所示，所述引出端a1、a2、b1、b2、c1、c2、d1、d2的顶面完全露出所述芯片100的电性连接面，以扩宽后续封装步骤的工艺窗口。但应理解，作为可选实施例，引出端的上表面可以部分露出所述芯片100的电性连接面，本发明不作限制。

如图1b所示，所述器件结构101例如具有两个电极，分别位于器件结构101的两端上，相应的，引出端a1、d2分布于所述器件结构101的两侧。但本发明不限于此，所述器件结构的两个电极也可以位于所述器件结构的同一端，相应的，不同引出端组中的两个引出端有可能是分布在器件结构的同一侧的，此处不再一一举例说明。

本实施例中，所述引出端a1、a2、b1、b2、c1、c2、d1、d2在芯片100的电性连接面上非规则排布。但在具体实施时，引出端a1、a2、b1、b2、c1、c2、d1、d2也可以是规则排布，这些引出端可以是位于芯片100的外围电路区的任何可能的位置，同一引出端组中的引出端可以聚集在一起，也可以分散排布，不同引出端组中的引出端亦同理。也就是说，可以根据设计需求以及芯片的具体结构调整引出端的排布方式。

请继续参阅图1a及图1b，所述芯片100的电性连接面上具有一导电牺牲图案200。本实施例中，所述导电牺牲图案200是一体结构，即，所述导电牺牲图案200是覆盖所述芯片100的电性连接面的一整面膜层(没有被电性隔离开的区域)，但在对应所述引出端a1、a2、b1、b2、c1、c2、d1、d2的区域上具有开口201，共计8个开口201，使得所述引出端a1、a2、b1、b2、c1、c2、d1、d2的顶面被所述开口201部分露出，以便于后续的封装。

进一步地，所述导电牺牲图案200可以覆盖所述引出端a1、a2、b1、b2、c1、c2、d1、d2的部分顶面。由此，所述导电牺牲图案200与所述引出端a1、a2、b1、b2、c1、c2、d1、d2电性连接，而所述导电牺牲图案200又是一体结构，从而通过所述导电牺牲图案200将引出端a1、a2、b1、b2、c1、c2、d1、d2均电性连接在一起。如此一来，不同引出端组中的引出端之间必然被临时短接，从而使得不同引出端组中的引出端所连接的器件结构被临时短接，从而实现ESD防护。

具体的，如图1b所示，当引出端a1被人体或机器触摸引入静电电荷时，由于引出端a1、d2之间的所述器件结构101被临时短路，所述静电电荷不会进入所述述器件结构101，而是进入所述导电牺牲图案200中被导走(如图1b中的箭头所示)，从而转换为热能消散，所述器件结构101被所述导电牺牲图案200保护，从而避免所述器件结构101被静电电荷产生的大电流/高电压击穿，实现了ESD防护。其他不同引出端组中的引出端引入静电电荷也是同样的原理，此处不再过多赘述。

本实施例通过一体成型的导电牺牲图案200将引出端a1、a2、b1、b2、c1、c2、d1、d2均电性连接在一起了，自然也将同一引出端组中的引出端短接了，但由于同一引出端组中的引出端之间本身就是通过金属互联的，因而同一引出端组中的引出端之间的短接实际上并不会产生不良影响。而且，将所有引出端全部电性连接在一起，制备工艺更为简单，且可减小所述导电牺牲图案200的电阻。当然，本发明并不限于将所有引出端全部电性连接在一起，只要能够将不同引出端组中的引出端临时短接即可实现一定程度的ESD防护。

为了使得所述导电牺牲图案200能够将不同引出端组中的引出端临时短接，尽量避免静电电荷进入所述器件结构中，任意两个短接的引出端之间的导电牺牲图案200的电阻需要小于短接的两个引出端之间的电阻。也就是说，可将两个引出端之间的导电牺牲图案200看作是导线，两个引出端之间的器件结构或介质看作是具体的电路元件，只有导线的电阻较小的情况下，电路元件才会被短路。本实施例中，所述导电牺牲图案的电阻率小于100Ω·CM，如此，任意两个短接的引出端之间的导电牺牲图案200的电阻较小。

所述导电牺牲图案200的材质优选为锗(Ge)材料，锗材料具有远优于氧化硅的电阻率(考虑到器件结构被击穿通常是器件结构中的诸如由氧化硅制成的栅氧被击穿，以及电性隔离电极之间的介质也通常是氧化硅制成)，所述导电牺牲图案200由锗材料制成可以较容易的将不同引出端组中的引出端临时短接。并且，在封装过程中，安装芯片至线路板上的步骤结束后，由外界接触造成ESD现象的可能性很低，所以在安装芯片至线路板上的步骤结束后即可考虑去除导电牺牲图案200。另外，锗材料不仅导电性较佳，还具有易去除的优点，其可以容易的被去除且基本不会对芯片100上的任何结构造成不良影响。具体实施时，可以使用双氧水释放方式去除锗材料。

作为可选实施例，所述导电牺牲图案200的材料还可以是未掺杂的多晶硅、掺杂的多晶硅、砷化镓、钨材料、钼材料、钛材料或诸如氮化钛等金属氮化物中的一种或多种。根据所述导电牺牲图案200材质的不同，去除所述导电牺牲图案200时可以采用蒸发、升华、超临界或气相腐蚀等其他可能的释放工艺去除，此处不再一一举例说明。

如图1a所示，本实施例中，所述导电牺牲图案200整层覆盖所述芯片100的电性连接面上的，也即是，在芯片100的电性连接面上能够被覆盖的区域上均形成了所述导电牺牲图案200。可以理解，所述导电牺牲图案200的面积越大，其电阻越小，ESD防护效果越佳。进一步地，所述导电牺牲图案200不仅可以覆盖芯片100的整个电性连接面，还可以延伸覆盖所述芯片100的侧面或下表面(与电性连接面相对的面)等，从而进一步降低所述导电牺牲图案200的电阻。

当然，如图2a及图2b所示，所述导电牺牲图案200也可以仅覆盖所述芯片100的部分电性连接面，引出端a1、a2、b1、b2、c1、c2、d1、d2分布在所述导电牺牲图案200的外缘，所述导电牺牲图案200搭接在所述引出端a1、a2、b1、b2、c1、c2顶面的部分区域上。这样一来，所述引出端a1、a2、b1、b2、c1、c2、d1、d2也可以通过所述导电牺牲图案200电性连接在一起，从而将不同引出端组中的引出端临时短接。

但应理解，相较于图1a和图1b所示的结构，图2a及图2b中的导电牺牲图案200对引出端的位置分布要求较高，并且，由于所述导电牺牲图案200的面积相对较小，电阻相对增大，为此，可以通过对所述锗材料进行掺杂或者增加所述导电牺牲图案200厚度的方式，来降低所述导电牺牲图案200的电阻。

需要说明的是，图1a、图1b、图2a及图2b中仅示意性的表示出所述导电牺牲图案200的两种可能的图形，实际上，所述导电牺牲图案200还可能具有其他开口，以露出所述芯片100上在封装时需要使用到的其他结构，也就是说，所述导电牺牲图案200的具体图形可以根据芯片100的具体结构进行调整。本实施例中，所述导电牺牲图案的材质与所述引出端的材质、所述芯片表面的材质以及所述芯片表面露出的其他结构的材质均不同，从而使得去除所述导电牺牲图案时，不会对芯片本身的结构造成不良影响。

图3为本发明实施例提供的一种半导体结构的形成方法的流程图。如图3所示，本实施例中的半导体结构的形成方法包括：

步骤S1：提供芯片，所述芯片中形成有至少两个引出端组，同一引出端组中的引出端在工作时电压相同，不同引出端组中的引出端在工作时的电压不同；

步骤S2：形成导电牺牲图案于所述芯片的表面，所述导电牺牲图案用于将不同引出端组中的引出端临时短接，且所述导电牺牲图案露出每个所述引出端的部分顶面；

步骤S3：将所述芯片安装至一线路板上，并将所述引出端与所述线路板上对应的焊盘电性连接；以及，

步骤S4：去除所述导电牺牲图案。

具体的，请参阅图4a和图4b，执行步骤S1，提供所述芯片100，所述芯片100内形成有引出端a1、a2、b1、b2、c1、c2、d1、d2，所述引出端a1、a2、b1、b2、c1、c2、d1、d2的顶面均露出所述芯片100的表面。在引出端a1、a2、b1、b2、c1、c2、d1、d2中，不同引出端组中的引出端之间电性连接有器件结构，或者通过介质电性隔离，图4b中仅示意出引出端a1、d2分别电性连接至所述器件结构101的两个电极上。

请继续参阅图4a和图4b，执行步骤S2，在所述芯片100的电性连接面上形成牺牲材料层200'，使得所述牺牲材料层200'覆盖所述芯片100的电性连接面，同时也覆盖所述引出端a1、a2、b1、b2、c1、c2、d1、d2的顶面。

本实施例中，所述牺牲材料层200'为锗材料。所述牺牲材料层200'可以采用本领域技术人员所熟习的各种适宜的工艺技术形成，例如，采用物理气相沉积工艺或者化学气相沉积形成。具体的，所述牺牲材料层200'的沉积可以选用化学气相沉积(CVD)法、物理气相沉积(PVD)法、原子层沉积(ALD)法、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种工艺。

进一步地，形成所述牺牲材料层200'的步骤还可以包括：执行化学机械研磨工艺，以使所述牺牲材料层200'的表面平整。

进一步地，请参阅图1a或图2a，对所述牺牲材料层200'进行图案化以形成所述导电牺牲图案200，使得所述导电牺牲图案200将不同引出端组中的引出端临时短接，且所述引出端a1、a2、b1、b2、c1、c2、d1、d2的部分顶面还露出所述导电牺牲图案200。

根据需要形成的导电牺牲图案200的不同，对所述牺牲材料层200'进行图案化时，可以刻蚀以去除部分所述牺牲材料层200'，剩余的牺牲材料层200'至少覆盖所述引出端a1、a2、b1、b2、c1、c2、d1、d2的部分顶面以与所述引出端电性连接，剩余的牺牲材料层200'构成所述导电牺牲图案200，具体可参考图2a。当然，对所述牺牲材料层200'进行图案化时，也可以刻蚀所述牺牲材料层200'以在所述牺牲材料层200'内形成开口201，所述开口201与引出端a1、a2、b1、b2、c1、c2、d1、d2一一对应，所述开口201露出对应的引出端的部分顶面，剩余的牺牲材料层200'至少覆盖所述引出端a1、a2、b1、b2、c1、c2、d1、d2剩余的顶面以与所述引出端a1、a2、b1、b2、c1、c2、d1、d2电性连接，剩余的牺牲材料层200'构成所述导电牺牲图案200，具体可参考图1a。

应理解，可以通过对所述牺牲材料层200'进行图案化所利用到的光罩的图案进行设计，从而可以得到不同的所述导电牺牲图案200，此处不再一一举例说明。

需要说明的是，形成所述半导体结构之后，还可以执行封装工艺。

执行步骤S3，请参阅图1b和图4c，将所述芯片100安装至一线路板400上。具体的，所述线路板400上形成有若干焊盘，例如通过引线键合工艺将所述引出端a1、a2、b1、b2、c1、c2、d1、d2与线路板400上对应的焊盘通过引线电性连接；或者也可以利用芯片100倒装工艺将引出端a1、a2、b1、b2、c1、c2、d1、d2与线路板400上对应的焊盘通过凸点电性连接，当然，还可以是其他封装工艺，此处不再一一举例说明。

举例而言，请继续参阅图4c，所述引出端a1、d2分别与所述线路板400上的焊盘a1'、d2'对应，分别利用一引线将引出端a1与焊盘a1'电性连接以及将引出端d2与焊盘d2'电性连接。

接着，执行步骤S4，本实施例中，将所述芯片100安装至所述线路板400之后，采用包含双氧水的溶液腐蚀所述导电牺牲图案200(双氧水释放)，直到完全去除所述导电牺牲图案200，使得所述芯片100可以正常工作。进一步地，双氧水对所述芯片100的表面的材质以及所述引出端具有极大的选择比，所以去除所述导电牺牲图案200时不会对所述芯片100以及所述引出端造成影响。

需要说明的是上述去除所述导电牺牲图案200的方法仅仅是示例性的，并不局限于该方法，本领域技术人员还可以根据所述导电牺牲图案200的材质选用其他的释放工艺。

实施例二

本实施例与实施例一不同之处在于，导电牺牲图案200并非是一体结构，而是包括至少两个(例如是5个)彼此之间电性隔离的第一图案。

图5为本实施例提供的半导体结构的结构示意图。结合图5所示，所述导电牺牲图案200包括第一图案200a、200b、200c、200d、200e。其中，第一图案200a是T型结构，其三个端部分别覆盖引出端a1、d2、b2的部分顶面并电性连接引出端a1、d2、b2，从而通过第一图案200a将引出端a1、d2、b2短接；第一图案200b也是T型结构，其三个端部分别覆盖引出端d2、b2、c2的部分顶面并电性连接引出端d2、b2、c2，从而通过第一图案200b将引出端d2、b2、c2短接；第一图案200c是直线结构，其两个端部分别覆盖引出端c1、b2的部分顶面并电性连接引出端c1、b2，从而通过第一图案200c将引出端c1、b2短接；第一图案200d是直线结构，其两个端部分别覆盖引出端b1、d1的部分顶面并电性连接引出端b1、d1，从而通过第一图案200d将引出端b1、d1短接；第一图案200e是直线结构，其两个端部分别覆盖引出端d1、a1的部分顶面并电性连接引出端d1、a1，从而通过第一图案200e将引出端d1、a1短接。如此一来，不同引出端组中的引出端之间均具有两个引出端是短接的，只要任意不同引出端组中的两个引出端之间出现静电电荷，静电电荷均会进入将引出端短接的第一图案中，从而以诸如热量等形式消耗掉，实现了ESD防护。

请继续参阅图5，所述第一图案200e不仅可以覆盖所述引出端d1、a1的部分顶面，还可以覆盖所述引出端a2的顶面，从而通过所述第一图案200e将引出端d1、a1、a2短接。

图5所示出的导电牺牲图案200包括5个彼此之间电性隔离的第一图案，但应理解，在具体实施时，第一图案的形状、数量、排布方式以及所连接的引出端数量等均可做调整。例如，导电牺牲图案200可以包括两个、三个、四个或六个以上第一图案。再例如，第一图案不限于只能电性连接两个或三个引出端，当多个引出端的位置较近时，可以利用一个第一图案将四个以上引出端电性连接。又例如，所述第一图案不限于只能通过覆盖引出端顶面的边缘部分实现与引出端之间的电连接，当多个引出端呈周向分布，多个引出端围绕出的中心区域中又具有若干引出端时，可以采用一个第一图案覆盖周向分布的引出端的顶面边缘，中心区域的引出端则采用在第一图案上形成开口的方式露出部分顶面用于封装。

相较于实施例一所介绍的一体结构，本实施例中的每个第一图案的电阻较大，但由于导电牺牲图案200的面积相对较小，在将所述芯片100安装至线路板上之后，所述导电牺牲图案200更加容易被去除。

可以采用与实施例一类似的方法形成本实施例的半导体结构，区别仅在于，需采用不同的光罩对牺牲材料层进行图形化导电牺牲图案。

实施例三

图6a及图6b为本发明实施例提供的半导体结构的结构示意图，其中，图6b为图6a中沿A-A’方向的剖面示意图。

结合图6a及图6b所示，本实施例与实施例一和实施例二的区别在于，所述芯片100中还形成有导电图案300，所述导电图案300的顶面完全露出所述芯片100的表面，且所述导电图案300与所述引出端之间具有间隙，所述导电牺牲图案200至少位于所述间隙上，并延伸覆盖所述引出端的至少部分顶面以及所述导电图案300的至少部分顶面，通过所述导电牺牲图案200将所述导电图案300与所述引出端电性连接。

应理解，所述导电图案300的顶面可以全部露出所述芯片100的表面，也可以部分露出芯片100的表面，只要能够实现与所述导电牺牲图案200的临时搭接即可。

具体的，请继续参阅图6a及图6b所示，本实施例中，所述导电图案300为一体结构，引出端a1、a2、b1、b2、c1、c2、d1、d2均分布在所述导电图案300的外缘，所述导电图案300与每个引出端之间均具有间隙，从而使得所述导电图案300与每个引出端(甚至是与芯片100中的任何结构)之间是电性绝缘的(在没有绝缘层搭接的情况下)，不会影响引线端的正常工作。

进一步地，所述导电牺牲图案200也为一体结构，且所述导电牺牲图案200呈回字形。所述导电牺牲图案200的环面覆盖每个引出端与所述导电图案300之间的间隙，并且，所述导电牺牲图案200的外环延伸至覆盖每个引出端的部分顶面，所述导电牺牲图案200的内环延伸至覆盖所述导电图案300的部分顶面，以通过所述导电牺牲图案200电性连接所述引出端及所述导电图案300。可以理解为，所述导电牺牲图案200作为临时搭接所述引出端及所述导电图案300的桥梁，这样一来，引出端a1、a2、b1、b2、c1、c2、d1、d2均电性连接在一起，任意一个引出端引入的静电电荷，均会进入所述导电牺牲图案200以及所述导电图案300中被消耗掉，从而实现了ESD防护。

具体而言，当引出端a1被人体或机器触摸引入静电电荷时，由于引出端a1、d2之间的所述器件结构101被临时短路，所述静电电荷不会进入所述述器件结构101，而是会通过所述导电牺牲图案200被导走进而转换为热能消散(如图6b中的箭头所示)，所述器件结构101被所述导电牺牲图案200保护，从而避免所述器件结构101被静电电荷产生的大电流/高电压击穿，实现了ESD防护。当然，当其他不同引出端组中的引出端引入静电电荷也是同样的原理，此处不再过多赘述。

虽然本实施例在所述芯片100中形成了导电图案300，但是所述导电图案300并不会影响芯片100的正常工作，在将芯片100安装至线路板上之后，本实施例只需要去除所述导电牺牲图案200即可使得所述芯片100正常工作，所述导电图案300可以保留在所述芯片100中。可以看出，选择所述导电牺牲图案200的材质时，需要考虑到其去除时不会影响芯片100的表面和引出端的因素，因而所述导电牺牲图案200不适宜采用与引出端相同或相似的具有良好导电性的材质，例如铜或铝等。如上所述，相比于导电牺牲图案200采用的材质，所述导电图案300采用的材质的电阻率可以更小，使其具有更优良的导电性，从而提升ESD防护效果，以及，虽然导电牺牲图案200采用的材质导电性相对较差，但其导电牺牲图案仅作为临时搭接的桥梁，相比于导电图案300而言尺寸较短，任意两个引出端之间也可以很容易的被短路，从而取得较佳的ESD防护效果。

应当认识到，所述导电图案300的材质也可以与所述引出端的材质不同，只要是具有小于所述导电牺牲图案200的电阻率的优良导体即可。

进一步地，所述导电牺牲图案200也不限于是一体结构，其还可以是由至少两个第一图案组成。请参阅图7，所述导电牺牲图案200可以包括8个第一图案，每个第一图案均用于搭接所述导电图案300和一个引出端。如此一来，所述导电牺牲图案200的面积较小，可以更方便的去除。应理解，所述导电牺牲图案200的第一图案的形状、排布方式以及所覆盖的引出端的数量等均可以根据需要调整，例如其可包括两个第一图案，其中一个第一图案用于电性连接引出端a1、a2、b1、d1和所述导电图案300，另一个第一图案用于电性连接引出端d1、b2、c2、c1和所述导电图案300。

可以采用与实施例一类似的方法形成本实施例的半导体结构，区别仅在于，在芯片100内形成引出端时，可以同步形成所述导电图案300，接着，采用与实施例一和实施例二均不同的光罩对牺牲材料层进行图形化，从而使得形成的导电牺牲图案200可以用于电性连接所述引出端和所述导电图案300。当然，所述导电图案300也可以在形成引出端之前或之后形成，本发明不作限制。

实施例四

图8为本发明实施例提供的半导体结构的结构示意图。结合图8所示，本实施例与实施例三的区别在于，所述导电图案300并非是一体结构，而是包括4个第二图案，所述第二图案之间彼此电性隔离。

继续参阅图8所示，本实施例中，所述导电牺牲图案200也不是一体结构，而是包括12个第一图案。所述导电图案300包括第二图案300a、300b、300c、300d。其中，第二图案300a的三端分别通过一个第一图案电性连接引出端a1、d2、b2，从而将引出端a1、d2、b2短接；第二图案300b的三端分别通过一个第一图案电性连接引出端d2、b2、c2，从而将引出端d2、b2、c2短接；第二图案300c的两端分别通过一个第一图案电性连接引出端c1、b2，从而将引出端c1、b2短接；第二图案200d通过4个第一图案电性分别连接引出端b1、d1、a1、a2，从而将引出端b1、d1、a1、a2短接。如此一来，即可将引出端a1、a2、b1、b2、c1、c2、d1、d2均电性连接。

当然，所述导电图案300不限于包括四个彼此之间电性隔离的第一图案，还可以包括两个、三个或五个等，本发明不作限制。进一步地，一个第二图案也不限于只能电性连接两个引出端，还可连接三个、四个或五个等，此处不再一一举例说明。

应理解，形成所述半导体结构的方法与实施例一可以相同，区别仅在于，在芯片100内形成引出端时，可以同步形成所述导电图案300。接着，采用与实施例一和实施例二以及实施例三均不同的光罩对牺牲材料层进行图形化，从而使得形成的导电牺牲图案200可以用于电性连接所述引出端和所述导电图案300。

当然，所述导电图案300也可以在形成引出端之前或之后形成，本发明不作限制。

综上，在本发明实施例提供的半导体结构及芯片的封装方法中，导电牺牲图案至少将不同引出端组中的引出端临时短接(相当于将不同引出端组中的引出端之间的器件结构或介质被临时短路)，在将芯片安装至线路板上时，同一引出端组中的引出端在工作时电压相同(相当于同一引出端组中的引出端之间已经实现金属互联)，无需进行ESD防护，而不同引出端组中的引出端之间，即使某些引出端被接触后引入了静电电荷，静电电荷也会从引出端进入导电牺牲图案中，最后以诸如热量等形式消耗掉，不会进入芯片中进而导致不同引出端组中的引出端之间的器件结构或介质被击穿，实现了ESD防护功能。

进一步地，所述导电牺牲图案至少露出每个所述引出端的部分顶面，不会影响将芯片安装至线路板上的步骤，并且由于导电牺牲图案是作为ESD防护的临时结构，后续可以利用诸如释放工艺直接去除，使得芯片能够正常工作，因而不会对芯片产生不良影响。

进一步地，导电牺牲图案为一体结构时，相当于将导电牺牲图案连成整片，通过增加面积的方式降低了导电牺牲图案的电阻，且制备工艺更加简单。

进一步地，考虑到便于去除的问题，导电牺牲图案的材质难以使用与引出端的材质相似的良好导体制成，而通过在芯片中形成导电图案，导电图案可以使用与引出端材质相同或相似的良好导体制成，导电图案与引出端之间具有间隙以进行电性隔离，利用导电牺牲图案搭接导电图案与引出端，由于此时导电牺牲图案的仅作为搭接作用，长度可以较短，从而可以更容易将两个引出端短接。

上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (19)

1.一种半导体结构，其特征在于，包括：

芯片，所述芯片具有至少两个引出端组，同一引出端组中的引出端在工作时电压相同，不同引出端组中的引出端在工作时的电压不同，所述芯片具有电性连接面，所述电性连接面暴露出引出端的至少部分顶面；以及，

导电牺牲图案，形成于所述芯片的电性连接面表面，所述导电牺牲图案用于将不同引出端组中的引出端临时短接，且所述导电牺牲图案露出每个所述引出端的部分顶面；所述导电牺牲图案后续通过释放工艺去除，所述释放工艺包括蒸发、升华、超临界、气相腐蚀或双氧水腐蚀。

2.如权利要求1所述的半导体结构，其特征在于，所述导电牺牲图案还用于将同一引出端组中的至少两个引出端短接。

3.如权利要求1所述的半导体结构，其特征在于，所述导电牺牲图案还用于将所有引出端均短接。

4.如权利要求1所述的半导体结构，其特征在于，所述导电牺牲图案为一体结构；或者，所述导电牺牲图案包括至少两个第一图案，所述至少两个第一图案之间电性隔离。

5.如权利要求4所述的半导体结构，其特征在于，所述导电牺牲图案至少覆盖所述引出端的部分顶面，以与所述引出端电性连接。

6.如权利要求4所述的半导体结构，其特征在于，所述导电牺牲图案中具有与若干所述引出端一一对应的开口，所述开口露出对应的引出端的部分顶面。

7.如权利要求1所述的半导体结构，其特征在于，所述导电牺牲图案的电阻率小于100Ω·CM。

8.如权利要求1所述的半导体结构，其特征在于，所述导电牺牲图案的材质与所述引出端的材质以及所述芯片表面的材质均不同。

9.如权利要求7或8所述的半导体结构，其特征在于，所述导电牺牲图案的材质包括未掺杂的锗材料、掺杂的锗材料、未掺杂的多晶硅、掺杂的多晶硅、砷化镓、钨材料、钼材料、钛材料或金属氮化物中的一种或多种。

10.如权利要求1～8中任一项所述的半导体结构，其特征在于，所述芯片上还形成有导电图案，所述导电图案的顶面至少部分被露出所述芯片的表面，所述导电图案与所述引出端之间具有间隙，所述导电牺牲图案至少位于所述间隙上并延伸覆盖所述引出端的至少部分顶面以及所述导电图案的至少部分顶面，通过所述导电牺牲图案将所述导电图案与所述引出端电性连接。

11.如权利要求10中所述的半导体结构，其特征在于，所述导电图案为一体结构；或者，所述导电图案包括至少两个第二图案，所述至少两个第二图案之间电性隔离。

12.如权利要求10中所述的半导体结构，其特征在于，所述导电图案的电阻率小于所述导电牺牲图案的电阻率。

13.一种芯片的封装方法，其特征在于，包括：

提供芯片，所述芯片中形成有至少两个引出端组，同一引出端组中的引出端在工作时电压相同，不同引出端组中的引出端在工作时的电压不同，所述芯片具有电性连接面，所述电性连接面暴露出引出端的至少部分顶面；

形成导电牺牲图案于所述芯片的表面，所述导电牺牲图案用于将不同引出端组中的引出端临时短接，且所述导电牺牲图案露出每个所述引出端的部分顶面；形成所述导电牺牲图案的步骤包括：形成牺牲材料层于所述芯片的表面；以及，对所述牺牲材料层进行图案化以形成所述导电牺牲图案；

将所述芯片安装至一线路板上，并将所述引出端与所述线路板上对应的焊盘电性连接；以及，

去除所述导电牺牲图案。

14.如权利要求13所述的芯片的封装方法，其特征在于，对所述牺牲材料层进行图案化以形成所述导电牺牲图案的步骤包括：

去除部分所述牺牲材料层，剩余的牺牲材料层至少覆盖所述引出端的部分顶面以与所述引出端电性连接，剩余的牺牲材料层构成所述导电牺牲图案。

15.如权利要求13所述的芯片的封装方法，其特征在于，对所述牺牲材料层进行图案化以形成所述导电牺牲图案的步骤包括：

在所述牺牲材料层中形成若干开口，若干所述开口与若干引出端一一对应，所述开口露出对应的引出端的部分顶面，剩余的牺牲材料层至少覆盖所述引出端剩余的至少部分顶面以与所述引出端电性连接，剩余的牺牲材料层构成所述导电牺牲图案。

16.如权利要求13-15任一项所述的芯片的封装方法，其特征在于，在形成所述芯片的引出端的同时，在所述芯片中形成导电图案，所述导电图案的顶面至少部分露出所述芯片的表面，所述导电图案与所述引出端之间具有间隙；以及，

在形成所述导电牺牲图案之后，所述导电牺牲图案至少位于所述间隙上并延伸覆盖所述引出端与所述导电图案的至少部分顶面，通过所述导电牺牲图案将所述导电图案与所述引出端电性连接。

17.如权利要求16所述的芯片的封装方法，其特征在于，所述导电图案的电阻率小于所述导电牺牲图案的电阻率。

18.如权利要求13所述的芯片的封装方法，其特征在于，通过释放工艺去除所述导电牺牲图案。

19.如权利要求13所述的芯片的封装方法，其特征在于，利用焊线和/或凸点将所述引出端与所述线路板上对应的焊盘电性连接。

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