CN111627881A - 半导体凸块及其制备方法、封装器件 - Google Patents

半导体凸块及其制备方法、封装器件 Download PDF

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Abstract

本发明提供一种半导体凸块及其制备方法、封装器件。制备方法包括：提供基底；在基底上形成种子层；在种子层上通过一次构图工艺形成第一层凸块和第二层凸块，以制备得到半导体凸块，第一层凸块面积小于第二层凸块面积。本发明通过一次构图工艺形成半导体凸块，可以简化半导体凸块的制备工序，有效降低制作成本。在与其他器件进行封装压合时，由于第一层凸块面积小于第二层凸块面积，该第一层凸块可以有效降低或减缓半导体凸块对保护层的应力，另外，由于第一层凸块和第二层凸块通过一次构图工艺形成，两者之间结合力较好，并且第二层凸块在与其他器件进行压合时，压合可靠性大大提高。

Description

半导体凸块及其制备方法、封装器件
技术领域
本发明属于半导体器件技术领域，具体涉及一种半导体凸块、一种半导体凸块的制备方法以及一种封装器件。
背景技术
在金凸块倒装工艺中，由于存在金凸块的内应力及压合时的外力，这会导致护层损坏，最终导致芯片失效。
相关技术一中，在金凸块下方增加一层PI胶作为缓冲层，降低护层的受力，但PI胶的高度差会造成凸块表面也存在高度差，导致压合不佳。
相关技术二中，利用双层金凸块工艺，降低第一层金凸块的面积，来减小整体凸块对护层的应力，但在第二层金凸块工艺的光刻时，第一层金凸块表面的粗糙度会影响第二层工艺中光刻，造成显影不佳，导致第二层凸块结合力及可靠性不佳。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一，提供一种半导体凸块、一种半导体凸块的制备方法以及一种封装器件。
本发明的一方面，提供一种半导体凸块的制备方法，包括：
提供基底；
在所述基底上形成种子层；
在所述种子层上通过一次构图工艺形成第一层凸块和第二层凸块，以制备得到半导体凸块，其中，所述第一层凸块面积小于所述第二层凸块面积。
在可选地一些实施方式中，所述在所述种子层上通过一次构图工艺形成第一层凸块和第二层凸块，包括：
在所述种子层上依次形成第一光刻胶层和第二光刻胶层；
图形化所述第一光刻胶层和所述第二光刻胶层，分别形成第一开口区域以及与所述第一开口区域相连通的第二开口区域；
在所述第一开口区域内形成所述第一层凸块，在所述第二开口区域内形成所述第二层凸块。
在可选地一些实施方式中，所述第一光刻胶层的光敏感度小于所述第二光刻胶层的光敏感度，所述图形化所述第一光刻胶层和所述第二光刻胶层，分别形成第一开口区域以及与所述第一开口区域相连通的第二开口区域，包括：
第一图形化阶段：
对所述第二光刻胶层进行曝光和显影处理，以在所述第二光刻胶层上形成贯穿其厚度的所述第二开口区域；以及，
对所述第一光刻胶层进行显影处理，以在所述第一光刻胶层上形成贯穿其厚度的竖向第一开口区域；
第二图形化阶段：
继续对所述第一光刻胶层进行显影处理，以在所述第一光刻胶层上形成沿其长度方向贯穿预定深度的横向第一开口区域；
所述竖向第一开口区域和所述横向第一开口区域组成所述第一开口区域。
在可选地一些实施方式中，所述第一图形化阶段的时间范围为80s～100s；和/或，
所述第二图形化阶段的时间范围为10s～30s。
在可选地一些实施方式中，所述第一光刻胶层的厚度与所述第一层凸块的高度一致，所述第二光刻胶层的厚度大于所述第二层凸块的高度。
在可选地一些实施方式中，所述第一光刻胶层的厚度范围为1um～5um，所述第二光刻胶层的厚度范围为10um～15um。
在可选地一些实施方式中，所述基底包括衬底以及预先形成在所述衬底上的导电层和覆盖在所述导电层边缘区域的保护层；其中，
所述种子层在所述导电层和所述保护层上形成。
在可选地一些实施方式中，在对第一光刻胶层进行第二图形化阶段形成横向第一开口区域时，
所述横向第一开口区域在所述导电层上的正投影落在所述导电层外侧。
本发明的另一方面，提供一种半导体凸块，采用前文记载的所述的方法制备形成。
本发明的另一方面，提供一种封装器件，所述封装器件包括前文记载的所述的半导体凸块。
本发明的半导体凸块及其制备方法，在所述种子层上通过一次构图工艺形成第一层凸块和第二层凸块，第一层凸块面积小于第二层凸块面积。通过一次构图工艺形成半导体凸块，可以简化半导体凸块的制备工序，有效降低制作成本。此外，在利用该半导体凸块与其他器件进行封装压合时，由于第一层凸块面积小于第二层凸块面积，因此，该第一层凸块可以有效降低或减缓半导体凸块对保护层的应力。另外，由于第一层凸块和第二层凸块通过一次构图工艺形成，因此两者之间结合力较好，并且在第二层凸块在与其他器件进行压合时，压合可靠性大大提高。
附图说明
图1为本发明一实施例的半导体凸块的制备方法的工艺流程图；
图2a～图2k为本发明另一实施例的半导体凸块的制备方法的工艺流程图。
具体实施方式
为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明作进一步详细描述。
本发明的一方面，如图1所示，涉及一种半导体凸块的制备方法S100，包括：
S110、提供基底。
示例性的，在本步骤中，基底可以是硅基底，或者，基底也可以是晶圆或晶片等，当然，除此以外，本领域技术人员还可以根据实际需要，选择其他一些基底结构，本实施例对此并不限制。
需要说明的是，如图2a所示，提供的基底110可以包括衬底111以及预先形成在衬底111上的导电层112以及覆盖在导电层112边缘区域的保护层113。该导电层112例如可以为铝导电层、银导电层等，保护层113可以为氮化硅层、氧化硅层等等，本实施例对此并不限制。
S120、在所述基底上形成种子层。
示例性的，在本步骤中，一并结合图2a和图2b，在基底110上形成种子层120，在基底110包括衬底111以及预先形成在衬底111上的导电层112以及覆盖在导电层112边缘区域的保护层113时，该种子层120形成在导电层112和保护层113上。种子层可以包括两层金属层，例如，钛钨金属层121以及形成在钛钨金属层121上的金金属层122。当然，除此以外，本领域技术人员还可以根据实际需要，选择其他一些金属材料制备形成种子层120，例如，种子层120的制作材料还可以选自铜、镍、铬铜合金、镍钒合金、镍金合金、铝等金属材料制作形成，本实施例对此并不限制。
此外，对于种子层120的层数并不局限于图2b所示的两层结构，种子层120的层数也可以为三层或三层以上等，具体可以根据实际需要确定，本实施例对此并不限制。
需要说明的是，对于如何在基底上形成种子层并没有作出限定，例如，可以采用溅射(如等离子体溅射等)、热蒸发、等离子体增强化学气相沉积(Plasma Enhanced VaporDeposition，PECVD)、低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)、大气压化学气相沉积(Atmospheric Pressure Chemical Vapor Deposition，APCVD)或电子回旋谐振化学气相沉积(Electron Cyclotron Resonance Chemical VaporDeposition，ECR-CVD)等形成种子层，本实施例对此并不限制。
S130、在所述种子层上通过一次构图工艺形成第一层凸块和第二层凸块，以制备得到半导体凸块，所述第一层凸块面积小于所述第二层凸块面积。
示例性的，在本步骤中，可以一并结合图2c至图2i，本实施例可以采用一次光刻构图工艺在种子层120上形成第一层凸块130和第二层凸块140，第一层凸块130的面积小于第二层凸块140的面积，如图2i所示，具体一次光刻构图工艺详见下文表述，在此不做具体陈述。当然，除了可以采用一次光刻构图工艺在种子层120上形成所需要的第一层凸块130和第二层凸块140以外，本领域技术人员还可以根据实际需要，采用其他一些一次构图工艺来形成所需结构的第一层凸块130和第二层凸块140，本实施例对此并不限制。此外，对于第一层凸块130和第二层凸块140的具体材料并没有作出限定，例如，该第一层凸块130和第二层凸块140的制作材料可以选自钛、钛钨合金、铜、镍、铬铜合金、镍钒合金、镍金合金、铝等金属材料，本实施例对此并不限制。
本实施例的半导体凸块的制备方法，在所述种子层上通过一次构图工艺形成第一层凸块和第二层凸块，第一层凸块面积小于第二层凸块面积。通过一次构图工艺形成半导体凸块，可以简化半导体凸块的制备工序，有效降低制作成本。此外，在利用该半导体凸块与其他器件进行封装压合时，由于第一层凸块面积小于第二层凸块面积，因此，该第一层凸块可以有效降低或减缓半导体凸块对保护层的应力。另外，由于第一层凸块和第二层凸块通过一次构图工艺形成，因此两者之间结合力较好，并且在第二层凸块在与其他器件进行压合时，压合可靠性大大提高。
在可选地一些实施方式中，所述在所述种子层上通过一次构图工艺形成第一层凸块和第二层凸块，包括：
在所述种子层上依次形成第一光刻胶层和第二光刻胶层。图形化所述第一光刻胶层和所述第二光刻胶层，分别形成第一开口区域以及与所述第一开口区域相连通的第二开口区域。在所述第一开口区域内形成所述第一层凸块，在所述第二开口区域内形成所述第二层凸块。
示例性的，如图2c所示，在所述种子层120上采用旋涂等工艺形成覆盖种子层120的第一光刻胶层150。之后，如图2d所示，在所述第一光刻胶层150上采用旋涂等工艺形成整层的第二光刻胶层160。之后，如图2e至图2h所示，可以采用曝光和显影等图形化方式，具体曝光和显影方式将在下文进行具体描述，在此不做赘述。通过对第一光刻胶层150和第二光刻胶层160图形化以后，在第二光刻胶层160上形成第二开口区域161以及在第一光刻胶层150上形成第一开口区域151，第一开口区域151与第二开口区域161相连通，如图2h所示。之后，在第一开口区域151内形成第一层凸块130，在第二开口区域161内形成第二层凸块140，如图2i所示。
需要说明的是，对于如何在第一开口区域151和第二开口区域161内形成所需的凸块结构并没有作出限定，例如可以采用电镀、溅射、热蒸发、等离子体增强化学气相沉积、低压化学气相沉积、大气压化学气相沉积或电子回旋谐振化学气相沉积等工艺形成第一层凸块130和第二层凸块140，本实施例对此并不限制。
在可选地一些实施方式中，为了有效降低半导体凸块对保护层的应力，如图2d所示，第一光刻胶层150的厚度远小于第二光刻胶层160的厚度，作为一个优选地方案，第一光刻胶层150的厚度与第一层凸块130的高度相一致，例如，第一光刻胶层150的厚度范围可以为1um～5um，第二光刻胶层160的厚度应当大于第二层凸块140的高度，优选地，所述第二光刻胶层160的厚度范围可以为10um～15um，当然，第一光刻胶层150和第二光刻胶层160的厚度并不局限于此，本领域技术人员还可以根据实际需要进行设计。
本实施例的半导体凸块的制备方法，合理控制第一光刻胶层和第二光刻胶层的厚度，可以有效控制最终形成的第一层凸块和第二层凸块的面积，从而可以有效降低或减缓半导体凸块对保护层的应力。
在可选地一些实施方式中，所述第一光刻胶层的光敏感度小于所述第二光刻胶层的光敏感度，所述图形化所述第一光刻胶层和所述第二光刻胶层，分别形成第一开口区域以及与所述第一开口区域相连通的第二开口区域，包括：
第一图形化阶段：
对所述第二光刻胶层进行曝光和显影处理，以在所述第二光刻胶层上形成贯穿其厚度的所述第二开口区域。对所述第一光刻胶层进行显影处理，以在所述第一光刻胶层上形成贯穿其厚度的竖向第一开口区域。
示例性的，如图2e所示，以第一光刻胶层150和第二光刻胶层160为负性光刻胶为例进行说明，预先设计掩膜版结构，掩膜版200包括位于中央区域的遮光区210以及位于边缘区域的透光区220，利用该结构的掩膜版200为掩膜，仅对第二光刻胶层160进行曝光处理，在进行曝光处理后，对应于遮光区210下方的第二光刻胶层160的化学键断开，易被显影液反应，如图2f所示。
之后，如图2g所示，光敏感度较强的第二光刻胶层160被曝光后，对应遮光区210下方第二光刻胶层160化学键断开，这样，在加入显影液时，该部分第二光刻胶层160活性较强，可以充分与显影液反应，从而可以将该部分第二光刻胶层160去除，进而形成所需要的第二开口区域161。另外，由于第一光刻胶层150光敏感度较小(实际上可以选取光敏感度很弱或极弱的光刻胶)，因此第一光刻胶层150并不会发生曝光过程，这样，随着显影时间的增加，显影液会逐渐与第一光刻胶层150进行反应，直至第一光刻胶层150在厚度方向被完全贯穿，形成所需要的竖向第一开口区域151a，如图2g所示。
第二图形化阶段：
继续对所述第一光刻胶层进行显影处理，以在所述第一光刻胶层上形成沿其长度方向贯穿预定深度的横向第一开口区域，所述竖向第一开口区域和所述横向第一开口区域组成所述第一开口区域。
示例性的，如图2h所示，随着显影时间的继续增加，显影液在横向方向(侧向)上继续与第一光刻胶层150进行反应，通过合理控制显影时间，从而可以形成所需要的横向第一开口区域151b。在这一阶段的显影过程中，由于第二光刻胶层160光敏感度较高，这样其非开窗区(与掩膜版200的透光区220相对应的位置)在感光后化学键较强，随着显影时间增加，开窗区即第二开口区域161形状基本保持不变。最终，在经过两个图形化阶段以后，可以形成如图2h所示的第一开口区域151和第二开口区域161，最后，可以采用电镀等工艺在第一开口区域151内形成第一层凸块130以及在第二开口区域161内形成第二层凸块140，如图2i所示。
需要说明的是，上述是以第一光刻胶层150和第二光刻胶层160为负性光刻胶为例进行阐述图形化过程，但本发明并不以此为限制，例如，第一光刻胶层150和第二光刻胶层160也可以均为正性光刻胶，与负性光刻胶不同的是，正性光刻胶需要开窗的区域处需要在对应的掩膜版位置上设计呈透光区。
在可选地一些实施方式中，如图2g和图2h所示，所述第一图形化阶段的时间范围为80s～100s，所述第一图形化阶段的时间范围优选的采用90s，这样可以确保在厚度方向上完全显影掉第二光刻胶层160和第一光刻胶层150，形成第二开口区域161以及竖向第一开口区域151a。当然，第一图形化阶段的时间需要根据第一光刻胶层150和第二光刻胶层160的厚度进行选择。
此外，所述第二图形化阶段的时间范围为10s～30s，所述第二图形化阶段的时间范围优选地采用20s，第二图形化阶段需要确保所形成的横向第一开口区域151b的深度满足预设值，优选地，如图2h所示，横向第一开口区域151b在导电层112上的正投影落在所述导电层112外侧，也就是说，横向第一开口区域151b的尺寸超出导电层112，这样，在后续刻蚀其余的种子层120时，填充在横向第一开口区域151b中的凸块可以保护导电层112不被刻蚀掉，提高芯片性能。
继续参考图2i和图2j，在制备得到了第一层凸块130和第二层凸块140后，可以对其余的第一光刻胶层150和第二光刻胶层160进行去除，例如，可以采用刻蚀等工艺去除剩余的第一光刻胶层150和第二光刻胶层160，最终如图2j所示。
继续参考图2j和图2k，在去除剩余的光刻胶层后，需要对多余的种子层120进行去除，在本步骤中，保留第一层凸块130下方的种子层120，对其余位置的种子层120采用刻蚀等工艺去除掉，最终得到如图2k所示的半导体凸块。
本发明的另一方面，提供一种半导体凸块，采用前文记载的所述的方法制备形成。
本实施例的半导体凸块，采用前文的制备方法制作形成，在所述种子层上通过一次构图工艺形成第一层凸块和第二层凸块，第一层凸块面积小于第二层凸块面积。通过一次构图工艺形成半导体凸块，可以简化半导体凸块的制备工序，有效降低制作成本。此外，在利用该半导体凸块与其他器件进行封装压合时，由于第一层凸块面积小于第二层凸块面积，因此，该第一层凸块可以有效降低或减缓半导体凸块对保护层的应力。另外，由于第一层凸块和第二层凸块通过一次构图工艺形成，因此两者之间结合力较好，并且在第二层凸块在与其他器件进行压合时，压合可靠性大大提高。
本发明的另一方面，提供一种封装器件，所述封装器件包括前文记载的所述的半导体凸块。
本实施例的封装器件，采用前文记载的半导体凸块，该半导体凸块采用前文记载的制备方法制作形成，其在所述种子层上通过一次构图工艺形成第一层凸块和第二层凸块，第一层凸块面积小于第二层凸块面积。通过一次构图工艺形成半导体凸块，可以简化半导体凸块的制备工序，有效降低制作成本。此外，由于第一层凸块面积小于第二层凸块面积，因此，该第一层凸块可以有效降低或减缓半导体凸块对保护层的应力。另外，由于第一层凸块和第二层凸块通过一次构图工艺形成，因此两者之间结合力较好，并且在第二层凸块在与其他器件进行压合时，压合可靠性大大提高。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (10)

1.一种半导体凸块的制备方法，其特征在于，包括：
提供基底；
在所述基底上形成种子层；
在所述种子层上通过一次构图工艺形成第一层凸块和第二层凸块，以制备得到半导体凸块，所述第一层凸块面积小于所述第二层凸块面积。
2.根据权利要求1所述的方法，其特征在于，所述在所述种子层上通过一次构图工艺形成第一层凸块和第二层凸块，包括：
在所述种子层上依次形成第一光刻胶层和第二光刻胶层；
图形化所述第一光刻胶层和所述第二光刻胶层，分别形成第一开口区域以及与所述第一开口区域相连通的第二开口区域；
在所述第一开口区域内形成所述第一层凸块，在所述第二开口区域内形成所述第二层凸块。
3.根据权利要求2所述的方法，其特征在于，所述第一光刻胶层的光敏感度小于所述第二光刻胶层的光敏感度，所述图形化所述第一光刻胶层和所述第二光刻胶层，分别形成第一开口区域以及与所述第一开口区域相连通的第二开口区域，包括：
第一图形化阶段：
对所述第二光刻胶层进行曝光和显影处理，以在所述第二光刻胶层上形成贯穿其厚度的所述第二开口区域；以及，
对所述第一光刻胶层进行显影处理，以在所述第一光刻胶层上形成贯穿其厚度的竖向第一开口区域；
第二图形化阶段：
继续对所述第一光刻胶层进行显影处理，以在所述第一光刻胶层上形成沿其长度方向贯穿预定深度的横向第一开口区域；
所述竖向第一开口区域和所述横向第一开口区域组成所述第一开口区域。
4.根据权利要求3所述的方法，其特征在于，所述第一图形化阶段的时间范围为80s～100s；和/或，
所述第二图形化阶段的时间范围为10s～30s。
5.根据权利要求2所述的方法，其特征在于，所述第一光刻胶层的厚度与所述第一层凸块的高度一致，所述第二光刻胶层的厚度大于所述第二层凸块的高度。
6.根据权利要求5所述的方法，其特征在于，所述第一光刻胶层的厚度范围为1um～5um，所述第二光刻胶层的厚度范围为10um～15um。
7.根据权利要求1至6任一项所述的方法，其特征在于，所述基底包括衬底以及预先形成在所述衬底上的导电层和覆盖在所述导电层边缘区域的保护层；其中，
所述种子层在所述导电层和所述保护层上形成。
8.根据权利要求7所述的方法，其特征在于，在对第一光刻胶层进行第二图形化阶段形成横向第一开口区域时，
所述横向第一开口区域在所述导电层上的正投影落在所述导电层外侧。
9.一种半导体凸块，其特征在于，采用权利要求1至8任一项所述的方法制备形成。
10.一种封装器件，其特征在于，所述封装器件包括权利要求9所述的半导体凸块。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103137585A (zh) * 2011-11-22 2013-06-05 台湾积体电路制造股份有限公司 用于形成细间距铜凸块结构的机构
CN103413770A (zh) * 2013-08-30 2013-11-27 南通富士通微电子股份有限公司 凸点的制造方法
CN103413799A (zh) * 2013-08-30 2013-11-27 南通富士通微电子股份有限公司 凸点结构
CN104425417A (zh) * 2013-09-06 2015-03-18 矽品精密工业股份有限公司 半导体装置及其制法与半导体结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103137585A (zh) * 2011-11-22 2013-06-05 台湾积体电路制造股份有限公司 用于形成细间距铜凸块结构的机构
CN103413770A (zh) * 2013-08-30 2013-11-27 南通富士通微电子股份有限公司 凸点的制造方法
CN103413799A (zh) * 2013-08-30 2013-11-27 南通富士通微电子股份有限公司 凸点结构
CN104425417A (zh) * 2013-09-06 2015-03-18 矽品精密工业股份有限公司 半导体装置及其制法与半导体结构

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