CN111554615A - 一种芯片封装方法 - Google Patents

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Abstract

本申请公开了一种芯片封装方法，该方法包括：提供第一封装体和第二封装体，其中，第一封装体包括至少一个连接芯片、多个第一导电柱、第一再布线层以及第一塑封层；第二封装体包括至少一个封装单元，每个封装单元包含相邻设置的第一芯片和第二芯片、以及第二塑封层；将连接芯片的非功能面朝向封装基板，并使第一导电柱的另一端与封装基板电连接；将第一芯片和第二芯片的功能面上的信号传输区通过第一再布线层与连接芯片的功能面电连接，第一芯片和第二芯片的功能面上的非信号传输区通过第一再布线层与第一导电柱电连接。通过上述方式，本申请能够提高第一芯片和第二芯片之间的信号传输速率，提高封装器件的性能。

Description

一种芯片封装方法
技术领域
本申请涉及半导体技术领域，特别是涉及一种芯片封装方法。
背景技术
随着电子产品的更新换代，对于芯片封装技术的要求也越来越高，现有的芯片封装技术中，通常先将芯片与硅中介板进行连接，然后将硅中介板与基板进行连接。上述方式形成的封装器件的电性能和热传导性能均表现优异，但是成本较高，且硅中介板脆性较高，导致封装器件的稳定性较低。因此，需要发展一种新的封装技术，能够降低成本，且形成的封装器件的性能优异。
发明内容
本申请主要解决的技术问题是提供一种芯片封装方法，能够降低成本，提高第一芯片和第二芯片之间的信号传输速率。
为解决上述技术问题，本申请采用的一个技术方案是：提供一种芯片封装方法，该芯片封装方法包括：提供第一封装体和第二封装体，其中，所述第一封装体包括至少一个连接芯片、多个第一导电柱、第一再布线层以及第一塑封层，所述连接芯片包括相背设置的功能面和非功能面，每个所述连接芯片的外围设置有多个所述第一导电柱，所述第一再布线层位于所述连接芯片的功能面一侧，且所述连接芯片的功能面上的焊盘和所述第一导电柱的一端分别与对应位置处的所述第一再布线层电连接，所述第一塑封层覆盖所述连接芯片的侧面以及所述第一导电柱的侧面；所述第二封装体包括至少一个封装单元，每个所述封装单元包含相邻设置的第一芯片和第二芯片、以及第二塑封层，所述第一芯片和所述第二芯片的功能面上的信号传输区相邻设置，所述第二塑封层覆盖所述第一芯片和所述第二芯片的侧面；将所述连接芯片的非功能面朝向封装基板，并使所述第一导电柱的另一端与所述封装基板电连接；将所述第一芯片和所述第二芯片的功能面上的所述信号传输区通过所述第一再布线层与所述连接芯片的功能面电连接，所述第一芯片和所述第二芯片的功能面上的非信号传输区通过所述第一再布线层与所述第一导电柱电连接。
其中，所述提供第一封装体包括：提供可去除的第一载板，所述第一载板定义有至少一个区域；在所述第一载板上每个所述区域形成所述第一再布线层；在所述第一再布线层上形成第一钝化层，在所述第一钝化层对应所述第一再布线层的位置形成多个第一开口；在所述第一钝化层外侧的第一开口内形成所述第一导电柱，在所述第一钝化层内侧的第一开口内形成第一导电凸块；将所述连接芯片的所述功能面上的连接焊盘与所述第一导电凸块键合连接，所述第一导电柱的高度大于等于所述连接芯片的所述非功能面与所述第一再布线层之间的距离；在所述第一载板设置有所述第一导电柱一侧形成所述第一塑封层，所述第一塑封层与所述第一导电柱齐平。
其中，所述在所述第一载板设置有所述第一导电柱一侧形成所述第一塑封层之前，还包括：在所述连接芯片的所述功能面与所述第一载板之间形成第一底填胶。
其中，所述提供第二封装体包括：提供可去除的第二载板，所述第二载板定义有至少一个区域，一个区域对应一个封装单元；在每个所述区域上黏贴相邻设置的所述第一芯片和所述第二芯片，且所述第一芯片和所述第二芯片的非功能面朝向所述第二载板；在所述第二载板设置有所述第一芯片和所述第二芯片一侧形成所述第二塑封层，所述第二塑封层覆盖所述第一芯片和所述第二芯片的功能面和侧面；研磨所述第二塑封层远离所述第二载板一侧表面，直至所述第一芯片和所述第二芯片的功能面从所述第二塑封层中露出。
其中，所述提供第二封装体，包括：提供可去除的第三载板，所述第三载板定义有至少一个区域，一个区域对应一个封装单元；在每个所述区域上黏贴相邻设置的所述第一芯片和所述第二芯片，且所述第一芯片和所述第二芯片的功能面朝向所述第三载板；在所述第三载板设置有所述第一芯片和所述第二芯片一侧形成所述第二塑封层，所述第二塑封层覆盖所述第一芯片和所述第二芯片的非功能面和侧面；去除所述第一芯片和所述第二芯片的功能面一侧的第三载板，以使所述第一芯片和所述第二芯片的功能面露出。
其中，所述将所述连接芯片的非功能面朝向封装基板，并使所述第一导电柱的另一端与所述封装基板电连接之前，包括：在所述连接芯片的非功能面一侧形成第二钝化层，所述第二钝化层上对应所述第一导电柱的一端设置有第二开口；在所述第二开口内形成第一焊球；所述将所述连接芯片的非功能面朝向封装基板，并使所述第一导电柱的另一端与所述封装基板电连接，包括：将所述第一焊球朝向所述封装基板，并使所述第一焊球与所述封装基板电连接；在所述第二钝化层和所述封装基板之间形成第二底填胶。
其中，所述将所述连接芯片的非功能面朝向封装基板，并使所述第一导电柱的另一端与所述封装基板电连接之前，包括：在所述连接芯片的非功能面一侧形成第三钝化层，所述第三钝化层上对应所述第一导电柱的一端设置有第三开口；在所述第三钝化层上形成第二再布线层，所述第二再布线层与所述第一导电柱电连接；在所述第二再布线层一侧形成第四钝化层，所述第四钝化层对应所述第二再布线层的位置设置有第四开口；在所述第四开口内形成第二焊球；所述将所述连接芯片的非功能面朝向封装基板，并使所述第一导电柱的另一端与所述封装基板电连接，包括：将所述第二焊球朝向所述封装基板，并使所述第二焊球与所述封装基板电连接；在所述第四钝化层和所述封装基板之间形成第三底填胶。
其中，所述将所述第一芯片和所述第二芯片的功能面上的所述信号传输区通过所述第一再布线层与所述连接芯片的功能面电连接，所述第一芯片和所述第二芯片的功能面上的非信号传输区通过所述第一再布线层与所述第一导电柱电连接之前，包括：在所述第一再布线层远离所述连接芯片的一侧形成第五钝化层，所述第五钝化层对应所述第一再布线层的位置设置有第五开口；在所述第一芯片和所述第二芯片的功能面一侧形成第六钝化层，所述第六钝化层对应所述第一芯片和所述第二芯片的功能面上的焊盘的位置设置有第六开口；在所述第五开口内形成第二导电柱；在所述第六开口内形成第三导电柱。
其中，所述将所述第一芯片和所述第二芯片的功能面上的所述信号传输区通过所述第一再布线层与所述连接芯片的功能面电连接，所述第一芯片和所述第二芯片的功能面上的非信号传输区通过所述第一再布线层与所述第一导电柱电连接，包括：将所述第二导电柱和所述第三导电柱键合连接，以使所述第一芯片和所述第二芯片的所述信号传输区通过所述第二导电柱、所述第三导电柱、所述第一再布线层与所述连接芯片电连接，所述第一芯片和所述第二芯片的非信号传输区通过所述第二导电柱、所述第三导电柱、所述第一再布线层，与所述第一导电柱的一端电连接。
其中，所述将所述第一芯片和所述第二芯片的功能面上的所述信号传输区通过所述第一再布线层与所述连接芯片的功能面电连接，所述第一芯片和所述第二芯片的功能面上的非信号传输区通过所述第一再布线层与所述第一导电柱电连接之后，包括：在所述第一芯片和所述第二芯片的功能面，与所述连接芯片的功能面之间形成第四底填胶。
本申请的有益效果是：本申请提供的芯片封装方法对于主芯片的信号传输区和非信号传输区采用不同的连接方式：对于信号传输区，采用连接芯片连接第一芯片和第二芯片，提高第一芯片和第二芯片之间的信号传输速率，提高封装器件的性能；对于非信号传输区，通过第一导电柱与封装基板连接，能够降低封装成本。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1是本申请芯片封装方法一实施方式的流程示意图；
图2是图1中步骤S101中第一封装体一实施方式的结构示意图；
图3是图1中步骤S101中第二封装体一实施方式的结构示意图；
图4是图1中步骤S101提供第一封装体对应的一实施方式的流程示意图；
图5a是图4中步骤S201对应的一实施方式的结构示意图；
图5b是图4中步骤S202对应的一实施方式的结构示意图；
图5c是图4中步骤S203对应的一实施方式的结构示意图；
图5d是图4中步骤S204对应的一实施方式的结构示意图；
图5e是图4中步骤S205对应的一实施方式的结构示意图；
图5f是图4中步骤S206之前对应的一实施方式的结构示意图；
图5g是图4中步骤S206对应的一实施方式的结构示意图；
图6是图1中步骤S101提供第二封装体对应的一实施方式的流程示意图；
图7a是图6中步骤S301对应的一实施方式的结构示意图；
图7b是图6中步骤S302对应的一实施方式的结构示意图；
图7c是图6中步骤S303对应的一实施方式的结构示意图；
图7d是图6中步骤S304对应的一实施方式的结构示意图；
图8是图1中步骤S101提供第二封装体对应的另一实施方式的流程示意图；
图9a是图8中步骤S401对应的一实施方式的结构示意图；
图9b是图8中步骤S402对应的一实施方式的结构示意图；
图9c是图8中步骤S403对应的一实施方式的结构示意图；
图9d是图8中步骤S404对应的一实施方式的结构示意图；
图10a是图1中步骤S102对应的一实施方式的结构示意图；
图10b是图1中步骤S102对应的另一实施方式的结构示意图；
图11a是图1中步骤S103之前对应的一实施方式的结构示意图；
图11b是图1中步骤S103之前对应的另一实施方式的结构示意图；
图12是图1中步骤S103对应的一实施方式的结构示意图；
图13是图1中步骤S103之后对应的一实施方式的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参阅图1，图1是本申请芯片封装方法一实施方式的流程示意图，该方法包括：
步骤S101：提供第一封装体10和第二封装体20。
具体地，请参阅图2和图3，图2是图1中步骤S101中第一封装体一实施方式的结构示意图，图3是图1中步骤S101中第二封装体一实施方式的结构示意图。其中，第一封装体10包括至少一个连接芯片12、多个第一导电柱14、第一塑封层16以及第一再布线层18，连接芯片12包括相背设置的功能面120和非功能面122，每个连接芯片12的外围设置有多个第一导电柱14，第一再布线18层位于连接芯片12的功能面120一侧，且连接芯片12的功能面120上的焊盘(图未示)和第一导电柱14的一端分别与对应位置处的第一再布线层18电连接，第一塑封层16覆盖连接芯片12的侧面以及第一导电柱14的侧面；第二封装体20包括至少一个封装单元，每个封装单元包含相邻设置的第一芯片22和第二芯片24、以及第二塑封层26，第一芯片22包括相背设置的功能面220和非功能面222，第二芯片24包括相背设置的功能面240和非功能面242，第一芯片22和第二芯片24的功能面(220和240)上的信号传输区(图未示)相邻设置，第二塑封层26覆盖第一芯片22和第二芯片24的侧面。
在一实施方式中，请参阅图4，图4是图1中步骤S101提供第一封装体对应的一实施方式的流程示意图，上述步骤S101具体包括：
步骤S201：提供可去除的第一载板11a，第一载板11a定义有至少一个区域。
具体地，请参阅图5a，图5a是图4中步骤S201对应的一实施方式的结构示意图，图5a中的第一载板11a仅仅是示意性的表示其中一个区域，实际应用中第一载板11a可为一较大的区域，划分成多个小区域，在每个小区域内开始第一封装体10的封装，第一载板11a由金属、塑料等硬性材质形成。
步骤S202：在第一载板11a上每个区域形成第一再布线层18。
请参阅图5b，图5b是图4中步骤S202对应的一实施方式的结构示意图，在步骤S202之前在第一载板11a的每个区域示后续步骤的实际需要，形成图案化的第一再布线层18。
步骤S203：在第一再布线层18上形成第一钝化层13，在第一钝化层13对应第一再布线层18的位置形成多个第一开口。
具体地，请参阅图5c，图5c是图4中步骤S203对应的一实施方式的结构示意图，在第一再布线层18上形成一层钝化层13，在钝化层13上对应第一再布线层18的位置设置第一开口(图未示)。
步骤S204：在第一钝化层13外侧的第一开口内形成第一导电柱14，在第一钝化层13内侧的第一开口内形成第一导电凸块15。
具体地，请参阅图5d，图5d是图4中步骤S204对应的一实施方式的结构示意图，在第一钝化层13上外侧的开口内形成第一导电柱14，内侧的开口内形成第一导电凸块15，第一导电柱14和第一导电凸块15由铜或镍或金或银中至少一种金属材质形成。
步骤S205：将连接芯片12的功能面120上的连接焊盘与第一导电凸块15键合连接，第一导电柱14的高度大于等于连接芯片12的非功能面122与第一再布线层18之间的距离。
具体地，请参阅图5e，图5e是图4中步骤S205对应的一实施方式的结构示意图，对连接芯片12的功能面120上的连接焊盘(图未示)和/或第一导电凸块15采用热压或钎焊等方法实现键合连接，并且，第一导电柱14的高度大于等于连接芯片12的非功能面122与第一再布线层18之间的距离。
进一步地，在步骤S206之前，还包括在连接芯片12的功能面120与第一载板11a之间形成第一底填胶17。
具体地，请参阅图5f，图5f是图4中步骤S206之前对应的一实施方式的结构示意图，第一底填胶17填满连接芯片12的功能面120与钝化层13之间的空隙，可以进一步固定连接芯片12的位置，降低了连接芯片12在后续过程中发生倾斜的概率，且该第一底填胶17可以保护连接芯片12的功能面120上对应的电路结构，降低电路结构发生短路的概率。
步骤S206：在第一载板11a设置有第一导电柱14一侧形成第一塑封层16，第一塑封层16与第一导电柱14齐平。
具体地，请参阅图5g，图5g是图4中步骤S206对应的一实施方式的结构示意图，图中第一导电柱14和连接芯片12的两侧未填充图案的皆为第一塑封层16，第一塑封层16与第一导电柱14齐平。上述第一塑封层16可有效固定住连接芯片12和第一导电柱14，上述第一塑封层16的材质可以为环氧树脂等。
进一步地，第一塑封层16原先覆盖第一导电柱14和连接芯片12的非功能面122，为使第一塑封层16与第一导电柱14齐平，需进一步研磨第一塑封层16远离第一载板11a一侧表面，直至第一导电柱14和连接芯片12的非功能面122从第一塑封层16中露出，且第一导电柱14、连接芯片12的非功能面122和第一塑封层16齐平。
在一实施方式中，请参阅图6，图6是图1中步骤S101提供第二封装体对应的一实施方式的流程示意图，上述步骤S101具体包括：
步骤S301：提供可去除的第二载板11b，第二载板11b定义有至少一个区域，一个区域对应一个封装单元。
具体地，请参阅图7a，图7a是图6中步骤S301对应的一实施方式的结构示意图，图7a中的第二载板11b仅仅是示意性的表示其中一个区域，实际应用中第二载板11b可为一较大的区域，划分成多个小区域，在每个小区域内开始第二封装体20的封装。
步骤S302：在每个区域上黏贴相邻设置的第一芯片22和第二芯片24，且第一芯片22和第二芯片24的非功能面(222和242)朝向第二载板11b。
具体地，请参阅图7b，图7b是图6中步骤S302对应的一实施方式的结构示意图，将第一芯片22的非功能面222和第二芯片24的非功能面242朝向第二载板11b，通过双面胶等可剥离胶将第一芯片22和第二芯片24黏贴在第二载板11b上。
步骤S303：在第二载板11b设置有第一芯片22和第二芯片24一侧形成第二塑封层26，第二塑封层26覆盖第一芯片22和第二芯片24的功能面(220和240)和侧面。
具体地，请参阅图7c，图7c是图6中步骤S303对应的一实施方式的结构示意图，第二塑封层26覆盖第一芯片22的功能面220和第二芯片24的功能面240，以及第一芯片22和第二芯片24的侧面。上述第二塑封层26可有效固定住第一芯片22和第二芯片24。
步骤S304：研磨第二塑封层26远离第二载板11b一侧表面，直至第一芯片22和第二芯片24的功能面(220和240)从第二塑封层26中露出。
具体地，请参阅图7d，图7d是图6中步骤S304对应的一实施方式的结构示意图，由于第二塑封层26覆盖第一芯片22的功能面220和第二芯片24的功能面240，进而对覆盖在第一芯片22的功能面220和第二芯片24的功能面240上的第二塑封层26进行研磨，使第一芯片22的功能面220和第二芯片24的功能面240露出。
在另一实施方式中，请参阅图8，图8是图1中步骤S101提供第二封装体对应的另一实施方式的流程示意图，上述步骤S101具体包括：
步骤S401：提供可去除的第三载板11c，第三载板11c定义有至少一个区域，一个区域对应一个封装单元。
具体地，请参阅图9a，图9a是图8中步骤S401对应的一实施方式的结构示意图，图9a中的第三载板11c仅仅是示意性的表示其中一个区域，实际应用中第三载板11c可为一较大的区域，划分成多个小区域，在每个小区域内开始第二封装体20的封装。
步骤S402：在每个区域上黏贴相邻设置的第一芯片22和第二芯片24，且第一芯片22和第二芯片24的功能面(220和240)朝向第三载板11c。
具体地，请参阅图9b，图9b是图8中步骤S402对应的一实施方式的结构示意图，将第一芯片22的功能面220和第二芯片24的功能面240朝向第三载板11c，通过双面胶等可剥离胶将第一芯片22和第二芯片24黏贴在第三载板11c上。
步骤S403：在第三载板11c设置有第一芯片22和第二芯片24一侧形成第二塑封层26，第二塑封层26覆盖第一芯片22和第二芯片24的非功能面(222和242)和侧面。
具体地，请参阅图9c，图9c是图8中步骤S403对应的一实施方式的结构示意图，第二塑封层26覆盖第一芯片22的非功能面222和第二芯片24的非功能面242，以及第一芯片22和第二芯片24的侧面。上述第二塑封层26可有效固定住第一芯片22和第二芯片24。
步骤S404：去除第一芯片22和第二芯片24的功能面(220和240)一侧的第三载板11c，以使第一芯片22和第二芯片24的功能面(220和240)露出。
具体地，请参阅图9d，图9d是图8中步骤S404对应的一实施方式的结构示意图，将第三载板11c剥离后，第一芯片22的功能面220和第二芯片24的功能面240将露出。
进一步地，对于第一芯片22的非功能面222和第二芯片24的非功能面242上的第二塑封层26也可进一步研磨，以使第一芯片22的非功能面222和第二芯片24的非功能面242露出，以便第一芯片22和第二芯片24散热。
需要说明的是，在本申请中第一封装体10可以在第二封装体20之前形成，或者第一封装体10在第二封装体20之后形成，或者第一封装体10和第二封装体20在各自的产线上存在时间重合的情况下形成。本申请对比不做具体限制。
步骤S102：将连接芯片12的非功能面122朝向封装基板60，并使第一导电柱14的另一端与封装基板60电连接。
在一实施方式中，请参阅图10a，图10a是图1中步骤S102对应的一实施方式的结构示意图，请结合参阅图5g，在步骤S102之前，在连接芯片12的非功能面122一侧形成第二钝化层32，第二钝化层32上对应第一导电柱14的一端设置有第一开口(图未示)，在第一开口内形成第一焊球34。
进一步地，本申请中的附图仅仅是示意性的，在实际应用中，任一载板上是包括多个区域，多个区域内同时进行第一封装体10，第一封装体10中包含至少两个封装单元，因此在进行步骤S102之前，要切割掉相邻封装单元之间的区域，以获得包含单个封装单元的封装器件。
进一步地，去除第一载板11a，将第一焊球34朝向封装基板60，并使第一焊球34与封装基板电连接60，进而第一导电柱14通过第一焊球34与封装基板60电连接，在第二钝化层32和封装基板60之间形成第二底填胶36，以使连接芯片12和第一导电柱14与封装基板60的连接更牢固。
在另一实施方式中，请参阅图10b，图10b是图1中步骤S102对应的另一实施方式的结构示意图，请结合参阅图5g，在步骤S102之前，在连接芯片12的非功能面122一侧形成第三钝化层42，第三钝化层42上对应第一导电柱14的一端设置有第三开口(图未示)，在第三钝化层42上形成第二再布线层44，第二再布线层44与第一导电柱14电连接，在第二再布线层44一侧形成第四钝化层46，第四钝化层46对应第二再布线层44的位置设置有第四开口(图未示)，在第四开口内形成第二焊球48。
进一步地，本申请中的附图仅仅是示意性的，在实际应用中，任一载板上是包括多个区域，多个区域内同时进行第一封装体10，第一封装体10中包含至少两个封装单元，因此在进行步骤S102之前，要切割掉相邻封装单元之间的区域，以获得包含单个封装单元的封装器件。
进一步地，去除第一载板11a，将第二焊球48朝向封装基板60，并使第二焊球48与封装基板60电连接。第一导电柱14通过第二再布线层44和第二焊球48与封装基板60电连接，在第四钝化层46和封装基板60之间形成第三底填胶49，以使连接芯片12和第一导电柱14与封装基板60的连接更牢固。
步骤S103：将第一芯片22和第二芯片24的功能面(220和240)上的信号传输区通过第一再布线层18与连接芯片12的功能面120电连接，第一芯片22和第二芯片24的功能面(220和240)上的非信号传输区通过第一再布线层18与第一导电柱14电连接。
具体地，请参阅图11a和图11b，图11a是图1中步骤S103之前对应的一实施方式的结构示意图，图11b是图1中步骤S103之前对应的另一实施方式的结构示意图，并结合参阅图7d。在第一再布线层18远离连接芯片12的一侧形成第五钝化层52，第五钝化层52对应第一再布线层18的位置设置有第五开口(图未示)，在第五开口内形成第二导电柱54。在第一芯片22和第二芯片24的功能面(220和240)一侧形成第六钝化层62，第六钝化层62对应第一芯片22和第二芯片24的功能面(220和240)上的焊盘的位置设置有第六开口(图未示)，在第六开口内形成第三导电柱64。
需要说明的是，第三导电柱64的形成可在上述步骤S304或S404之后接着完成，或者在形成第二导电柱54之前，或者在形成第二导电柱54之后形成皆可，本申请对此不做具体限制。
进一步地，本申请中的附图仅仅是示意性的，在实际应用中，任一载板上是包括多个区域，多个区域内同时进行第二封装体20，第二封装体20中包含至少两个封装单元，因此在进行步骤S103之前，要切割掉相邻封装单元之间的区域，以获得包含单个封装单元的封装器件。
进一步地，请参阅图12，图12是图1中步骤S103对应的一实施方式的结构示意图，将第二导电柱54和第三导电柱64键合连接，以使第一芯片22和第二芯片24的信号传输区通过第二导电柱54、第三导电柱64、第一再布线层18与连接芯片12电连接，第一芯片22和第二芯片24的非信号传输区通过第二导电柱54、第三导电柱64、第一再布线层18，与第一导电柱14的一端电连接。
在一具体应用场景中，第一芯片22为CPU芯片，第二芯片24为GPU芯片，连接芯片12为硅桥，进而CPU芯片与GPU芯片之间的信号传输区通过硅桥来进行信号传输，提高信号的传输性能。
进一步地，在步骤S103之后，请参阅图13，图13是图1中步骤S103之后对应的一实施方式的结构示意图，在第一芯片22和第二芯片24的功能面(220和240)，与连接芯片12的功能面120之间形成第四底填胶72，即在第五钝化层52和第六钝化层62之间形成第四底填胶72，第四底填胶72连续覆盖第二导电柱54和第三导电柱64的侧面，以使第一封装体10和第二封装体20之间的连接更牢靠。
综上，本申请提供的芯片封装方法对于主芯片的信号传输区和非信号传输区采用不同的连接方式：对于信号传输区，采用连接芯片12连接第一芯片22和第二芯片24，提高第一芯片22和第二芯片24之间的信号传输速率，提高封装器件的性能；对于非信号传输区，通过第一导电柱14与封装基板60连接，能够降低封装成本。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种芯片封装方法，其特征在于，所述芯片封装方法包括：
提供第一封装体和第二封装体，其中，所述第一封装体包括至少一个连接芯片、多个第一导电柱、第一再布线层以及第一塑封层，所述连接芯片包括相背设置的功能面和非功能面，每个所述连接芯片的外围设置有多个所述第一导电柱，所述第一再布线层位于所述连接芯片的功能面一侧，且所述连接芯片的功能面上的焊盘和所述第一导电柱的一端分别与对应位置处的所述第一再布线层电连接，所述第一塑封层覆盖所述连接芯片的侧面以及所述第一导电柱的侧面；所述第二封装体包括至少一个封装单元，每个所述封装单元包含相邻设置的第一芯片和第二芯片、以及第二塑封层，所述第一芯片和所述第二芯片的功能面上的信号传输区相邻设置，所述第二塑封层覆盖所述第一芯片和所述第二芯片的侧面；
将所述连接芯片的非功能面朝向封装基板，并使所述第一导电柱的另一端与所述封装基板电连接；
将所述第一芯片和所述第二芯片的功能面上的所述信号传输区通过所述第一再布线层与所述连接芯片的功能面电连接，所述第一芯片和所述第二芯片的功能面上的非信号传输区通过所述第一再布线层与所述第一导电柱电连接。
2.根据权利要求1所述的芯片封装方法，其特征在于，所述提供第一封装体包括：
提供可去除的第一载板，所述第一载板定义有至少一个区域；
在所述第一载板上每个所述区域形成所述第一再布线层；
在所述第一再布线层上形成第一钝化层，在所述第一钝化层对应所述第一再布线层的位置形成多个第一开口；
在所述第一钝化层外侧的第一开口内形成所述第一导电柱，在所述第一钝化层内侧的第一开口内形成第一导电凸块；
将所述连接芯片的所述功能面上的连接焊盘与所述第一导电凸块键合连接，所述第一导电柱的高度大于等于所述连接芯片的所述非功能面与所述第一再布线层之间的距离；
在所述第一载板设置有所述第一导电柱一侧形成所述第一塑封层，所述第一塑封层与所述第一导电柱齐平。
3.根据权利要求2所述的芯片封装方法，其特征在于，所述在所述第一载板设置有所述第一导电柱一侧形成所述第一塑封层之前，还包括：
在所述连接芯片的所述功能面与所述第一载板之间形成第一底填胶。
4.根据权利要求1所述的芯片封装方法，其特征在于，所述提供第二封装体包括：
提供可去除的第二载板，所述第二载板定义有至少一个区域，一个区域对应一个封装单元；
在每个所述区域上黏贴相邻设置的所述第一芯片和所述第二芯片，且所述第一芯片和所述第二芯片的非功能面朝向所述第二载板；
在所述第二载板设置有所述第一芯片和所述第二芯片一侧形成所述第二塑封层，所述第二塑封层覆盖所述第一芯片和所述第二芯片的功能面和侧面；
研磨所述第二塑封层远离所述第二载板一侧表面，直至所述第一芯片和所述第二芯片的功能面从所述第二塑封层中露出。
5.根据权利要求1所述的芯片封装方法，其特征在于，所述提供第二封装体，包括：
提供可去除的第三载板，所述第三载板定义有至少一个区域，一个区域对应一个封装单元；
在每个所述区域上黏贴相邻设置的所述第一芯片和所述第二芯片，且所述第一芯片和所述第二芯片的功能面朝向所述第三载板；
在所述第三载板设置有所述第一芯片和所述第二芯片一侧形成所述第二塑封层，所述第二塑封层覆盖所述第一芯片和所述第二芯片的非功能面和侧面；
去除所述第一芯片和所述第二芯片的功能面一侧的第三载板，以使所述第一芯片和所述第二芯片的功能面露出。
6.根据权利要求1所述的芯片封装方法，其特征在于，
所述将所述连接芯片的非功能面朝向封装基板，并使所述第一导电柱的另一端与所述封装基板电连接之前，包括：
在所述连接芯片的非功能面一侧形成第二钝化层，所述第二钝化层上对应所述第一导电柱的一端设置有第二开口；
在所述第二开口内形成第一焊球；
所述将所述连接芯片的非功能面朝向封装基板，并使所述第一导电柱的另一端与所述封装基板电连接，包括：
将所述第一焊球朝向所述封装基板，并使所述第一焊球与所述封装基板电连接；
在所述第二钝化层和所述封装基板之间形成第二底填胶。
7.根据权利要求1所述的芯片封装方法，其特征在于，
所述将所述连接芯片的非功能面朝向封装基板，并使所述第一导电柱的另一端与所述封装基板电连接之前，包括：
在所述连接芯片的非功能面一侧形成第三钝化层，所述第三钝化层上对应所述第一导电柱的一端设置有第三开口；在所述第三钝化层上形成第二再布线层，所述第二再布线层与所述第一导电柱电连接；
在所述第二再布线层一侧形成第四钝化层，所述第四钝化层对应所述第二再布线层的位置设置有第四开口；
在所述第四开口内形成第二焊球；
所述将所述连接芯片的非功能面朝向封装基板，并使所述第一导电柱的另一端与所述封装基板电连接，包括：
将所述第二焊球朝向所述封装基板，并使所述第二焊球与所述封装基板电连接；
在所述第四钝化层和所述封装基板之间形成第三底填胶。
8.根据权利要求1所述的芯片封装方法，其特征在于，所述将所述第一芯片和所述第二芯片的功能面上的所述信号传输区通过所述第一再布线层与所述连接芯片的功能面电连接，所述第一芯片和所述第二芯片的功能面上的非信号传输区通过所述第一再布线层与所述第一导电柱电连接之前，包括：
在所述第一再布线层远离所述连接芯片的一侧形成第五钝化层，所述第五钝化层对应所述第一再布线层的位置设置有第五开口；在所述第一芯片和所述第二芯片的功能面一侧形成第六钝化层，所述第六钝化层对应所述第一芯片和所述第二芯片的功能面上的焊盘的位置设置有第六开口；
在所述第五开口内形成第二导电柱；在所述第六开口内形成第三导电柱。
9.根据权利要求8所述的芯片封装方法，其特征在于，所述将所述第一芯片和所述第二芯片的功能面上的所述信号传输区通过所述第一再布线层与所述连接芯片的功能面电连接，所述第一芯片和所述第二芯片的功能面上的非信号传输区通过所述第一再布线层与所述第一导电柱电连接，包括：
将所述第二导电柱和所述第三导电柱键合连接，以使所述第一芯片和所述第二芯片的所述信号传输区通过所述第二导电柱、所述第三导电柱、所述第一再布线层与所述连接芯片电连接，所述第一芯片和所述第二芯片的非信号传输区通过所述第二导电柱、所述第三导电柱、所述第一再布线层，与所述第一导电柱的一端电连接。
10.根据权利要求1所述的芯片封装方法，其特征在于，所述将所述第一芯片和所述第二芯片的功能面上的所述信号传输区通过所述第一再布线层与所述连接芯片的功能面电连接，所述第一芯片和所述第二芯片的功能面上的非信号传输区通过所述第一再布线层与所述第一导电柱电连接之后，包括：
在所述第一芯片和所述第二芯片的功能面，与所述连接芯片的功能面之间形成第四底填胶。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103579145A (zh) * 2012-08-10 2014-02-12 欣兴电子股份有限公司 穿孔中介板及其制法与封装基板及其制法
CN105355569A (zh) * 2015-11-05 2016-02-24 南通富士通微电子股份有限公司 封装方法
TW201701432A (zh) * 2015-04-14 2017-01-01 艾馬克科技公司 具有高佈線密度補片的半導體封裝
CN106486383A (zh) * 2015-08-31 2017-03-08 台湾积体电路制造股份有限公司 封装结构及其制造方法
US20190051604A1 (en) * 2017-08-14 2019-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and method for fabricating the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103579145A (zh) * 2012-08-10 2014-02-12 欣兴电子股份有限公司 穿孔中介板及其制法与封装基板及其制法
TW201701432A (zh) * 2015-04-14 2017-01-01 艾馬克科技公司 具有高佈線密度補片的半導體封裝
CN106486383A (zh) * 2015-08-31 2017-03-08 台湾积体电路制造股份有限公司 封装结构及其制造方法
CN105355569A (zh) * 2015-11-05 2016-02-24 南通富士通微电子股份有限公司 封装方法
US20190051604A1 (en) * 2017-08-14 2019-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and method for fabricating the same

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