CN111540783B - 一种金属-氧化物半导体场效应晶体管及其制备方法 - Google Patents

一种金属-氧化物半导体场效应晶体管及其制备方法 Download PDF

Info

Publication number
CN111540783B
CN111540783B CN202010045814.2A CN202010045814A CN111540783B CN 111540783 B CN111540783 B CN 111540783B CN 202010045814 A CN202010045814 A CN 202010045814A CN 111540783 B CN111540783 B CN 111540783B
Authority
CN
China
Prior art keywords
dielectric layer
metal
field effect
oxide semiconductor
effect transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010045814.2A
Other languages
English (en)
Other versions
CN111540783A (zh
Inventor
张雪
林子平
李刘中
安金鑫
肖守均
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chongqing Kangjia Optoelectronic Technology Co ltd
Original Assignee
Chongqing Kangjia Optoelectronic Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chongqing Kangjia Optoelectronic Technology Co ltd filed Critical Chongqing Kangjia Optoelectronic Technology Co ltd
Priority to CN202010045814.2A priority Critical patent/CN111540783B/zh
Publication of CN111540783A publication Critical patent/CN111540783A/zh
Application granted granted Critical
Publication of CN111540783B publication Critical patent/CN111540783B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种金属‑氧化物半导体场效应晶体管及其制备方法,其中,所述方法包括步骤:在金属‑氧化物半导体场效应晶体管本体表面依次沉积介电层和硼磷掺杂介电层;对所述介电层和硼磷掺杂介电层进行刻蚀处理,在所述介电层和所述硼磷掺杂介电层表面形成上宽下窄的通孔,使所述金属‑氧化物半导体场效应晶体管本体的表面通过所述通孔露出源极、漏极以及栅极,制得所述金属‑氧化物半导体场效应晶体管。本发明通过在介电层和硼磷掺杂介电层上制备出呈现上宽下窄形状的通孔,从而增加所述通孔的宽度,以通孔的极限填充能力,增强金属‑氧化物半导体场效应晶体管的导电性能,同时也便于引出金属导线。

Description

一种金属-氧化物半导体场效应晶体管及其制备方法
技术领域
本发明涉及场效应晶体管领域,尤其涉及一种金属-氧化物半导体场效应晶体管及其制备方法。
背景技术
对于金属-氧化物半导体场效应晶体管(MOS管)器件而言,接触通孔(Contacthole,CT)结构用于引出栅极、源极以及漏极三端。随着MOS间距越来越小。在满足一定深度的情况下,所述接触通孔的深宽比需求越来越大。
普通的铝铜合金已经完全不能满足接触通孔严格的填充需求,所以对于接触通孔要求比较高的产品通常使用金属钨来填充。然而,由于目前MOS管上的接触通孔尺寸很小,即使采用钨塞填充工艺也很难满足需求。因此,现有技术还有待于改进和发展。
发明内容
鉴于上述现有技术的不足,本发明的目的在于提供一种金属-氧化物半导体场效应晶体管及其制备方法,旨在解决现有金属-氧化物半导体场效应晶体管上的接触通孔尺寸较小,不便于在所述接触通孔内直接填充导电材料并引出金属导线的问题。
本发明为解决上述技术问题所采用的技术方案如下:
一种金属-氧化物半导体场效应晶体管的制备方法,其中,包括步骤:
提供一种金属-氧化物半导体场效应晶体管本体,在所述金属-氧化物半导体场效应晶体管本体表面依次沉积介电层和硼磷掺杂介电层;
对所述介电层和硼磷掺杂介电层进行刻蚀处理,在所述介电层和所述硼磷掺杂介电层表面形成上宽下窄的通孔,使所述金属-氧化物半导体场效应晶体管本体的表面通过所述通孔露出源极、漏极以及栅极,制得所述金属-氧化物半导体场效应晶体管。
所述金属-氧化物半导体场效应晶体管的制备方法,其中,对所述介电层和硼磷掺杂介电层进行刻蚀处理,在所述介电层和所述硼磷掺杂介电层表面形成上宽下窄的通孔的步骤包括:
对所述介电层和硼磷掺杂介电层进行干法刻蚀处理,在所述介电层和所述硼磷掺杂介电层表面形成通孔,使所述金属-氧化物半导体场效应晶体管本体的表面通过所述通孔露出源极、漏极以及栅极;
对所述通孔进行湿法刻蚀处理,使所述通孔呈现上宽下窄的形状,制得所述金属-氧化物半导体场效应晶体管。
所述金属-氧化物半导体场效应晶体管的制备方法,其中,对所述通孔进行湿法刻蚀处理,使所述通孔呈现上宽下窄的形状的步骤包括:
将氢氟酸和水按照预定体积比配置刻蚀溶液;
采用所述刻蚀溶液对所述介电层和所述硼磷掺杂介电层中的通孔进行湿法刻蚀处理,通过控制刻蚀时间,使所述通孔呈现上宽下窄的形状。
所述金属-氧化物半导体场效应晶体管的制备方法,其中,所述介电层为二氧化硅层,所述硼磷掺杂介电层为硼磷掺杂二氧化硅层。
所述金属-氧化物半导体场效应晶体管的制备方法,其中,所述金属-氧化物半导体场效应晶体管本体包括衬底,间隔设置在所述衬底上的源极和漏极,设置在所述源极和漏极上的绝缘层,以及设置在所述绝缘层上的栅极。
所述金属-氧化物半导体场效应晶体管的制备方法,其中,所述源极和漏极独立地选自硼掺杂的半导体材料或磷掺杂的半导体材料中的一种。
所述金属-氧化物半导体场效应晶体管的制备方法,其中,对所述介电层和硼磷掺杂介电层进行刻蚀处理,在所述介电层和所述硼磷掺杂介电层表面形成上宽下窄的通孔之后还包括步骤:
在所述通孔内填充导电材料,在所述金属-氧化物半导体场效应晶体管本体表面蒸镀一层金属层;
对所述金属层进行图案化处理,得到三个互不相连的金属子层,所述三个金属子层通过所述通孔中的导电材料分别与源极、漏极以及栅极电连接。
所述金属-氧化物半导体场效应晶体管的制备方法,其中,所述导电材料为金、银、铜、铝或钨的一种或多种。
所述金属-氧化物半导体场效应晶体管的制备方法,其中,所述对所述金属层进行图案化处理,得到三个互不相连的金属子层之后还包括步骤:
对所述三个金属子层对应于源极、漏极以及栅极的位置处进行打孔,并将导线穿过该孔并通过所述导电材料分别与源极、漏极以及栅极进行电连接。
一种金属-氧化物半导体场效应晶体管,其中,包括金属-氧化物半导体场效应晶体管本体,依次设置在所述金属-氧化物半导体场效应晶体管本体上的介电层和硼磷掺杂介电层,所述介电层和所述硼磷掺杂介电层表面设置有上宽下窄的通孔,所述金属-氧化物半导体场效应晶体管本体的表面通过所述通孔露出源极、漏极以及栅极。
有益效果:本发明通过在金属-氧化物半导体场效应晶体管本体表面依次沉积的介电层和硼磷掺杂介电层上刻蚀出上宽下窄的通孔,并通过对所述通孔进行湿法刻蚀处理使得所述通孔呈现的形状,从而增加所述通孔的宽度,以提高通孔的极限填充能力,同时也便于引出金属导线,更有利于小尺寸金属-氧化物半导体场效应晶体管的制作。
附图说明
图1是本发明实施例提供的一种金属-氧化物半导体场效应晶体管的制备方法流程图。
图2为本发明在金属-氧化物半导体场效应晶体管本体表面制备介电层和硼磷掺杂介电层后的结构示意图。
图3为本发明对介电层和硼磷掺杂介电层进行刻蚀处理形成通孔的结构示意图。
图4为本发明对介电层和硼磷掺杂介电层中的通孔进行湿法刻蚀处理,使所述通孔呈现上宽下窄的形状的结构示意图。
图5为在图4所示通孔中填充导电材料后的结构示意图。
图6为在金属-氧化物半导体场效应晶体管本体表面制备金属子层后的结构示意图。
具体实施方式
为使本发明的目的、技术方案及优点更加清楚、明确,以下参照附图并举实施例对本发明进一步详细说明。应当理解,此处所描述的具体实施例仅仅用以解释本发明,并不用于限定本发明。
请参阅图1,图1为本发明提供的一种金属-氧化物半导体场效应晶体管的制备方法较佳实施例的流程图,如图1所示,其包括以下步骤:
S10、提供一种金属-氧化物半导体场效应晶体管本体,在所述金属-氧化物半导体场效应晶体管本体表面依次沉积介电层和硼磷掺杂介电层;
S20、对所述介电层和硼磷掺杂介电层进行刻蚀处理,在所述介电层和所述硼磷掺杂介电层表面形成上宽下窄的通孔,使所述金属-氧化物半导体场效应晶体管本体的表面通过所述通孔露出源极、漏极以及栅极,制得所述金属-氧化物半导体场效应晶体管。
本实施例通过在金属-氧化物半导体场效应晶体管(MOS管)本体表面依次沉积的介电层和硼磷掺杂介电层上刻蚀出上宽下窄的通孔,从而增加所述通孔的宽度,以提高通孔的极限填充能力,同时也便于引出金属导线,更有利于小尺寸MOS管的制作。
在一些实施方式中,如图2所示,所述MOS管本体包括衬底10,间隔设置在所述衬底10上的源极20和漏极30,设置在所述源极20和漏极30上的绝缘层40,以及设置在所述绝缘层40上的栅极50。本实施例中,所述源极20和漏极30可独立地选自硼掺杂的半导体材料或磷掺杂的半导体材料中的一种。作为举例,所述硼掺杂的半导体材料包括硼掺杂的氧化锌、硼掺杂的氧化铟,但不限于此;所述磷掺杂的半导体材料包括磷掺杂的氧化锌、磷掺杂的氧化铟,但不限于此。
在一些实施方式中,如图2所示,在制备基本的MOS管本体后,采用气相沉积的方式在所述MOS管本体表面依次沉积介电层60和硼磷掺杂介电层70,形成层间介质。本实施例中,所述硼磷掺杂介电层70具有较好的台阶覆盖性,同时由于所述硼磷掺杂介电层70中的硼和磷在后续制程过程中会往衬底扩散,由于衬底中的源极和漏极也掺杂有硼或磷,可能引起漏电;因此,本实施例预先在所述MOS管本体的表面沉积一层绝缘的介电层60,以起到隔绝作用。
在一些具体的实施方式中,所述介电层为二氧化硅层,所述硼磷掺杂介电层为硼磷掺杂二氧化硅层。
在一些实施方式中,如图3和图4所示,首先对所述介电层60和硼磷掺杂介电层70进行干法刻蚀处理,在所述介电层60和所述硼磷掺杂介电层70表面形成通孔80,使所述MOS管本体的表面通过所述通孔80露出源极20、漏极30以及栅极50。本实施例中,由于对通孔的形状要求较高,因此采用干法刻蚀的方式在所述介电层60和硼磷掺杂介电层70表面制备所述通孔80。
接着,对所述介电层60和硼磷掺杂介电层70中的通孔80进行湿法刻蚀处理,使所述通孔80呈现上宽下窄的形状,制得所述金属-氧化物半导体场效应晶体管。
在一些具体的实施方式中,将氢氟酸和水按照预定体积比配置刻蚀溶液;采用所述刻蚀溶液对所述介电层60和硼磷掺杂介电层70中的通孔80进行湿法刻蚀处理,通过控制刻蚀时间,使所述通孔呈现上宽下窄的形状。
具体来讲,由于不同掺杂浓度的介电层对应刻蚀溶液的蚀刻速率不同,以硼磷掺杂二氧化硅层为例,所述硼磷掺杂二氧化硅层由于掺杂有硼磷元素,其膜层结构疏松,相对于未掺杂的二氧化硅层而言其蚀刻速率更快。因此,在对所述二氧化硅层和所述硼磷掺杂二氧化硅层同时进行湿法蚀刻的过程中,所述硼磷掺杂二氧化硅层的蚀刻量会比所述二氧化硅层的蚀刻量多很多。本实施例可通过控制湿法刻蚀的刻蚀时间,制得不同孔径的通孔,所述二氧化硅层和硼磷掺杂二氧化硅层经过湿法刻蚀处理后,所述通孔的孔径相对干法蚀刻时的通孔孔径变得更大,且所述通孔在经过湿法刻蚀处理后呈现出上宽下窄的形状,以提高通孔的极限填充能力,以增强该MOS管的导电性能。
在本实施例中,若所述通孔的宽深比太小,会导致金属无法填充进去形成空洞,从而会导致MOS管的各个电极无法与外界电连接。而本实施例通过将所述通孔制备成上宽下窄的形状,可有效提高所述通孔的宽深比,从而提升通孔的极限填充能力,即提高了MOS管的工艺制程能力,比如原本金属制程机台的极限接触孔填充能力只能填充直径大于0.2um的通孔,但是在本实施例中,可以将填充能力提升到可以填充接触孔直径大于0.1um的产品。也就是说,在相同尺寸MOS管下,由于本实施例中通孔宽深比更大,会比一般的MOS管导电性能更佳,且更有利于更小尺寸MOS管的制作。
在一些还是方式中,所述刻蚀溶液中,所述氢氟酸和水的体积比为1:(40-60),但不限于此。
在一些实施方式中,如图5所示,在所述通孔内填充导电材料90,使所述导电材料90分别与MOS管的源极20、漏极30以及栅极50电连接。在一些具体的实施方式中,为保证MOS管导电性能更佳,所述所述导电材料为金、银、铜、铝或钨的一种或多种,但不限于此。
在一些实施方式中,如图6所示,在所述MOS管本体表面蒸镀一层金属层,通过图案化处理得到三个互不相连的金属子层101,所述三个金属子层101通过所述通孔80中的导电材料90分别与源极20、漏极30以及栅极50电连接,对所述三个金属子层91对应于源极20、漏极30以及栅极50位置处进行打孔,并将导线穿过该孔并通过所述导电材料90分别与源极20、漏极30以及栅极50进行电连接,即制得所述金属-氧化物半导体场效应晶体管。
具体来讲,本实施例在MOS管本体的表面继续蒸镀得到一层金属层,并对该金属层图案化处理得到三个金属子层,每个金属子层各自对应于源极20、漏极30以及栅极50的上方,且互不电连接,以防止极间短路。所述金属子层用于后续穿电极线以与源极20、漏极30以及栅极50进行电连接,且在后续工艺中继续保留在所述MOS管本体的上方。理论来说,可以直接在通孔中的导电材料处引出导线,但是所述通孔的尺寸一般很小,不便于打线,故本实施例通过在MOS管本体的表面外加一层金属层,用于穿孔打线,并通过所述金属层开孔中的导电材料电连接后与MOS的源极、漏极以及栅极实现电连接,以完成MOS管的制作工艺。
在一些具体的实施方式中,所述金属层的材料为金、银、铜和铝中的一种或多种,但不限于此。
本发明通过简单的工艺改善了通孔结构,由于其结构变更在硼磷掺杂的二氧化硅膜层,其并未影响MOS管本体的源极和漏极结构,对MOS管的电性(阈值电压VT/抗雪崩击穿能力等)影响很小,是一种安全可行的方法。
在一些实施方式中,还提供一种金属-氧化物半导体场效应晶体管,其中,包括金属-氧化物半导体场效应晶体管本体,依次设置在所述金属-氧化物半导体场效应晶体管本体上的介电层和硼磷掺杂介电层,所述介电层和所述硼磷掺杂介电层表面设置有上宽下窄的通孔,所述金属-氧化物半导体场效应晶体管本体的表面通过所述通孔露出源极、漏极以及栅极。
综上所述,本发明通过在MOS管本体表面依次沉积的介电层和硼磷掺杂介电层上刻蚀出上宽下窄的通孔,从而增加所述通孔的宽度,以提升通孔的极限填充能力,增强金属-氧化物半导体场效应晶体管的导电性能,更有利于小尺寸MOS管的制作。
应当理解的是,本发明的应用不限于上述的举例,对本领域普通技术人员来说,可以根据上述说明加以改进或变换,所有这些改进和变换都应属于本发明所附权利要求的保护范围。

Claims (9)

1.一种金属-氧化物半导体场效应晶体管的制备方法,其特征在于,包括步骤:
提供一种金属-氧化物半导体场效应晶体管本体,在所述金属-氧化物半导体场效应晶体管本体表面依次沉积介电层和硼磷掺杂介电层;
对所述介电层和所述硼磷掺杂介电层进行刻蚀处理,在所述介电层和所述硼磷掺杂介电层表面形成上宽下窄的通孔,使所述金属-氧化物半导体场效应晶体管本体的表面通过所述通孔露出源极、漏极以及栅极,制得所述金属-氧化物半导体场效应晶体管;
对所述介电层和硼磷掺杂介电层进行刻蚀处理,在所述介电层和所述硼磷掺杂介电层表面形成上宽下窄的通孔的步骤包括:
对所述介电层和硼磷掺杂介电层进行干法刻蚀处理,在所述介电层和所述硼磷掺杂介电层表面形成通孔,使所述金属-氧化物半导体场效应晶体管本体的表面通过所述通孔露出源极、漏极以及栅极;
对所述通孔进行湿法刻蚀处理,使所述通孔呈现上宽下窄的形状,制得所述金属-氧化物半导体场效应晶体管。
2.根据权利要求1所述金属-氧化物半导体场效应晶体管的制备方法,其特征在于,对所述通孔进行湿法刻蚀处理,使所述通孔呈现上宽下窄的形状的步骤包括:
将氢氟酸和水按照预定体积比配置刻蚀溶液;
采用所述刻蚀溶液对所述介电层和所述硼磷掺杂介电层中的通孔进行湿法刻蚀处理,通过控制刻蚀时间,使所述通孔呈现上宽下窄的形状。
3.根据权利要求1-2任一所述金属-氧化物半导体场效应晶体管的制备方法,其特征在于,所述介电层为二氧化硅层,所述硼磷掺杂介电层为硼磷掺杂二氧化硅层。
4.根据权利要求1-2任一所述金属-氧化物半导体场效应晶体管的制备方法,其特征在于,所述金属-氧化物半导体场效应晶体管本体包括衬底,间隔设置在所述衬底上的源极和漏极,设置在所述源极和漏极上的绝缘层,以及设置在所述绝缘层上的栅极。
5.根据权利要求4所述金属-氧化物半导体场效应晶体管的制备方法,其特征在于,所述源极和漏极独立地选自硼掺杂的半导体材料或磷掺杂的半导体材料中的一种。
6.根据权利要求1-2任一所述金属-氧化物半导体场效应晶体管的制备方法,其特征在于,对所述介电层和硼磷掺杂介电层进行刻蚀处理,在所述介电层和所述硼磷掺杂介电层表面形成上宽下窄的通孔之后还包括步骤:
在所述通孔内填充导电材料,在所述金属-氧化物半导体场效应晶体管本体表面蒸镀一层金属层;
对所述金属层进行图案化处理,得到三个互不相连的金属子层,所述三个金属子层通过所述通孔中的导电材料分别与源极、漏极以及栅极电连接。
7.根据权利要求6所述金属-氧化物半导体场效应晶体管的制备方法,其特征在于,所述导电材料为金、银、铜、铝或钨的一种或多种。
8.根据权利要求6所述金属-氧化物半导体场效应晶体管的制备方法,其特征在于,对所述金属层进行图案化处理,得到三个互不相连的金属子层之后还包括步骤:
对所述三个金属子层对应于源极、漏极以及栅极的位置处进行打孔,并将导线穿过该孔并通过所述导电材料分别与源极、漏极以及栅极进行电连接。
9.一种金属-氧化物半导体场效应晶体管,其特征在于,包括金属-氧化物半导体场效应晶体管本体,依次设置在所述金属-氧化物半导体场效应晶体管本体上的介电层和硼磷掺杂介电层,所述介电层和所述硼磷掺杂介电层的表面先形成通孔,使所述介电层和所述硼磷掺杂介电层的表面通过所述通孔露出源极、漏极以及栅极,再使所述通孔呈现上宽下窄的形状。
CN202010045814.2A 2020-01-16 2020-01-16 一种金属-氧化物半导体场效应晶体管及其制备方法 Active CN111540783B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010045814.2A CN111540783B (zh) 2020-01-16 2020-01-16 一种金属-氧化物半导体场效应晶体管及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010045814.2A CN111540783B (zh) 2020-01-16 2020-01-16 一种金属-氧化物半导体场效应晶体管及其制备方法

Publications (2)

Publication Number Publication Date
CN111540783A CN111540783A (zh) 2020-08-14
CN111540783B true CN111540783B (zh) 2023-09-26

Family

ID=71978499

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010045814.2A Active CN111540783B (zh) 2020-01-16 2020-01-16 一种金属-氧化物半导体场效应晶体管及其制备方法

Country Status (1)

Country Link
CN (1) CN111540783B (zh)

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1145336A (zh) * 1995-06-30 1997-03-19 现代电子产业株式会社 一种形成硼磷硅玻璃膜的方法
US5883436A (en) * 1994-11-18 1999-03-16 Intel Corporation Contact and via fabrication technologies
US6274484B1 (en) * 2000-03-17 2001-08-14 Taiwan Semiconductor Manufacturing Company Fabrication process for low resistivity tungsten layer with good adhesion to insulator layers
JP2003152103A (ja) * 2001-11-05 2003-05-23 Promos Technologies Inc 半導体メモリデバイスに関する縦型内部接続トレンチセル(v−ictc)及び形成方法
WO2010004271A1 (en) * 2008-07-08 2010-01-14 Imperial Innovations Limited Low-voltage thin-film field-effect transistors
CN102683213A (zh) * 2012-05-03 2012-09-19 上海华力微电子有限公司 SOI上双层隔离混合晶向后栅型反型模式SiNWFET的制备方法
CN103227107A (zh) * 2013-04-08 2013-07-31 上海华力微电子有限公司 一种制备栅极氧化层的方法
CN106133915A (zh) * 2014-09-09 2016-11-16 富士电机株式会社 半导体装置及半导体装置的制造方法
CN109216321A (zh) * 2017-07-04 2019-01-15 中芯国际集成电路制造(天津)有限公司 具有插塞的半导体器件及其形成方法
CN109887836A (zh) * 2019-01-25 2019-06-14 西安交通大学 n型掺杂单晶金刚石场板结构的场效应晶体管的制备方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4807894B2 (ja) * 1999-05-31 2011-11-02 ルネサスエレクトロニクス株式会社 半導体装置
DE10009345C1 (de) * 2000-02-28 2001-07-19 Infineon Technologies Ag Feldeffekt-Transistoranordnung mit hoher Latch-up-Festigkeit und Verfahren zu deren Herstellung
US7615480B2 (en) * 2007-06-20 2009-11-10 Lam Research Corporation Methods of post-contact back end of the line through-hole via integration
TWI328283B (en) * 2008-05-16 2010-08-01 Au Optronics Corp Manufacturing method of thin film transistor array substrate and liquid crystal display panel
CN101777586B (zh) * 2010-01-21 2012-11-21 复旦大学 一种混合结型源漏场效应晶体管及其制备方法
US8563417B2 (en) * 2011-11-22 2013-10-22 Alpha & Omega Semiconductor, Inc. Method for packaging ultra-thin chip with solder ball thermo-compression in wafer level packaging process
FR3000839A1 (fr) * 2013-01-08 2014-07-11 St Microelectronics Rousset Procédé de fabrication d’un transistor mos vertical

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5883436A (en) * 1994-11-18 1999-03-16 Intel Corporation Contact and via fabrication technologies
CN1145336A (zh) * 1995-06-30 1997-03-19 现代电子产业株式会社 一种形成硼磷硅玻璃膜的方法
US6274484B1 (en) * 2000-03-17 2001-08-14 Taiwan Semiconductor Manufacturing Company Fabrication process for low resistivity tungsten layer with good adhesion to insulator layers
JP2003152103A (ja) * 2001-11-05 2003-05-23 Promos Technologies Inc 半導体メモリデバイスに関する縦型内部接続トレンチセル(v−ictc)及び形成方法
WO2010004271A1 (en) * 2008-07-08 2010-01-14 Imperial Innovations Limited Low-voltage thin-film field-effect transistors
CN102683213A (zh) * 2012-05-03 2012-09-19 上海华力微电子有限公司 SOI上双层隔离混合晶向后栅型反型模式SiNWFET的制备方法
CN103227107A (zh) * 2013-04-08 2013-07-31 上海华力微电子有限公司 一种制备栅极氧化层的方法
CN106133915A (zh) * 2014-09-09 2016-11-16 富士电机株式会社 半导体装置及半导体装置的制造方法
CN109216321A (zh) * 2017-07-04 2019-01-15 中芯国际集成电路制造(天津)有限公司 具有插塞的半导体器件及其形成方法
CN109887836A (zh) * 2019-01-25 2019-06-14 西安交通大学 n型掺杂单晶金刚石场板结构的场效应晶体管的制备方法

Also Published As

Publication number Publication date
CN111540783A (zh) 2020-08-14

Similar Documents

Publication Publication Date Title
US9583615B2 (en) Vertical transistor and local interconnect structure
US7646058B2 (en) Device configuration and method to manufacture trench MOSFET with solderable front metal
DE102014107437B4 (de) Metall-Halbleiter-Kontaktstruktur mit dotierter Zwischenschicht und Herstellungsverfahren dafür
CN113078156B (zh) 半导体结构及其形成方法
US9299643B2 (en) Ruthenium interconnect with high aspect ratio and method of fabrication thereof
KR100836757B1 (ko) 커패시터가 구비된 반도체 장치 및 그 제조 방법
CN111540783B (zh) 一种金属-氧化物半导体场效应晶体管及其制备方法
KR100600179B1 (ko) 반도체 기판에 상이한 전도형 및 상이한 실장 밀도의 트랜지스터를 제조하는 방법
US20100276810A1 (en) Semiconductor device and fabrication method thereof
CN102437097A (zh) 一种新的接触孔的制造方法
WO2023024595A1 (zh) 半导体结构和半导体结构的制备方法
US10304839B2 (en) Metal strap for DRAM/FinFET combination
KR100829392B1 (ko) SoC 및 그 제조 방법
CN115642144A (zh) 半导体结构、半导体结构的形成方法及存储器
US20190393039A1 (en) Method for manufacturing conductive plug
KR101168507B1 (ko) 반도체 소자 및 그 형성 방법
KR20080092557A (ko) 반도체소자의 배선 형성방법
KR100364818B1 (ko) 반도체 소자의 제조 방법
US20230402515A1 (en) Metal oxide semiconductor with multiple drain vias
CN115843175A (zh) 半导体结构及其制备方法
TWI566421B (zh) 垂直式二極體及其製造方法
CN117690908A (zh) 半导体结构及其制造方法
KR19990088091A (ko) 반도체장치및그제조방법
CN115706063A (zh) 半导体结构及其制备方法
CN115513132A (zh) 半导体结构的制备方法及半导体结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: 402760 No.69, Wushan Road, Biquan street, Bishan District, Chongqing

Applicant after: Chongqing Kangjia Optoelectronic Technology Co.,Ltd.

Address before: 402760 No.69, Wushan Road, Biquan street, Bishan District, Chongqing

Applicant before: Chongqing Kangjia Photoelectric Technology Research Institute Co.,Ltd.

CB02 Change of applicant information
GR01 Patent grant
GR01 Patent grant