CN111430463A - 沟槽栅场效应晶体管及存储器 - Google Patents

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Abstract

本发明提供了一种沟槽栅场效应晶体管及存储器。通过在栅电极中的第一栅极导电层和第二栅极导电层之间设置隔离薄膜层，以避免第一栅极导电层和第二栅极导电层之间相互干扰，并可以对第一栅极导电层和第二栅极导电层的参数分别进行调整，以提高所构成的栅电极的整体性能。并且，还可以调整第一栅极导电层和第二栅极导电层的耦合表面为凹凸不平的表面，以增加第一栅极导电层和第二栅极导电层之间的耦合面积，提高第一栅极导电层和第二栅极导电层之间的耦合性能，进而确保所构成的栅电极的电性能。

Description

沟槽栅场效应晶体管及存储器
技术领域
本发明涉及半导体技术领域，特别涉及一种沟槽栅场效应晶体管及存储器。
背景技术
随着半导体器件尺寸的不断缩减，场效应晶体管的特征尺寸也迅速缩小，而随着场效应晶体管的特征尺寸的不断缩减，晶体管在关闭状态下或等待状态下所产生的栅极诱导漏极泄漏电流(gate-induced drain leakage，GIDL)也越来越严重，这会对晶体管的可靠性产生较大的影响，导致晶体管的不稳定性以及会使晶体管的静态功耗增加。为此，例如可以采用不同的材料形成晶体管的栅电极，并使栅电极中与源漏区交叠的部分具有较低的功函数。
然而，在改善场效应晶体管的栅极诱导漏极泄漏电流的基础上，如何进一步确保由不同材料构成的栅电极的电性能尤其重要。
发明内容
本发明的目的在于提供一种沟槽栅场效应晶体管，以改善场效应晶体管的栅极诱导漏极泄漏电流现象，并提高场效应晶体管的栅电极的电性能。
为解决上述技术问题，本发明提供了一种沟槽栅场效应晶体管，包括：
衬底，所述衬底中形成有栅极沟槽；
栅电极，形成在所述栅极沟槽中，所述栅电极包括第一栅极导电层和第二栅极导电层，所述第一栅极导电层填充在所述栅极沟槽的底部，所述第二栅极导电层形成在所述第一栅极导电层的上方；以及，
隔离薄膜层，形成在所述第一栅极导电层和所述第二栅极导电层之间，并且所述隔离薄膜层具有弯曲部，以使所述第一栅极导电层的顶表面和所述第二栅极导电层的底表面均顺应所述弯曲部而呈现为凹凸不平的表面。
可选的，所述第一栅极导电层的顶表面内陷而具有凹陷，所述隔离薄膜层保形的覆盖所述第一栅极导电层的凹陷，以使所述隔离薄膜层背离所述第一栅极导电层的顶表面凹陷，以及所述第二栅极导电层填充所述隔离薄膜层顶表面上的凹陷。
可选的，所述第一栅极导电层的顶表面突出而具有凸起，所述隔离薄膜层保形的覆盖所述第一栅极导电层的凸起，以使得所述隔离薄膜层向上突出至所述第二栅极导电层中。
可选的，所述栅电极还包括第三栅极导电层，所述第三栅极导电层包覆所述第一栅极导电层的底壁和侧壁，以及所述隔离薄膜层覆盖所述第一栅极导电层和所述第三栅极导电层的顶部。
可选的，所述第一栅极导电层的顶表面相对于所述第三栅极导电层的顶表面内陷，所述隔离薄膜层中覆盖所述第一栅极导电层的部分构成第一部分，所述隔离薄膜层中覆盖所述第三栅极导电层的部分构成第二部分，以及所述隔离薄膜层中的所述第一部分相对于所述第二部分内陷至所述第一栅极导电层中。
可选的，所述第一栅极导电层的顶表面相对于所述第三栅极导电层的顶表面突出，所述隔离薄膜层中覆盖所述第一栅极导电层的部分构成第一部分，所述隔离薄膜层中覆盖所述第三栅极导电层的部分构成第二部分，以及所述隔离薄膜层中的所述第一部分相对于所述第二部分向上突出至所述第二栅极导电层中。
可选的，所述隔离薄膜层的厚度小于所述第三栅极导电层的厚度。
可选的，所述第一栅极导电层的功函数高于所述第二栅极导电层的功函数，以及所述第一栅极导电层的电阻低于所述第二栅极导电层的电阻。
可选的，所述栅电极部分填充所述栅极沟槽，以及在所述栅极沟槽高于所述栅电极的上方空间中还形成有绝缘层，所述绝缘层覆盖所述栅电极的顶表面和所述栅极沟槽的上方空间的侧壁，并且所述绝缘层中覆盖所述栅电极的厚度大于所述绝缘层中覆盖所述栅极沟槽侧壁的厚度。
可选的，所述沟槽栅场效应晶体管还包括第一源/漏区和第二源/漏区，所述第一源/漏区和所述第二源/漏区分别位于所述栅电极两侧的衬底中。
另外，本发明还提供了一种存储器，包括：
衬底，所述衬底中形成有多个有源区；
多条字线，掩埋在所述衬底中，所述字线沿着预定方向延伸并和相应的有源区相交，并且所述字线包括由下至上依次形成的第一字线导电层和第二字线导电层；
隔离薄膜层，形成在所述第一字线导电层和所述第二字线导电层之间，并且所述隔离薄膜层具有弯曲部，以使所述第一字线导电层的顶表面和所述第二字线导电层的底表面均顺应所述弯曲部而呈现为凹凸不平的表面。
在本发明提供的沟槽栅场效应晶体管中，栅电极包括第一栅极导电层和第二栅极导电层，此时可以分别设置第一栅极导电层和第二栅极导电层的功函数，例如可以调整位于上方的第二栅极导电层具有较低的功函数，从而改善沟槽栅场效应晶体管的栅极诱导漏极泄漏电流(GIDL)。并且，第一栅极导电层和第二栅极导电层之间还设置有隔离薄膜层，以利用所述隔离薄膜层避免第一栅极导电层和第二栅极导电层相互干扰，从而可以更为灵活的对所述第一栅极导电层和第二栅极导电层的材料和性能分别进行调整。以及，设置在第一栅极导电层和第二栅极导电层之间隔离薄膜层具有弯曲部，并使所述第一栅极导电层的顶表面和所述第二栅极导电层的底表面均顺应所述弯曲部而呈现为凹凸不平的表面，即相当于将第一栅极导电层和第二栅极导电层的耦合表面调整为凹凸不平的表面，相应的增加了第一栅极导电层和第二栅极导电层之间的耦合面积，提高第一栅极导电层和第二栅极导电层之间的耦合性能，进而确保所构成的栅电极的电性能。
附图说明
图1为本发明实施例一中的沟槽栅场效应晶体管的结构示意图；
图2为本发明实施例二中的沟槽栅场效应晶体管的结构示意图。
其中，附图标记如下：
100-衬底；
110-第一源/漏区；
120-第二源/漏区；
100a-栅极沟槽；
200-栅极氧化层；
300-栅电极；
310-第一栅极导电层；
320-第二栅极导电层；
330-第三栅极导电层；
410/420-隔离薄膜层；
500-遮蔽层；
610/620-绝缘层。
具体实施方式
以下结合附图和具体实施例对本发明提出的沟槽栅场效应晶体管及存储器作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
图1为本发明实施例一中的沟槽栅场效应晶体管的结构示意图，如图1所示，所述沟槽栅场效应晶体管包括：衬底100以及形成在所述衬底100中的栅电极300。其中，所述衬底100中形成有栅极沟槽100a，以用于容纳所述栅电极300。
具体的，所述栅电极300包括第一栅极导电层310和第二栅极导电层320，所述第一栅极导电层310填充在所述栅极沟槽100a的底部，以及所述第二栅极导电层320形成在所述第一栅极导电层310的上方。其中，所述第一栅极导电层310的功函数高于所述第二栅极导电层320的功函数，即，位于上方的第二栅极导电层320具有较低的功函数，如此即有利于改善晶体管器件的栅极诱导漏极泄漏电流(GIDL)。以及，还可使所述第一栅极导电层310的电阻低于所述第二栅极导电层320的电阻，从而可以降低所述栅电极300其整体的电阻值，进而可以进一步提高晶体管器件的性能。
可选的，所述第一栅极导电层310的材料例如包括钨(W)、钛(Ti))或钽(Ta)等，以及所述第二栅极导电层320的材料例如包括多晶硅等。
继续参考图1所示，所述沟槽栅场效应晶体管还包括隔离薄膜层410，所述隔离薄膜层410形成在所述第一栅极导电层310和所述第二栅极导电层320之间。其中，所述隔离薄膜层410的材料可以包括氧化硅。
需要说明的是，通过在第一栅极导电层310和第二栅极导电层320之间设置所述隔离薄膜层410，从而可以防止第一栅极导电层310和第二栅极导电层320之间的原子扩散，保障第一栅极导电层310和第二栅极导电层320的性能(例如，可以防止第二栅极导电层320中的硅原子扩散到第一栅极导电层310中，以及可以防止第一栅极导电层310中的金属扩散至第二栅极导电层320中)。
进一步的，所述隔离薄膜层410具有弯曲部，其中所述隔离薄膜层410为薄膜状，所述隔离薄膜层410的弯曲部相应的为弯曲的薄膜，进而可使所述第一栅极导电层310朝向所述隔离薄膜层的顶表面和所述第二栅极导电层320朝向所述隔离薄膜层的底表面均顺应所述弯曲部而呈现为凹凸不平的表面。需要说明的是，基于所述第一栅极导电层310的凹凸面和第二栅极导电层320的凹凸面相互匹配，从而使得所述第一栅极导电层310和所述第二栅极导电层320之间具有较大的耦合面积，有利于提高第一栅极导电层310和第二栅极导电层320之间的耦合性能。
具体参考图1所示，本实施例中，所述第一栅极导电层310的顶表面内陷而具有凹陷，进而使得所述第一栅极导电层310的顶表面呈现为凹凸不平的顶表面。具体的，可通过回刻蚀所述第一栅极导电层310，以使所述第一栅极导电层310的顶表面内陷。以及，所述隔离薄膜层410保形的覆盖所述第一栅极导电层310其凹凸不平的顶表面，此时即相应的使所述隔离薄膜层410具有与所述凹凸不平的顶表面相对应的弯曲部。本实施例中，所述隔离薄膜层410保形的覆盖所述第一栅极导电层310的凹陷，从而使所述隔离薄膜层410背离所述第一栅极导电层310的顶表面也相应的凹陷。以及，所述第二栅极导电层320形成在所述隔离薄膜层410上，并填充所述隔离薄膜层410顶表面上的凹陷。
可选的方案中，所述第一栅极导电层310的顶表面可以形成为具有V形凹陷，基于此，所述隔离薄膜层410即相应的形成有V形弯曲部，以及所述第二栅极导电层320的底表面顺应所述隔离薄膜层410的V形弯曲部而具有朝向第一栅极导电层310的V形凸出。当然，在其他方案中，所述第一栅极导电层310的顶表面还可以为U形凹陷，此时所述隔离薄膜层410即具有U形弯曲部，以及所述第二栅极导电层320的底表面即呈现为U形凸出。
继续参考图1所示，所述栅电极300还包括第三栅极导电层330，所述第三栅极导电层330包覆所述第一栅极导电层310的底壁和侧壁，以及所述隔离薄膜层410覆盖所述第一栅极导电层310和第三栅极导电层330的顶部。其中，所述第三栅极导电层330的材料例如包括氮化钛(TiN)和/或氮化钽(TaN)。
本实施例中，所述第一栅极导电层310的顶表面相对于所述第三栅极导电层330的顶表面内陷，具体的，所述第一栅极导电层310例如呈现为V形内陷或者U形内陷。
可以认为，所述隔离薄膜层410中覆盖所述第一栅极导电层310的部分构成第一部分，以及所述隔离薄膜层410中覆盖所述第三栅极导电层330的部分构成第二部分，此时，所述隔离薄膜层410中的所述第一部分即相对于所述第二部分内陷至所述第一栅极导电层310中。
进一步的，所述沟槽栅场效应晶体管还包括栅极氧化层200，所述栅极氧化层200覆盖所述栅极沟槽100a的底壁和侧壁，以及所述栅电极300形成在所述栅极氧化层200上，并部分填充所述栅极沟槽100a。
本实施例中，所述栅电极300部分填充所述栅极沟槽100a，以使所述栅电极300的顶部位置低于所述栅极沟槽100a的顶部位置，基于此，在所述栅极沟槽100a高于栅电极300的上方空间中还可进一步填充有遮蔽层500，以利用所述遮蔽层500覆盖所述栅电极300。
此外，在所述栅极沟槽100a两侧的衬底100中还形成有第一源/漏区110和第二源/漏区120，所述第一源/漏区110和所述第二源/漏区120的底部位置低于所述栅电极300的顶部位置，以使所述栅电极300和所述第一源/漏区110具有交叠区域，以及所述栅电极300和所述第二源/漏区120具有交叠区域。
继续参考图1所示，所述第二栅极导电层320的顶表面上还形成有绝缘层610，以及所述遮蔽层500即形成在所述绝缘层610上，此时即可利用所述绝缘层610和所述遮蔽层500覆盖所述栅电极300，以提高对上所述栅电极300的隔离性能。需要说明的是，所述第一源/漏区110和所述第二源/漏区120的底部位置低于所述栅电极300的顶部位置，并且所述栅电极300的顶部位置上还覆盖有所述绝缘层610和遮蔽层500，此时，即有利于进一步改善晶体管器件的栅极诱导漏极泄漏电流。
其中，所述绝缘层610的材料可以不同于所述遮蔽层500的材料，例如所述绝缘层610的材料可以包括氧化硅，以及所述遮蔽层500的材料可以包括氮化硅。进一步的，所述绝缘层610例如可以通过氧化工艺自对准的形成在所述第二栅极导电层320的顶表面上。
实施例二
与实施例一的区别在于，本实施例中，第一栅极导电层的顶表面突出而具有凸起，隔离薄膜层保形的覆盖所述第一栅极导电层的凸起，进而使得所述隔离薄膜层向上突出至第二栅极导电层中。
图2为本发明实施例二中的沟槽栅场效应晶体管的结构示意图，如图2所示，本实施例中，所述第一栅极导电层310的顶表面向上突出而具有凸起。以及，所述隔离薄膜层410保形的覆盖所述第一栅极导电层31的凸起，从而使所述隔离薄膜层410背离所述第一栅极导电层310的顶表面也相应的向上突出。以及，所述第二栅极导电层320覆盖所述隔离薄膜层410的凸起，以使所述隔离薄膜层410向上突出至第二栅极导电层320中。
进一步的，所述第一栅极导电层310的顶表面可以形成为具有U形凸起，基于此，所述隔离薄膜层410即相应的形成有U形弯曲部，以及所述第二栅极导电层320的底表面顺应所述隔离薄膜层410的U形弯曲部而具有远离第一栅极导电层310的U形凹陷。
本实施例中，所述第一栅极导电层310的顶表面相对于所述第三栅极导电层330的顶表面向上突出，具体的，所述第一栅极导电层310例如以U形向上突出。可以认为，所述隔离薄膜层410中覆盖所述第一栅极导电层310的部分构成第一部分，以及所述隔离薄膜层410中覆盖所述第三栅极导电层330的部分构成第二部分，此时，所述隔离薄膜层410中的所述第一部分即相对于所述第二部分向上突出至所述第二栅极导电层320中。
与实施例一类似的，本实施例中，所述栅电极300也部分填充所述栅极沟槽100a，以使所述栅极沟槽100a高于栅电极300的上方空间中还可进一步填充有遮蔽层500，以利用所述遮蔽层500覆盖所述栅电极300。
以及，在所述栅极沟槽100a的上方空间中还可以形成有绝缘层620，即，所述绝缘层620也覆盖所述第二栅极导电层320的顶表面上。此外，所述绝缘层620还覆盖所述栅极沟槽100a其上方空间的侧壁，本实施例中，所述绝缘层620覆盖所述栅极氧化层200高于栅电极300的侧壁。进一步的，所述绝缘层620中覆盖所述栅电极300的部分的厚度大于所述绝缘层620中覆盖所述栅极氧化层200的部分的厚度。
需要说明的是，如上所述的沟槽栅场效应晶体管中，通过设置具有弯曲部的隔离薄膜层，从而可以增加第一栅极导电层310和第二栅极导电层320之间的耦合面积，提高第一栅极导电层310和第二栅极导电层320之间的耦合性能。
应当认识到，实施例一中的第一栅极导电层310和第二栅极导电层320的耦合面为朝向所述第一栅极导电层310的方向弯曲；以及，实施例二中的第一栅极导电层310和第二栅极导电层320的耦合面为朝向所述第二栅极导电层320的方向弯曲。即相当于，实施例一的隔离薄膜层410和实施例二中的隔离薄膜层420均为朝单方向弯曲。
然而，在其他实施例中，所述第一栅极导电层310和第二栅极导电层320的耦合面可以包括：朝向所述第一栅极导电层310的方向弯曲的部分和朝向所述第二栅极导电层320的方向弯曲的部分。例如，所述第一栅极导电层310和第二栅极导电层320的耦合面呈现为波浪状或锯齿状等，此时所述隔离薄膜层即相应的具有波浪状或锯齿状的弯曲部。
此外，由于第一栅极导电层310和第二栅极导电层320之间形成有所述隔离薄膜层，从而能够避免第一栅极导电层310和第二栅极导电层320之间的原子扩散。其中，可通过控制所述隔离薄膜层410的厚度尺寸，从而可以确保所述隔离薄膜层能够阻挡原子扩散的基础上，避免第一栅极导电层310和第二栅极导电层320之间的电阻过大。例如，可使所述隔离薄膜层的厚度小于栅极氧化层200的厚度，以及还可使所述隔离薄膜层的厚度也小于所述第三栅极导电层330的厚度。
进一步的方案中，可以将如上所述的沟槽栅场效应晶体管应用于存储器中，以提高存储器的性能。此时，可利用如上所述的沟槽栅场效应晶体管构成存储器的存储晶体管。
具体而言，所述存储器可以包括衬底，所述衬底中形成有多个有源区。以及，所述存储器还包括多条掩埋在所述衬底中的字线，所述字线沿着预定方向延伸并和相应的有源区相交。可以认为，所述字线中与所述有源区相交的部分用于构成存储晶体管的栅电极。
本实施例中，所述字线包括由下至上依次形成的第一字线导电层和第二字线导电层。可以认为，位于所述有源区中的第一字线导电层即可构成存储晶体管的第一栅极导电层，以及位于所述有源区中的第二字线导电层即可构成存储晶体管的第二栅极导电层。
进一步的，所述存储器还包括隔离薄膜层，所述隔离薄膜层形成在所述第一字线导电层和所述第二字线导电层之间，并且所述隔离薄膜层具有弯曲部，以使所述第一字线导电层的顶表面和所述第二字线导电层的底表面均顺应所述弯曲部而呈现为凹凸不平的表面。如此一来，一方面可以改善有源区中的存储器晶体管的栅极诱导漏极泄漏电流(GIDL)，另一方面可以有效提高第一字线导电层和第二字线导电层之间的耦合性能，确保所构成的字线的电性能。
综上所述，在如上所述的沟槽栅场效应晶体管中，通过在栅电极中设置隔离薄膜层，以将栅电极中的第一栅极导电层和第二栅极导电层相互分隔，如此，以避免所述第一栅极导电层和所述第二栅极导电层相互影响，并可以对所述第一栅极导电层和所述第二栅极导电层的参数(例如，功函数和电阻值等)分别进行调整，从而能够保障所构成的栅电极的性能。并且，本实施例中，还将第一栅极导电层和第二栅极导电层相互面对的表面调整为相互匹配的凹凸不平的表面，相应的增加了第一栅极导电层和第二栅极导电层之间的耦合面积，提高第一栅极导电层和第二栅极导电层之间的耦合性能，进而可以有效提高所构成的栅电极的电性能。
需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的系统而言，由于与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
还需要说明的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。
还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
此外还应该认识到，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准，除非上下文明确表示相反意思。例如，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此外，本发明实施例中的方法和/或设备的实现可包括手动、自动或组合地执行所选任务。

Claims (12)

1.一种沟槽栅场效应晶体管，其特征在于，包括：
衬底，所述衬底中形成有栅极沟槽；
栅电极，形成在所述栅极沟槽中，所述栅电极包括第一栅极导电层和第二栅极导电层，所述第一栅极导电层填充在所述栅极沟槽的底部，所述第二栅极导电层形成在所述第一栅极导电层的上方；以及，
隔离薄膜层，形成在所述第一栅极导电层和所述第二栅极导电层之间，并且所述隔离薄膜层具有弯曲部，以使所述第一栅极导电层的顶表面和所述第二栅极导电层的底表面均顺应所述弯曲部而呈现为凹凸不平的表面。
2.如权利要求1所述的沟槽栅场效应晶体管，其特征在于，所述第一栅极导电层的顶表面内陷而具有凹陷，所述隔离薄膜层保形的覆盖所述第一栅极导电层的凹陷，以使所述隔离薄膜层背离所述第一栅极导电层的顶表面凹陷，以及所述第二栅极导电层填充所述隔离薄膜层顶表面上的凹陷。
3.如权利要求1所述的沟槽栅场效应晶体管，其特征在于，所述第一栅极导电层的顶表面突出而具有凸起，所述隔离薄膜层保形的覆盖所述第一栅极导电层的凸起，以使得所述隔离薄膜层向上突出至所述第二栅极导电层中。
4.如权利要求1所述的沟槽栅场效应晶体管，其特征在于，所述栅电极还包括第三栅极导电层，所述第三栅极导电层包覆所述第一栅极导电层的底壁和侧壁，以及所述隔离薄膜层覆盖所述第一栅极导电层和所述第三栅极导电层的顶部。
5.如权利要求4所述的沟槽栅场效应晶体管，其特征在于，所述第一栅极导电层的顶表面相对于所述第三栅极导电层的顶表面内陷，所述隔离薄膜层中覆盖所述第一栅极导电层的部分构成第一部分，所述隔离薄膜层中覆盖所述第三栅极导电层的部分构成第二部分，以及所述隔离薄膜层中的所述第一部分相对于所述第二部分内陷至所述第一栅极导电层中。
6.如权利要求4所述的沟槽栅场效应晶体管，其特征在于，所述第一栅极导电层的顶表面相对于所述第三栅极导电层的顶表面突出，所述隔离薄膜层中覆盖所述第一栅极导电层的部分构成第一部分，所述隔离薄膜层中覆盖所述第三栅极导电层的部分构成第二部分，以及所述隔离薄膜层中的所述第一部分相对于所述第二部分向上突出至所述第二栅极导电层中。
7.如权利要求4所述的沟槽栅场效应晶体管，其特征在于，所述隔离薄膜层的厚度小于所述第三栅极导电层的厚度。
8.如权利要求1所述的沟槽栅场效应晶体管，其特征在于，所述第一栅极导电层的功函数高于所述第二栅极导电层的功函数，以及所述第一栅极导电层的电阻低于所述第二栅极导电层的电阻。
9.如权利要求1所述的沟槽栅场效应晶体管，其特征在于，所述栅电极部分填充所述栅极沟槽，以及在所述栅极沟槽高于所述栅电极的上方空间中还形成有绝缘层，所述绝缘层覆盖所述栅电极的顶表面和所述栅极沟槽的上方空间的侧壁，并且所述绝缘层中覆盖所述栅电极的厚度大于所述绝缘层中覆盖所述栅极沟槽侧壁的厚度。
10.如权利要求1所述的沟槽栅场效应晶体管，其特征在于，所述沟槽栅场效应晶体管还包括第一源/漏区和第二源/漏区，所述第一源/漏区和所述第二源/漏区分别位于所述栅电极两侧的衬底中。
11.如权利要求1所述的沟槽栅场效应晶体管，其特征在于，所述隔离薄膜层的材料包括氧化硅。
12.一种存储器，其特征在于，包括：
衬底，所述衬底中形成有多个有源区；
多条字线，掩埋在所述衬底中，所述字线沿着预定方向延伸并和相应的有源区相交，并且所述字线包括由下至上依次形成的第一字线导电层和第二字线导电层；
隔离薄膜层，形成在所述第一字线导电层和所述第二字线导电层之间，并且所述隔离薄膜层具有弯曲部，以使所述第一字线导电层的顶表面和所述第二字线导电层的底表面均顺应所述弯曲部而呈现为凹凸不平的表面。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103681804A (zh) * 2012-08-31 2014-03-26 爱思开海力士有限公司 半导体器件、其制造方法及具有该器件的组件与系统
US20150061027A1 (en) * 2013-09-04 2015-03-05 Globalfoundries Inc. Methods of forming gate structures for transistor devices for cmos applications and the resulting products
CN105702730A (zh) * 2014-12-16 2016-06-22 爱思开海力士有限公司 具有双功函数栅极结构的半导体器件
CN105957892A (zh) * 2016-04-29 2016-09-21 深圳尚阳通科技有限公司 屏蔽栅功率器件及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103681804A (zh) * 2012-08-31 2014-03-26 爱思开海力士有限公司 半导体器件、其制造方法及具有该器件的组件与系统
US20150061027A1 (en) * 2013-09-04 2015-03-05 Globalfoundries Inc. Methods of forming gate structures for transistor devices for cmos applications and the resulting products
CN105702730A (zh) * 2014-12-16 2016-06-22 爱思开海力士有限公司 具有双功函数栅极结构的半导体器件
CN105957892A (zh) * 2016-04-29 2016-09-21 深圳尚阳通科技有限公司 屏蔽栅功率器件及其制造方法

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