CN111328440A - 电流舵数模转换器 - Google Patents

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Abstract

公开数模转换器架构，其使得能够将晶体管大小的二进制缩放由基本相同大小的晶体管代替。这显着减小了晶片上数模转换器的尺寸。由于来自转换器较小位的电流确实可能很小，因此某些晶体管在以下状态下工作：其中施加到晶体管的栅极‑源极电压低于器件的阈值电压，阈值电压通常被认为是通过场效应晶体管开始显着导通的标志。

Description

电流舵数模转换器
技术领域
本公开涉及电流舵数模转换器DAC。
背景技术
存在几种DAC架构，常见的设计是基于晶体管的基于比例缩放电流发生器的电流舵DAC。由于需要在多个电流源之间保持恒定的比例因子(例如比例因子为2)，因此这些设计会占用芯片上的大量面积。
发明内容
根据本公开，提供一种数模转换器，包括多个充当电流发生器并布置成阵列的场效应晶体管。晶体管在亚阈值(sub threshold)栅源电压下工作。
有利地，晶体管的尺寸都相似。在本文中，这意味着整个阵列上晶体管尺寸的变化可与相邻电流源之间的电流比相媲美。
因此可以提供物理上较小的DAC。
在实施方案中，用作第N个电流源的第N个晶体管具有由第一部分和第二部分组成的退化电阻，所述第一部分仅在通向第N个晶体管的电流路径中并具有值2R，所述第二部分在具有第N个晶体管和吸收的电流等于第N个晶体管流过的电流的另一负载的电流路径中，并且具有值R+(XN-2)R，其中XN＝(Nln(2))/gmR))。
在一些实施方案中替代地或附加地，数模转换器包括电压修改装置，电压修改装置由FET以级联方式布置，使得每个电压修改装置向其相应的电流发生器和后续的修改装置供应电流，并且晶体管在电压修改装置的晶体管和电流源晶体管之间的纵横比x上发生变化，纵横比x的变化是级之间的分流比D和表示亚阈值斜率因子的过程参数m的函数，并且由x＝1/(1-exp(-m*ln(D)))表示。
附图说明
将仅通过非限制性示例的方式，参考附图来描述本公开的实施例，其中：
图1是电流舵数模转换器的示意图；
图2是说明图1中的电流源如何实现的电路图；
图3a和3b比较了退化FET和非退化FET的性能；
图4是根据本公开的教导的DAC的一种拓扑的示意图；
图5是根据本公开的教导的DAC的另一拓扑的示意图；
图6是根据本发明的教导的使用退化电阻的DAC的电路图；
图7更详细地示出了构成本公开的实施例的基于电阻器的DAC；
图8是W-2W DAC的示意图；
图9示出了构成本公开的实施例的电流舵DAC；
图10示出了构成本公开的实施例的另一电流舵DAC；
图11显示了一个DAC，其中包括三个子DAC，它们协同工作以形成高分辨率DAC；以及
图12示出了根据本公开的教导的DAC的另一实施例。
具体实施方式
图1示意性地示出了一般用10表示的电流舵DAC。多个电流发生器20.1、20.2、20.3、20.4等等，直到20.N与相应电流舵开关30.1、30.2、30.3至30.N串联，因此，可以将来自电流发生器的电流引导至第一节点40或第二节点42，在该第一节点40或第二节点42处，可以通过未示出的其他部件吸收电流。节点40和42可以连接到使用运算放大器形成的虚拟地，以便将节点40和42保持在相同的电压，而与用于设置晶体管开关30.1至30.N的位置的数字控制字的值无关。
电流发生器可以各自产生相同的电流以提供温度计编码方案。在替代的布置中，可以对电流发生器进行加权，例如对二进制加权(也可以采用基数＜2的其他加权方案)，或者可以在同一设备内使用两种方法。
例如，二进制加权可以使第一电流发生器20.1通过单位电流I。第二电流发生器20.2将通过2I，第三电流发生器20.2将通过4I，第四电流发生器将通过8I的电流，依此类推。
图2示出了由P型场效应晶体管形成的电流发生器20.1至20.4的可能表示。晶体管可以是JFET(如此处所示)、MOSFET或任何其他FET变体。FET是跨导器件的示例，其中器件的栅极和源极之间的电压Vgs转换为在器件的漏极和源极端子之间流动的沟道电流。使输入电压Vgs与器件电流Ids相关的参数被称为晶体管的跨导gm。
Ids＝Vgs*gm 等式1
众所周知，跨导会随着漏极电流，栅极-源极电压以及器件参数(例如阈值电压)而变化。对于在强反转状态下(Vgs-Vth＜＜Vds)工作的晶体管，测量得出
Id＝K(Vgs-Vth)2 等式2
其中K是比例因子。
因此，gm＝δ Id/δ Vin与Id具有平方根关系。
在图2所示的布置中，Vds可能很大。通过将电流发生器形成为电流镜的一部分，可以避免增益变化的问题。晶体管50.0以二极管连接的配置放置，并且与限定负载的电流(例如电阻器52)串联。晶体管50.0的栅极电压被驱动到合适的值以使流过晶体管50.0的电流通过。该晶体管可以看作是电流镜的“主”。然后，栅极电压传递到晶体管50.1、50.2、50.3等。如果所有的晶体管尺寸相同，它们将通过相同的电流。可通过改变宽度与长度之比以使晶体管通过在主晶体管50.0中流动的电流的缩放版本来利用此功能。假设主晶体管通过电流I。如果所有晶体管形成的长度相同，并且晶体管50.1的宽度W与晶体管50.0的宽度相同，则晶体管50.1通过I。如果晶体管50.2的宽度形成2W(即尺寸为2W*L)，则它通过一个2I的电流，但同时也占据了芯片面积的两倍。如果晶体管50.3形成为具有4W的宽度(即4W*L的尺寸)，则其通过4I并且占据晶体管50.1的面积的四倍。还可以看出，如果所有晶体管都以单位尺寸形成，则并联两个晶体管等效于形成一个双倍宽度的晶体管。类似地，并联连接四个晶体管等效于形成宽度为4W的晶体管，依此类推。因此，如果需要的话，DAC可以由相同的晶体管形成，并且通过将晶体管并行分组以模拟更大的晶体管的方式来实现缩放。
为了避免缩放误差，需要使晶体管50.0和50.1足够大，以使得蚀刻和其他制造误差不会不利地影响晶体管的尺寸。然而，这意味着其他晶体管也相应地更大。对于8位DAC，与最高有效位(MSB)关联的晶体管将是与最低有效位(LSB)关联的晶体管的大小的128倍。这是巨大的尺寸和成本损失。对于诸如18位DAC之类的高分辨率数模转换器，通过最高有效位电流的晶体管将是与最低有效位相关的晶体管宽度的217＝131072倍。就晶体管消耗的面积和所需的匹配程度而言，这是不切实际的。为了实现MSB和LSB晶体管之间的单个LSB误差，需要将晶体管尺寸匹配至0.0007％。
本发明人认识到在电流舵DAC中不需要发生这种尺寸损失。发明人意识到，如果采取步骤来修改DAC中的FET的跨导，则晶体管之间的尺寸缩放不必遵循DAC电流比。
发明人认识到，存在以可靠的方式修改场效应晶体管的跨导的方法。在电流舵DAC中，大多数晶体管都以强烈倒置的状态Vgs>Vt工作。如上所述，这导致gm是Ids平方根的函数。
但是，发明人意识到，如果FET在弱反型或亚阈值区域内工作，则跨导可以表示为：
Figure BDA0002480003750000041
其中：
Vt＝kT/q(K＝玻尔兹曼常数，T为开氏温度，q为电子电荷)；
IDO当前为VGS＝VTH
n是由n＝1+CD/Cox近似的斜率，其中CD是耗尽层的电容，而Cox是氧化物层的电容。
因此，跨导与Id具有线性关系。
还已知可以通过包括退化电阻来降低晶体管的有效跨导。图3a和3b将具有跨导gm和输出阻抗ro(为1/gm)的FET 60与具有值Rs的源极电阻62(充当退化电阻)相关联，等效为具有跨导Gm和输出阻抗Ro的等效非退化FET 64。
可以看出
Gm＝gm*ro/Ro 等式4
Ro＝Rs+ro+(gm*ro*Rs) 等式5
因此
Gm＝gm/(1+gmRs)如果gm*ro＞＞1 等式6
以及
Gm≈1/Rs如果gm*Rs＞＞1等式7
因此，对于给定的Vgs，通过晶体管的电流可以通过借助源极电阻(称为退化电阻)修改晶体管的有效跨导Gm来控制。
可以利用这种以可靠方式修改FET跨导的能力来修改电流舵DAC中的晶体管尺寸，并改变相对尺寸比例。在本公开的示例中，晶体管以相同的W/L比形成，并且可以全部具有相同的尺寸。
图4示出了晶体管80.1、80.2、80.3，……80.n-1和80.n的布置，每个晶体管共享从电压发生器接收的相同的栅极电压VG，例如如图2所示的二极管连接的晶体管50.0。每个晶体管的漏极连接到相应电流舵开关30.1至30.n(如参考图1所述)。但是，每个晶体管的源极通过各自的电压修改组件90.1至90.n连接到公共电源轨Vdd。这些组件中的每一个都会修改电压，如在电流舵DAC的各个电流控制晶体管80.1至80.n的源极处所见。因此，在操作中，第一晶体管80.1的源极处于电压V1。第二晶体管80.2的源极处于电压V2，第三晶体管的源极处于电压V3，依此类推。在图4所示的布置中，每个电压复制部件90.1至90.n独立于所有其他部件起作用。结果，各个电流晶体管之后可以是开关，该开关选择性地启用或禁用流过该晶体管的电流，并且这种布置不会影响其他晶体管的所有各自的源电压。
图5示出了修改的配置，其中每个电压修改组件100.1至100.4引起改变，该变化既被提供给其相应的晶体管，也被提供给随后的电压修改组件100.2、100.3、100.4等等。以级联或梯形布置。
在本公开的第一实施例中，通过包括退化电阻来修改晶体管的跨导。
图6示出了本公开的实施例，其中，为简单起见，仅示出了前两个阶段。DAC包括以二极管连接的场效应晶体管130.0形式的栅极电压产生级。晶体管130.0具有连接在其源极与正电源轨Vdd之间的退化电阻132。退化电阻可以认为具有2R的值。晶体管通过可由另一组件(例如电流源133或另一电阻器)限定的电流。二极管连接的晶体管130.0的栅极电压用于设置DAC的电流控制晶体管的栅极电压，其中示出了晶体管130.1、130.2和终端装置140。
在该示例中，第一电流控制晶体管130.1被设置为流过与在二极管连接的晶体管130.1中流动的电流相同的电流I1。为此，还具有值为2R的退化电阻140。
电流控制晶体管130.2是“下一级”，用于通过电流I2，电流I2是电流I1的一半。因此，其有效跨导GM需要是晶体管130.1的一半。因此，我们需要计算出“下一级”的抗变性。晶体管130.2具有由3个组件形成的退化电阻，以便于在集成电路设计和布局过程中使用单位尺寸的电阻器。第一退化部件142是值为2R的退化电阻。第二分量是值R的电阻器144。第三分量是值可变的电阻器146，并表示为(X1-2)R。该组件表示对R-2R电阻DAC中使用的符号的修改。
返回图6，我们现在可以调用使用端接晶体管140的概念，以名义上提供额外的电流，从而通过端接晶体管和“下一级”(当前为晶体管130.2)的电流等于前一级(即晶体管130.1)的电流。
通过将端接晶体管与“下一级”晶体管并联，我们可以使“下一级”与其前一级之间的增益相等。
因此，将晶体管130.1的退化GM与并联的晶体管130.2和140的退化GM等效，我们可以写出对于晶体管130.1(MPO)，
Figure BDA0002480003750000061
对于承载一半电流的晶体管130.2(MP2)，我们可以写成
Figure BDA0002480003750000071
我们可以将它们等同如下：
Figure BDA0002480003750000072
并简化如下
Figure BDA0002480003750000073
Figure BDA0002480003750000074
Figure BDA0002480003750000075
-gm2R+gm(2+x)R＝ln(2)
Figure BDA0002480003750000076
Figure BDA0002480003750000077
Figure BDA0002480003750000078
在此示例中，值得注意的是，增加输入电压会导致通过PMOS器件的沟道电流减小，因此gm为负。可以对后续阶段执行相同的分析。
通常向设计人员提供标称gm的晶体管(视工艺，电压和温度变化而定)，作为其提供的制造过程的一部分，因此设计人员可以选择gm和R的名义值。这样可以计算X的值。
简要介绍了计算值的过程之后，图7简要说明了如何为两个以上的DAC计算电阻器的值。可以看出，可变可变分量的值是
Figure BDA0002480003750000079
对于第一级(电阻器146.1)，X1
Figure BDA00024800037500000710
对于第二级(电阻器146.2)，X2
这继续为
Figure BDA0002480003750000081
对于第三级，X3
Figure BDA0002480003750000082
对于第四级，X4
我们可以写一个序列，使得XN＝(N*ln(2))/gmR)) 等式12
因此，如果选择gm.R等于-6，则从级晶体管的源头“看”到的可变退化电阻为
级1＝2.1155R
级2＝2.2310R
级3＝2.3465R
级4＝2.4621R
如果计算出晶体管MPO、MP1和MP2的源极电压(使用已知的每个晶体管的期望电流)，则可以看出，源电压略有不同，这与经典R-2R梯子的情况不同，在传统R-2R梯子中，相同的计算显示所有源电压都相同。
另一种构建DAC的方法不需要对晶体管进行二进制缩放，并且实际上可以具有相同的尺寸，该方法可通过串联连接的晶体管两端的压降来修改电源电压。
科学文献表明，FET的漏极电流可以表示为
ID＝[I0exp(qVG/mkT)]·[1-exp(-qVD/kT)] 等式13
其中
Io＝反向二极管泄漏电流
q＝电子的电荷1.60217662×10-19库仑
K＝玻尔兹曼常数，1.38064852×10-23m2kg s-2 K-1
T＝温度为开尔文
VG＝栅源电压
VD＝漏源电压
m是亚阈值斜率因子.
为了方便起见，在室温下，q/KT约为40。
图8所示的配置是W-2W电流舵DAC架构的修改，例如，在论文“用于编程相变存储器的W-2W电流舵DAC”中讨论过，Shantanu Gupta，VishalSaxena，Kirsty A.Campbell和R.Jacob Baker(可从以下位置下载：http：//citeseerx.ist.psu.edu/viewdoc/download? doi＝10.1.1.331.3899&rep＝rep1&type＝pdf)。
来自上述论文的W-2W DAC在图8中进行了说明。此处，二极管连接的主晶体管160.0设置为通过电流Iref/2。主晶体管160.0的栅极电压被提供给从晶体管160.1、160.2、160.3、160.4和160.5中的每个的栅极。晶体管160.1至160.5中的每个具有相同的尺寸。第一从晶体管160.1的源极直接连接到本地接地，因此它通过Iref/2。流过晶体管160.2至160.5中的每一个的电流被布置为流过电流控制晶体管170.1，该电流控制晶体管的栅极也接收宽度为2W/L的二极管连接的晶体管的栅极电压。晶体管170.1的漏极连接到晶体管160.2的源极和双倍宽度晶体管170.2的源极。晶体管170.2的漏极连接到晶体管160.3的源极和双宽度晶体管170.3的源极。晶体管170.3的漏极连接到晶体管160.4的源极和终端晶体管160.5的源极。晶体管170.2和170.3的栅极被连接以接收主晶体管160.0的栅极电压。
在这种布置中，晶体管170.1试图使电流IRef/2通过晶体管160.2和170.2提供。晶体管160.2和170.2的栅极电压是相同的，因此电流在这些晶体管的两条路径之间均分。因此，晶体管160.2通过Iref/4。类似地，晶体管160.3通过Iref/8，并且晶体管160.4和160.5每个通过Iref/16。
这在栅极电压远远高于阈值电压的情况下起作用，因此可以忽略晶体管170.1至170.3上的漏-源电压降。但是，这种W-2W缩放方法随着电源电压的下降而开始失败，深亚微米制造的器件就是这种情况，或者要通过的电流非常小以至于需要亚阈值操作。然而，发明人意识到，通过修改的重新密封，可以在低于其阈值电压的情况下对晶体管使用相同的拓扑。
在图9所示的配置中，P型晶体管200.1、200.1、200.2、250、202和210的栅极均连接至共享偏置电压Vbias，该偏置电压Vbias可以由二极管连接的P型晶体管(例如图7的晶体管130.0)的栅极电压产生。
晶体管202和200.0彼此串联并且与电阻器203串联。晶体管204的源极连接到晶体管203的源极。晶体管204的漏极连接到晶体管200.1的源极和晶体管210的源极。晶体管210的漏极连接到晶体管200.2和250的源极。
晶体管200.0、202和204均具有相同的宽长比W/L。在此示例中，晶体管200.1、200.2和250的缩放比例为0.5W/L，因此寻求使晶体管200.0的电流通过一半。选择流过晶体管200.2和250的电流之和以匹配流过晶体管200.1的电流。由此可以看出，流过晶体管204的电流与流过晶体管202的电流相同，因此晶体管200.0和200.1的栅源电压相同相同。结果，晶体管200.0和200.1之间的宽度缩放起作用以使晶体管200.1通过晶体管200.0的电流的一半，即I1＝I0/2。
我们希望晶体管200.2通过I2＝IO/4。在现有技术中，晶体管210将具有W/L的尺寸，但是在所示的布置中具有不同的尺寸，选择了0.75W/L。
在此电路中，我们希望电流按比例缩放，以使晶体管200.2中的电流为晶体管200.1中电流的一半。此外，如果再添加其他晶体管，例如图10中的晶体管200.3，则通过该晶体管的电流需要是通过晶体管200.2的电流的一半。从文献中我们知道，流过以低于亚阈值状态工作的FET的电流可以表示为
Figure BDA0002480003750000101
如果允许纵横比缩放，我们可以再加上一个W/L
Figure BDA0002480003750000102
如果我们看第二个术语，可以看出随着VDS的增加，它趋于非常迅速地统一。实际上，可以看出，评估指数部分exp(-VDS*q/kT)在VDS＝0.2V时给出的值为4.5x10-4V，在VDS＝0.3V时给出的值为9.6x10-6V。因此，只要与晶体管的漏极相连的电路保持适当的电压，例如，晶体管两端的电压为0.3V(假设每个晶体管的源极电压可以由电流镜电路控制)，则可以忽略第二项。
这使我们可以将表达式简化为
Figure BDA0002480003750000111
而且，如果我们决定保持每个晶体管200.1至200.n的纵横比相同，那么我们也可以删除W/L项。可以用Vg除以IO，然后取两边的对数得到Vg来重写这个简化的方程
Figure BDA0002480003750000112
因此
Figure BDA0002480003750000113
这是相关的，因为这表明如果我们要保持电流从一个阶段到下一个阶段的缩放比例，例如以0.5缩放，那么每个阶段的电压Vgs就会单调减小，即电压变化的大小保持不变。假设我们将通过晶体管的相对电流(如果为Io)绘制为倍数，如下所示：
Figure BDA0002480003750000114
对于每一半的电流，电压下降0.018V(假设m＝1)。
实际上，回到上面的等式，我们可以看到，电流的每等分表示为VGS从一个晶体管200.1到下一个200.2的变化，依此类推：
dVGS＝m*kT/q.Ln(2)＝0.69m/38.2(在300K). 等式19
要设置跨晶体管210.1的电压降(尽管相同的分析适用于晶体管210.2和其他晶体管210.n)，我们知道晶体管200.1的Vgs与晶体管210.1的Vgs相同(它们的栅极连接在一起，并且它们的源极连接在一起)。这意味着两个设备的Id表达式中的第一项都相同，我们也希望晶体管传递相同的电流。这意味着第二项和纵横比项变得重要。
对于晶体管200.1，我们已经确定它处于饱和状态，即Vds足够大，以至于第二项求和为1，即
Figure BDA0002480003750000121
所以对于晶体管210.1我们可以写
Figure BDA0002480003750000122
其中x表示纵横比W/L
我们知道Vds可以代替Eqn 21得到
Figure BDA0002480003750000123
因此
[1-exp(-0.69m)]x＝1 等式23
或者
Figure BDA0002480003750000124
m的值取决于制造工艺，并且对于理想器件而言将为1，但是对于实际器件而言，其值为1.1至1.5，但这是已知的。
在这一点上，值得注意的是，连接晶体管210.1、210.2等不处于饱和状态，而在现有技术的W2W器件中，所有晶体管都处于饱和状态。
实际上，方程24是针对比例因子2(Ln(2)＝0.69)导出的，但对于任意比例因子D可以表示为
Figure BDA0002480003750000125
如果m＝1.5，则x约为1.5，因此，晶体管210.1、210.2是侧面0.5W/L的一半尺寸的晶体管，导致晶体管210.1和210.2的尺寸为0.5W/L*1.5＝0.75W/L。如果m＝1.2，则x变为约1.75，并且晶体管210.1至210.n将具有0.5W/L×1.75＝0.875W/L的尺寸。
所描述的DAC配置可以一起使用，例如，电阻退化DAC的作用是提供比涉及串联降压晶体管的DAC大的电流。如关于图1和图2所描述的，这些DAC可以被布置为一起工作以形成DAC，或者可以进一步被布置为与缩放晶体管DAC一起工作，如关于图1和图2所描述的。在这种情况下，并且如图11所示，每个DAC变体都可以覆盖输出字的相应部分。缩放晶体管DAC300可以被布置成提供代表输入字的最大有效位的电流，电阻器退化的DAC 302覆盖该字的中间范围的位，并且具有串联降压晶体管的DAC 304转换输入字的最低有效位。来自DAC的电流由电流舵电路310控制到节点N1或N2。
返回公式19及其前面的表格，可以看出，我们可以自由选择相邻电流输出之间的任意比例。例如，我们可能寻求小于2的缩放比例，以确保DAC没有丢失的代码。我们还可以构建对数DAC，例如，每个输出与其邻居的差异是已知的比例因子，大于2，例如为10，如下所示：
Figure BDA0002480003750000131
现在，我们希望链接晶体管的电流为前级电流的1/9。这意味着公式19变为
[1-exp(-m.ln(10))]x＝1/9 等式26
当m＝1.5时，x约为0.11。
图12是DAC电流产生电路的电路图，其中，与主晶体管50.0相比，所有电流控制晶体管200.0至200.3具有相同的0.9W/L的尺寸。每个串联连接的链接晶体管210.1至210.3具有0.1W/L的尺寸。以通过主晶体管50的电流为I0，可以看出第一从/电流控制晶体管200.1通过0.9 I0，第二晶体管200.1通过0.09 I0，第三晶体管200.2通过0.009 I0，依此类推。
可以提供具有良好线性度的高分辨率DAC转换器。此处介绍的电流舵DAC优于基于R-2R电阻的DAC阵列，因为电流舵DAC中的中间节点在DAC代码更改期间不会发生电压变化。这样，来自DAC的输出将快速建立，并且通常不会出现毛刺。为了做到这一点，电流舵开关(由成对的FET作为开关驱动)由先通后断模式切换。这与R-2R DAC形成对照，后者的代码更改会引起内部节点上的电压波动，从而给与这些节点相关的寄生电容器充电。电阻DAC需要一段时间才能建立稳定的输出。同样，R-2R的输出可能会出现毛刺。
本文公开的电流舵DAC可用于许多应用，包括工业控制、医疗保健、航空航天、娱乐和汽车领域。该列表不是限制性的。
本文提出的权利要求是适用于在美国专利商标局申请的单一依存关系格式，但是要理解，除非在技术上明显不可行，否则任何权利要求都可以依赖于任何先前的权利要求。

Claims (18)

1.数模转换器，包括多个充当电流发生器并排列成阵列的场效应晶体管，其中所述晶体管在亚阈值栅源电压下工作。
2.权利要求1所述的数模转换器，其中该阵列具有多个电流输出，并且其中每个输出由相应场效应晶体管形成的相应电流发生器供应，并且其中至少一个晶体管与源极电压修改组件或电路串联。
3.权利要求2所述的数模转换器，其中所述电压修改组件或电路串联布置，其中第一电压修改组件或电路向第二电压修改组件或电路供应修改的电压。
4.权利要求3所述的数模转换器，其中，所述电压修改组件是连接到相应场效应晶体管源极的电阻器，所述电阻器以类似R-2R梯形的梯形配置排列，但电阻比不同于R-2R配置。
5.权利要求4所述的数模转换器，其中修改梯形配置中的电阻值，以考虑到相应场效应晶体管的跨导。
6.权利要求4或5所述的数模转换器，其中阵列中的所有晶体管都具有相同的纵横比。
7.权利要求5或6所述的数模转换器，其中用作第一电流源的第一晶体管具有值为2R的退化电阻(其中R为任意值)，并且用作第二电流源的第二晶体管输出的电流为第一晶体管的一半，并且源极电阻由第一部分和第二部分组成，所述第一部分仅在通向第二晶体管的电流路径中并具有值2R，所述第二部分在具有第二晶体管和吸收的电流等于第二晶体管流过的电流的另一负载的电流路径中，并且具有值R+(X1-2)R，其中X1被选择为使得所述第二晶体管承载所述第一晶体管的电流的一半。
8.权利要求8所述的数模转换器，其中X1＝(ln(2))/gmR))。
9.权利要求7或8所述的数模转换器，还包括用作第三电流源的第三晶体管，输出的电流为第二晶体管的一半，并且源极电阻由第一部分和第二部分组成，所述第一部分仅在通向第三晶体管的电流路径中并具有值2R，所述第二部分在具有第三晶体管和吸收的电流等于第三晶体管流过的电流的另一负载的电流路径中，并且具有值R+(X2-2)R。
10.权利要求9所述的数模转换器，其中X2＝(21n(2))/gmR))。
11.权利要求7所述的数模转换器，其中用作第N个电流源的第N个晶体管具有由第一部分和第二部分组成的退化电阻，所述第一部分仅在通向第N个晶体管的电流路径中并具有值2R，所述第二部分在具有第N个晶体管和吸收的电流等于第N个晶体管流过的电流的另一负载的电流路径中，并且具有值R+(XN-2)R，其中XN＝(Nln(2))/gmR))。
12.权利要求1、2或3所述的数模转换器，其中至少一个电流源具有由包括串联的场效应晶体管的修改装置修改的相应场效应晶体管的栅极-源极电压，该修改装置的纵横比被选择为作为电流发生器的相应场效应晶体管的纵横比的1.3至1.9倍之间，所述选择是基于与晶体管相关的亚阈值斜率因子m进行的。
13.权利要求1、2或3所述的数模转换器，其中每个电流源具有由包括串联的场效应晶体管的修改装置修改的相应场效应晶体管的栅极-源极电压，该修改装置的纵横比被选择为作为电流发生器的相应场效应晶体管的纵横比的7至9.5倍之间。
14.权利要求12或13所述的数模转换器，其中包括相应场效应晶体管的修改装置以级联方式布置，使得第一修改装置向其相应的电流发生器和后续的修改装置供应电流。
15.权利要求12、13或14所述的数模转换器，其中电压修改装置的晶体管与电流源晶体管之间的纵横比x的变化是级之间的分流比D和表示亚阈值斜率因子的过程参数m的函数，并且由x＝1/(1-exp(-m*ln(D)))表示。
16.前述任意一项权利要求所述的数字模转换器，其中，来自电流发生器的输出电流在皮安至微安的范围内。
17.数模转换器，包括多个一起作用以提供电流输出的子转换器，其中，所述子转换器中的第一个包括晶体管的阵列，所述晶体管的纵横比与相应晶体管提供的电流成比例地变化，并且一个子转换器包括至少一个前述任一权利要求所述的DAC阵列。
18.权利要求17所述的数模转换器，其中该数模转换器具有第二子转换器和第三子转换器，所述第二子转换器包括连接到退化电阻链的晶体管阵列，所述第三子转换器包括连接到降压场效应晶体管链的晶体管阵列。
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